JP2598040B2

JP2598040B2 - 電圧比較回路

Info

Publication number: JP2598040B2
Application number: JP62247368A
Authority: JP
Inventors: 誠物井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-30
Filing date: 1987-09-30
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPS6490613A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は信号出力電圧と基準電圧とを比較する電圧比
較回路に係り、特に、CCD（Charge Coupled Device）イ
メージセンサにおける自動利得制御用のモニター画素の
出力と閾値電圧レベルとを比較するに好適な電圧比較回
路に関する。

（従来の技術） CCDイメージセンサにおいて、信号電荷の蓄積時間及
び出力回路の利得を制御するために、平均入射光量を検
知する手段、例えばモニター画素を設ける場合がある。
このようなCCDイメージセンサを第５図に示す。半導体
チップ上に配列された画素列17において発生した信号電
荷は蓄積部18に蓄積され、この蓄積された信号電荷はCC
Dレジスタ19を介して出力バッファ20に転送され、その
出力信号はさらに増幅回路21に送られる。

またモニター画素22において発生した電荷は出力バッ
ファ23により信号電圧に変換されてモニター画素出力信
号V_AGCとなり、さらに電圧比較回路24において、出力バ
ッファ23からのモニター画素出力信号V_AGCと閾値電圧レ
ベルV_THとが比較されてモニター画素22の入射光量が判
定される。この電圧比較回路24からのフラグ出力信号V
_FLGを受けて、パルス発生回路25は電荷蓄積時間を制御
するパルスφ_ICGを蓄積部18に、また増幅度の切換えを
行なうパルスφ_GAINを増幅回路21にそれぞれ発するよう
に接続されている。

第６図の出力タイミング図に示されるように、モニタ
ー画素出力信号V_AGCが閾値電圧レベルV_THを越えると、
電圧比較回路24においてフラグ出力信号V_FLGが発生す
る。このフラグ出力信号V_FLGを受けて、パルス発生回路
25は電荷蓄積時間終了のパルスφ_ICGを蓄積部18に発す
る。このようにして、画素列17に入射する光量が変化し
ても、増幅回路21の出力信号レベルは常にほぼ一定レベ
ルに保たれるようになっている。

（発明が解決しようとする問題点）しかしながら、従来のCCDイメージセンサにおいて光
量判定のために用いられる電圧比較回路24は、増幅回路
21やパルス発生回路25等の信号処理系と共に、CCDイメ
ージセンサの本体が形成されている半導体チップとは別
の半導体チップ上に形成される場合が多かった。これ
は、レベル比較回路として一般に用いられているオペア
ンプの構成が複雑であり、CCDとプロセスを異にするバ
イポーラ素子で構成されるものが多いこと、入力ゲート
のオフセット差が問題になること、２電源が必要である
こと等の理由による。このように、電圧比較回路24を含
む信号処理系がCCDと同一の半導体チップ上に設けられ
ていないことは、機器の小形化やコスト低減を図る上で
障害となるという問題があった。

本発明は上記事情を考慮してなされたもので、回路形
式が比較的簡単であって、CCDと同一プロセスにおいて
同一半導体チップ上に形成されることに適した高精度の
電圧比較回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するため本発明の電圧比較回路は、ゲ
ートへの保持パルス信号（Φ_Ｓ）に応答して導通し、ド
レインに印加される信号電圧（V_b）の瞬時値をソースに
接続された第１の静電容量素子（７）に保持させる第１
のMOS FET（６）と、上記信号電圧（V_b）がゲートに供
給され、上記第１の静電容量素子（７）の保持する電圧
がソースに印加され、ドレインに第２の静電容量素子
（10）が接続される第２のMOS FET（９）と、ゲートへ
のリセットパルス信号（Φ_Ｒ）に応答して導通し、ドレ
インに印加されるリセット電圧を上記第２の静電容量素
子（10）にソースを介して与える第３のMOS FET（11）
と、を備えている。

（作用）本発明の電圧比較回路は上記のように構成されている
ので、入力信号電圧の所定時点の瞬時値（例えば、初期
値）からの変化量が閾値レベルを越えると、比較回路か
ら出力信号が出力される。

（実施例）本発明の一実施例による電圧比較回路の回路図を第１
図に示す。静電容量素子１には入力信号電圧V_INが印加
され、静電容量素子２はMOS FET3,4を介してそれぞれ
電源電圧V1,V2に接続されている。これらの静電容量素
子1,2は並列に接続されて、反転増幅回路５に入力され
ている。反転増幅回路５の出力はスイッチとしてのMOS
FET6を介して電圧保持用の静電容量素子７に接続され
ている。なお上記反転増幅回路５は、例えばゲイン（Ga
in）が×10程度の１段のE/Eインバータ等を用いる。ま
た上記反転増幅回路５はゲインが１のバッファであって
もよい。

静電容量素子７の電位はレベルシフタ８に入力され、
レベルシフタ８の出力はMOS FET9のソースに接続され
ている。このMOS FET9のゲートには反転増幅回路５の
出力が印加されており、またそのドレインには負荷容量
10が接続されている。この負荷容量10はまたその電圧を
リセットするために、スイッチとしてのMS FET11を介
して電源に接続されている。そして負荷容量10の電位
は、反転回路12を介して出力されるようになっている。
なお、上記レベルシフタ８は、バッファであってもよ
い。

次に、第２図を用いて動作を説明する。第２図は、各
端子の印加電圧を示すタイミング図である。まず、入力
信号電圧V_INが初期値であって、静電容量素子１に印加
されている。そして静電容量素子２には、MOS FET3,4
のゲートに印加されるパルスφ_１、φ_２によって、それ
ぞれ電源電圧V1,V2が印加される。このときV2＞V1とす
ると、（V2−V1）が閾値電圧レベルとなる。またMOS F
ET11のゲートに印加されるパルスφ_Ｒのオン／オフ動作
によって、負荷容量10はあらかじめリセットされてい
る。

パルスφ_１がオン状態で、かつパルスφ_２がオフ状態
のとき、電圧V1が静電容量素子２に印加される。そして
このとき、MOS FET6のゲートに印加されるパルスφ_Ｓ
がオン状態になると、入力信号電圧V_INの初期値に対応
する増幅回路５の出力電圧Vbが静電容量素子７に保持さ
れる。

続いて、パルスφ_２がオン状態になり、かつパルスφ
_１がオフ状態になると、電圧V2が静電容量素子１に印加
されるようになる。そうするとV2＞V1であるために反転
増幅回路５の入力電圧Vaが高くなり、従って出力電圧Vb
が低くなる。このため、この反転増幅回路５の出力電圧
Vbがゲートに印加されているMOS FET9はオフ状態にな
り、電流は流れなくなる。

次いで、入力信号電圧V_INが変化し始め、入力信号電
圧V_INの変化量が閾値電圧レベル（V2−V1）と等しくな
ったとき、反転増幅回路５の出力電圧Vbが再び初期状態
と同じになり、従ってMOS FET9がオン状態になり、電
流が流れ始める。このため負荷容量10に電荷が蓄積さ
れ、反転回路12の入力電圧Vcは低下する。これによって
反転回路12からフラグ出力信号V_FLGが出力される。

次に、本発明の一実施例による電圧比較回路のレベル
シフタ８の回路図を第３図に示す。直列に接続されてい
るMOS FET13,14及びMOS FET15,16がそれぞれ第１及び
第２のソーフフォロワ回路を形成している。そしてこの
第１のソースフォロワ回路のMOS FET13の駆動ゲートに
は入力端子の入力電圧V_inが印加されている。また第２
のソースフォロワ回路の出力電圧Vdは、第１及び第２の
ソースフォロワ回路のMOS FET14,16の負荷ゲートにそ
れぞれ印加されている。さらに第１のソースフォロワ回
路の出力電圧Veは第２のソースフォロワ回路のMOS FET1
5の駆動ゲートに印加されると共に、出力端子に出力電
圧Voutとして出力されている。

次に第４図を用いて動作を説明する。第４図は、レベ
ルシフタ８の回路の電位特性を示す図である。各MOS F
ET13,14,15,16の定数を適当に定めることにより、Vout
Ｖ^＊となるようにする。ここでＶ^＊はMOS FET13のゲ
ート下の電位を表わす。従ってこのレベルシフタ８を用
いることにより、MOS FET9のゲートに印加されている
反転増幅回路５の出力電圧Vbとレベルシフタ８の入力電
圧V_inとが等しくなるとき、MOS FET9におけるソースの
電位とゲート下の電位とがほぼ等しくなり、MOS FET9
に電流が流れ始める境界の状態となる。

このような電圧比較回路において、回路の誤差要因と
しては以下のような項目が考えられる。第１に、静電容
量素子1,2のバラツキである。しかしこれは数％以下で
ある。

第２に、レベルシフタ８の出力電圧Voutの電圧Ｖ^＊か
らのズレであるが、これは第１及び第２のソースフォロ
ワ回路のゲインをそれぞれ×5,×1/5程度とすることに
より100〜200mV程度となる。また入力信号電圧V_INにお
ける誤差は反転増幅回路５のゲイン分の１となり、10〜
20mVとなる。

第３に、MOS FET9の電流値により負荷容量10が充電
されるまでの時間的誤差がある。

しかしながら以上の誤差は、閾値レベルの10％以下の
レベルに抑えることが可能である。それ故、この電圧比
較回路は十分実用に供せられることができる。

このように本実施例によれば、高精度の電圧比較回路
を提供することができる。また、CCDイメージセンサのC
CDと同一プロセスで形成されるMOS FETを用いた比較的
簡単な回路であるため、CCDと同一の半導体チップ上に
形成することができる。

さらにまた、オペアンプ（Operational Amplifier）
形式でないため、入力ゲートのオフセット差を考慮する
必要がなく、また入力ダイナミックレンジも広くとるこ
とができる。

［発明の効果］以上の通り本発明によれば、MOS FETとキャパシタで
簡便に構成される電圧比較回路が得られ、CCDと同一の
半導体チップ上に形成するのに適した高精度の電圧比較
回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の−実施例による電圧比較回路を示す回
路図、第２図は本発明の−実施例による電圧比較回路の
動作を説明するための図、第３図は本発明の−実施例に
よる電圧比較回路のレベルシフタを示す回路図、第４図
は本発明の−実施例による電圧比較回路のレベルシフタ
の動作を説明するための図、第５図は従来のCCDイメー
ジセンサを示すブロック図、第６図は従来のCCDイメー
ジセンサの動作を説明するための図である。 1,2,7……静電容量素子、3,4,6,9,11,13,14,15,16……M
OS FET、５……反転増幅回路、８……レベルシフタ、1
0……負荷容量、12……反転回路、17……画素列、18…
…蓄積部、19……CCDレジスタ、20,23……出力バッフ
ァ、21……増幅回路、22……モニター画素,24……電圧
比較回路,25……パルス発生回路。

Claims

(57)【特許請求の範囲】

【請求項１】ゲートへの保持パルス信号（Φ_Ｓ）に応答
して導通し、ドレインに印加される信号電圧（V_b）の瞬
時値をソースに接続された第１の静電容量素子（７）に
保持させる第１のMOS FET（６）と、前記信号電圧（V_b）がゲートに供給され、前記第１の静
電容量素子（７）の保持する電圧がソースに印加され、
ドレインに第２の静電容量素子（10）が接続される第２
のMOS FET（９）と、ゲートへのリセットパルス信号（Φ_Ｒ）に応答して導通
し、ドレインに印加されるリセット電圧を前記第２の静
電容量素子（10）にソースを介して与える第３のMOS F
ET（11）と、を備えた電圧比較回路。
【請求項２】特許請求の範囲第１項記載の電圧比較回路
において、前記信号電圧（V_b）は、入力信号電圧（V_IN）と選択さ
れた基準電圧（V₁,V₂）との加算値であることを特徴と
する電圧比較回路。
【請求項３】特許請求の範囲第１項または第２項に記載
の電圧比較回路において、前記第１のMOS FET（６）のソースと前記第２のMOS F
ET（９）のソースとの間に、MOS FETによって構成され
るレベルシフタ（８）が設けられることを特徴とする電
圧比較回路。
【請求項４】特許請求の範囲第３項に記載の電圧比較回
路において、前記レベルシフタ（８）が、第１及び第２のソースフォ
ロワ回路を有し、前記第１のソースフォロワ回路（13,1
4）の駆動ゲートが前記第１のMOS FET（６）のソース
に接続され、前記第２のソースフォロワ回路（15,16）
の出力が前記第１及び第２のソースフォロワ回路の負荷
ゲートに夫々接続され、前記第１のソースフォロワ回路
の出力が前記第２のソースフォロワ回路の駆動ゲート及
び前記第２のMOS FET（９）のソースに接続されている
ことを特徴とする電圧比較回路。