JP2590271B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JP2590271B2 JP2590271B2 JP1253821A JP25382189A JP2590271B2 JP 2590271 B2 JP2590271 B2 JP 2590271B2 JP 1253821 A JP1253821 A JP 1253821A JP 25382189 A JP25382189 A JP 25382189A JP 2590271 B2 JP2590271 B2 JP 2590271B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- semiconductor substrate
- epitaxial layer
- film
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、個別回路素子または集積回路素子を形成す
るためのエピタキシャル層の形成基板となる品質の改良
された保護膜付き半導体基板の製造方法に関するもので
ある。
るためのエピタキシャル層の形成基板となる品質の改良
された保護膜付き半導体基板の製造方法に関するもので
ある。
［従来の技術］ 半導体製造技術において、各種の回路素子を形成する
場合、例えば、不純物濃度の高いｐ型またはｎ型の半導
体基板を用い、その半導体基板の上に基板に比較してそ
の不純物濃度の低いｐ型またはｎ型のエピタキシャル層
を形成し、このエピタキシャル層に各種回路素子を形成
することが行われている。
場合、例えば、不純物濃度の高いｐ型またはｎ型の半導
体基板を用い、その半導体基板の上に基板に比較してそ
の不純物濃度の低いｐ型またはｎ型のエピタキシャル層
を形成し、このエピタキシャル層に各種回路素子を形成
することが行われている。
ところで、このように半導体基板上にエピタキシャル
層を形成する場合、オートドーピングの問題を生じる。
このオートドーピング現象は、半導体基板における側面
部および背面部の不純物が主として化学反応によって気
相中に一旦放出され、当該不純物がエピタキシャル層表
面に搬送され、エピタキシャル層中にドープされること
によって生じる。
層を形成する場合、オートドーピングの問題を生じる。
このオートドーピング現象は、半導体基板における側面
部および背面部の不純物が主として化学反応によって気
相中に一旦放出され、当該不純物がエピタキシャル層表
面に搬送され、エピタキシャル層中にドープされること
によって生じる。
このようなオートドーピングが生じるとエピタキシャ
ル層の不純物濃度が変化し、エピタキシャル層内におい
て不純物濃度が不均一化してしまう。
ル層の不純物濃度が変化し、エピタキシャル層内におい
て不純物濃度が不均一化してしまう。
そこで、従来、上記のような不都合を回避するため、
エピタキシャル層を形成する前に半導体基板の側面およ
び裏面に酸化膜からなる保護膜を形成し、当該酸化膜に
よって不純物の気相への放出を抑止し、その状態で半導
体基板の表面にエピタキシャル層を形成するようにして
いた。このような技術については、例えば、特開昭58−
95819号公報に記載されている。
エピタキシャル層を形成する前に半導体基板の側面およ
び裏面に酸化膜からなる保護膜を形成し、当該酸化膜に
よって不純物の気相への放出を抑止し、その状態で半導
体基板の表面にエピタキシャル層を形成するようにして
いた。このような技術については、例えば、特開昭58−
95819号公報に記載されている。
［発明が解決しようとする課題］ ところが、保護膜としてCVD（化学気相析出）酸化膜
を形成した半導体基板を用いてエピタキシャルウェーハ
を製造し、該エピタキシャルウェーハを評価してみる
と、下記のような問題を生じた。
を形成した半導体基板を用いてエピタキシャルウェーハ
を製造し、該エピタキシャルウェーハを評価してみる
と、下記のような問題を生じた。
例えば、第４図に示すように、裏面に保護膜２を形成
したp+型半導体基板（ボロン不純物濃度6.0×1018原子/
cm3）１の上にバッファの役目をするn+エピタキシャル
層（第１層：リン不純物濃度7.84×1016原子/cm3、厚さ
20μｍ）３を形成し、さらに、その上にn-エピタキシャ
ル層（第２層：リン不純物濃度4.5×1013原子/cm3、厚
さ100μｍ）４を形成したところ、第６図に示すように
その第２層の表層部がｐ型化し、その途中にpnジャンク
ション（第７図にアルファベットＪで表されている。）
を生じたり、また第８図に示すように、抵抗値が表面に
近づくにつれて高くなることがあった。
したp+型半導体基板（ボロン不純物濃度6.0×1018原子/
cm3）１の上にバッファの役目をするn+エピタキシャル
層（第１層：リン不純物濃度7.84×1016原子/cm3、厚さ
20μｍ）３を形成し、さらに、その上にn-エピタキシャ
ル層（第２層：リン不純物濃度4.5×1013原子/cm3、厚
さ100μｍ）４を形成したところ、第６図に示すように
その第２層の表層部がｐ型化し、その途中にpnジャンク
ション（第７図にアルファベットＪで表されている。）
を生じたり、また第８図に示すように、抵抗値が表面に
近づくにつれて高くなることがあった。
本発明者は、かかる原因を追求したところ、その原因
は、エピタキシャル層形成の際又はそれ以前に保護膜に
生じたクラックにあることを確認した。
は、エピタキシャル層形成の際又はそれ以前に保護膜に
生じたクラックにあることを確認した。
また、本発明者によって、保護膜の膜厚が薄いほど、
クラックが発生し難いが、膜厚が0.3μｍ未満であると
オートドーピング防止効果（シール効果）が不十分であ
ること、さらに、その膜厚が同じ場合には、SiH4/O2の
組成比が小さい程、また成長速度が遅い場合に緻密な膜
が形成され、オートドーピング防止効果が高いことが見
出された。
クラックが発生し難いが、膜厚が0.3μｍ未満であると
オートドーピング防止効果（シール効果）が不十分であ
ること、さらに、その膜厚が同じ場合には、SiH4/O2の
組成比が小さい程、また成長速度が遅い場合に緻密な膜
が形成され、オートドーピング防止効果が高いことが見
出された。
本発明は、かかる問題点に鑑みなされたもので、シー
ル効果の高い、そしてその効果の安定した保護膜を持つ
半導体基板の製造方法を提供することを目的としてい
る。
ル効果の高い、そしてその効果の安定した保護膜を持つ
半導体基板の製造方法を提供することを目的としてい
る。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
本発明は、上記目的を達成するため、半導体基板の側
面および裏面に、エピタキシャル層形成の際のオートド
ーピングを防止するためのCVD酸化膜からなる保護膜を
形成するにあたり、常圧CVD法によって、SiH4/O2の組成
比が0.09以下となるような反応ガス雰囲気中で、上記保
護膜を、0.3μm/min以下の膜形成速度で、0.3〜1.4μｍ
の厚さに形成するようにしたものである。
面および裏面に、エピタキシャル層形成の際のオートド
ーピングを防止するためのCVD酸化膜からなる保護膜を
形成するにあたり、常圧CVD法によって、SiH4/O2の組成
比が0.09以下となるような反応ガス雰囲気中で、上記保
護膜を、0.3μm/min以下の膜形成速度で、0.3〜1.4μｍ
の厚さに形成するようにしたものである。
［作用］ 上記した手段によれば、SiH4/O2の組成比が0.09以下
となるような反応ガス雰囲気中で、上記保護膜を、0.3
μm/min以下の膜形成速度で0.3〜1.4μｍの厚さに形成
するようにしたので、緻密な膜が形成できると共に、ク
ラックが発生しないので、エピタキシャル層形成の際に
オートドーピングが確実に防止できることになる。
となるような反応ガス雰囲気中で、上記保護膜を、0.3
μm/min以下の膜形成速度で0.3〜1.4μｍの厚さに形成
するようにしたので、緻密な膜が形成できると共に、ク
ラックが発生しないので、エピタキシャル層形成の際に
オートドーピングが確実に防止できることになる。
［実施例］ 以下、本発明に係る半導体基板の製造方法の実施例を
図面に基づいて説明する。
図面に基づいて説明する。
第１図には実施例の半導体基板の縦断面図が示されて
いる。
いる。
同図において符号１は半導体基板（ｐ型シリコン基
板）を表わしており、この半導体基板１の側面および裏
面にはCVD酸化膜からなる保護膜２が形成されている。
この保護膜２の厚さは1.4μｍ以下となっている。
板）を表わしており、この半導体基板１の側面および裏
面にはCVD酸化膜からなる保護膜２が形成されている。
この保護膜２の厚さは1.4μｍ以下となっている。
この場合の保護膜２は、特に制限はされないが、次の
ようにして形成される。
ようにして形成される。
例えば、常圧連続形CVD装置（760Torr）を用いて、ｐ
型半導体基板１の側面および裏面にCVD酸化膜からなる
保護膜２を形成する。加熱された搬送ベルトの上を基板
が約350〜450℃に加熱されながら連続的に移動し、例え
ば、キャリアガスとして不活性ガスである窒素ガスを用
いて、これにSiH4/O2の組成比（体積比）を0.09以下か
つ0.3μm/min以下の膜形成速度となるように反応ガスを
上から吹き付ける。搬送ベルトのスピード調整により膜
厚を0.3〜1.4μｍとなるように保護膜２の形成を行な
う。しかして、以上のようにして半導体基板１の側面お
よび裏面にCVD酸化膜からなる保護膜２が形成されたな
ら、半導体基板１の表面側にエピタキシャル層を形成す
る。
型半導体基板１の側面および裏面にCVD酸化膜からなる
保護膜２を形成する。加熱された搬送ベルトの上を基板
が約350〜450℃に加熱されながら連続的に移動し、例え
ば、キャリアガスとして不活性ガスである窒素ガスを用
いて、これにSiH4/O2の組成比（体積比）を0.09以下か
つ0.3μm/min以下の膜形成速度となるように反応ガスを
上から吹き付ける。搬送ベルトのスピード調整により膜
厚を0.3〜1.4μｍとなるように保護膜２の形成を行な
う。しかして、以上のようにして半導体基板１の側面お
よび裏面にCVD酸化膜からなる保護膜２が形成されたな
ら、半導体基板１の表面側にエピタキシャル層を形成す
る。
このエピタキシャル層の形成は、例えば、石英シリン
ダーの中に懸架された多角錐台状サセプタの側壁面に基
板ウェーハを設置し、その上方から反応ガスを流して赤
外線ランプにより加熱するバレル型炉などを用いて行な
われる。
ダーの中に懸架された多角錐台状サセプタの側壁面に基
板ウェーハを設置し、その上方から反応ガスを流して赤
外線ランプにより加熱するバレル型炉などを用いて行な
われる。
このようにすれば、緻密な保護膜２が形成でき、しか
もクラックの発生も防止されるので、エピタキシャル層
形成の際のオートドーピングが効果的に防止されること
になる。
もクラックの発生も防止されるので、エピタキシャル層
形成の際のオートドーピングが効果的に防止されること
になる。
このような効果を確認するために下記の実験を行っ
た。
た。
この実験では、ガス組成、成長温度を変えて、膜厚の
異なる保護膜２を形成したサンプルについてエピタキシ
ャル層形成前後（EP前およびEP後）でクラックの発生の
有無を調べた。
異なる保護膜２を形成したサンプルについてエピタキシ
ャル層形成前後（EP前およびEP後）でクラックの発生の
有無を調べた。
その場合の保護膜２の形成条件は下表（表１）に示さ
れている。
れている。
また、膜厚1.3μｍの保護膜を形成後アニール処理を
行った。
行った。
その結果が下表（表３）に示されている この表から同一条件の下で保護膜２を形成したとき、
従来品と同じ膜厚のもの、つまり、1.5μｍの保護膜２
を持つサンプル7,8,9にのみクラックが生じていること
が判る。また、アニールによる効果を調べるために1.3
μｍの膜厚の保護膜２を形成した場合においてアニール
処理（800℃又は900℃）を施した（サンプル14,15）と
ころ、エピタキシャル層形成前に既にクラックが生じて
いることが判る。したがって酸化膜のクラック防止にア
ニールは効果のないことが判った。
従来品と同じ膜厚のもの、つまり、1.5μｍの保護膜２
を持つサンプル7,8,9にのみクラックが生じていること
が判る。また、アニールによる効果を調べるために1.3
μｍの膜厚の保護膜２を形成した場合においてアニール
処理（800℃又は900℃）を施した（サンプル14,15）と
ころ、エピタキシャル層形成前に既にクラックが生じて
いることが判る。したがって酸化膜のクラック防止にア
ニールは効果のないことが判った。
また、保護膜を25％HF水溶液でエッチング処理を行
い、そのエッチング速度が2.0μm/min以下であれば、保
護膜は緻密であり、エピタキシャル層形成の際のオート
ドーピングが効果的に防止されることを前実験により見
出し、次の実験では、SiH4/O2の組成比を変えたサンプ
ルについて、25％HF水溶液でエッチング処理を行った。
その結果が第２図に示されている。□は1.1μｍの保護
膜、△は1.3μｍの保護膜、○は1.5μｍの保護膜、▲は
1.3μｍの保護膜を形成しアニール処理（800℃又は900
℃）を行ったものを示している。
い、そのエッチング速度が2.0μm/min以下であれば、保
護膜は緻密であり、エピタキシャル層形成の際のオート
ドーピングが効果的に防止されることを前実験により見
出し、次の実験では、SiH4/O2の組成比を変えたサンプ
ルについて、25％HF水溶液でエッチング処理を行った。
その結果が第２図に示されている。□は1.1μｍの保護
膜、△は1.3μｍの保護膜、○は1.5μｍの保護膜、▲は
1.3μｍの保護膜を形成しアニール処理（800℃又は900
℃）を行ったものを示している。
同図からは、SiH4/O2の組成比を0.09以下としたもの
では、いずれも、エッチング速度が2.0μm/min以下とな
っており、緻密な膜が形成されていることが判る。した
がって、SiH4/O2の組成比を0.09以下としたものは、そ
れ自体シール効果が高いことが判る。なお、アニール処
理を行った場合には、エッチングレートが1.0μm/min以
下となり、熱酸化膜のエッチングレートと比較して極め
て緻密な膜が形成されると想像され、従って、それ自体
としてはシール効果を期待できるが、アニール処理を行
った場合には、上述のようにクラックの発生があり、結
果的にオートドーピング効果が低くなる。また、ちなみ
に、熱酸化膜のエッチングレートは0.35μm/min程度で
ある。
では、いずれも、エッチング速度が2.0μm/min以下とな
っており、緻密な膜が形成されていることが判る。した
がって、SiH4/O2の組成比を0.09以下としたものは、そ
れ自体シール効果が高いことが判る。なお、アニール処
理を行った場合には、エッチングレートが1.0μm/min以
下となり、熱酸化膜のエッチングレートと比較して極め
て緻密な膜が形成されると想像され、従って、それ自体
としてはシール効果を期待できるが、アニール処理を行
った場合には、上述のようにクラックの発生があり、結
果的にオートドーピング効果が低くなる。また、ちなみ
に、熱酸化膜のエッチングレートは0.35μm/min程度で
ある。
次に、SiH4/O2の組成比を1:11と一定にして、SiH4の
流量（実流値）を変えて実験を行った。
流量（実流値）を変えて実験を行った。
その結果、第３図に示すような結果が得られた。この第
３図において、○は成長温度400℃にて1.3μｍの保護膜
を形成したサンプル、△は成長温度400℃にて1.5μｍの
保護膜を形成したサンプル、●は成長温度450℃にて1.3
μｍの保護膜を形成したサンプルを示している。
３図において、○は成長温度400℃にて1.3μｍの保護膜
を形成したサンプル、△は成長温度400℃にて1.5μｍの
保護膜を形成したサンプル、●は成長温度450℃にて1.3
μｍの保護膜を形成したサンプルを示している。
この図面からは、SiH4の流量（実流値）を少なくして
保護膜であるCVD酸化膜を形成すれば、より緻密な保護
膜が形成できることが判る。すなわち、保護膜の膜形成
速度を0.3μm/min以下に低下させることによって緻密な
保護膜が形成される。
保護膜であるCVD酸化膜を形成すれば、より緻密な保護
膜が形成できることが判る。すなわち、保護膜の膜形成
速度を0.3μm/min以下に低下させることによって緻密な
保護膜が形成される。
なお、第４図に示すように、裏面に本発明の保護膜２
を有するP+型半導体基板１の表面側に、n+エピタキシャ
ル層３およびn-エピタキシャル層４を形成したエピタキ
シャルウェーハについて抵抗値を調べたところ、第５図
に示すようなプロファイルが得られた。つまり、本発明
を適用した半導体基板１を用いてエピタキシャル層を形
成した場合には、エピタキシャル層内において抵抗値が
均一なエピタキシャルウェーハが得られた。
を有するP+型半導体基板１の表面側に、n+エピタキシャ
ル層３およびn-エピタキシャル層４を形成したエピタキ
シャルウェーハについて抵抗値を調べたところ、第５図
に示すようなプロファイルが得られた。つまり、本発明
を適用した半導体基板１を用いてエピタキシャル層を形
成した場合には、エピタキシャル層内において抵抗値が
均一なエピタキシャルウェーハが得られた。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例では、ｐ型半導体基板の上にｎ型
エピタキシャル層を形成する場合について説明したが、
ｎ型半導体基板の上にｐ型エピタキシャル層を形成する
ものにも、さらには、半導体基板の上にそれと同じ導電
型のエピタキシャル層を形成する場合にも適用できる。
エピタキシャル層を形成する場合について説明したが、
ｎ型半導体基板の上にｐ型エピタキシャル層を形成する
ものにも、さらには、半導体基板の上にそれと同じ導電
型のエピタキシャル層を形成する場合にも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なもの効果
を説明すれば下記のとおりである。
を説明すれば下記のとおりである。
即ち、本発明は、上記目的を達成するため、半導体基
板の側面および裏面に、エピタキシャル層形成の際のオ
ートドーピングを防止するためのCVD酸化膜からなる保
護膜を形成するにあたり、常圧CVD法によって、SiH4/O2
の組成比が0.09以下となるような反応ガス雰囲気中で、
上記保護膜を、0.3〜1.4μｍの厚さに形成するようにし
たので、緻密な膜が形成できると共に、クラックが発生
しないので、エピタキシャル層形成の際にオートドーピ
ングが確実に防止できることになる。
板の側面および裏面に、エピタキシャル層形成の際のオ
ートドーピングを防止するためのCVD酸化膜からなる保
護膜を形成するにあたり、常圧CVD法によって、SiH4/O2
の組成比が0.09以下となるような反応ガス雰囲気中で、
上記保護膜を、0.3〜1.4μｍの厚さに形成するようにし
たので、緻密な膜が形成できると共に、クラックが発生
しないので、エピタキシャル層形成の際にオートドーピ
ングが確実に防止できることになる。
第１図は本発明に係る半導体基板の縦断面図、 第２図はSiH4/O2の組成比とエッチング速度との関係を
示すグラフ、 第３図はSiH4の流量とエッチング速度との関係を示すグ
ラフ、 第４図は本発明を適用して得られたエピタキシャルウェ
ーハの一部縦断面図、 第５図は第４図のエピタキシャルウェーハの抵抗プロフ
ァイルを示す図、 第６図は従来のエピタキシャルウェーハの一部縦断面
図、 第７図は第６図のエピタキシャルウェーハの抵抗プロフ
ァイルの一例を示す図、 第８図は従来のエピタキシャルウェーハの抵抗プロファ
イルの他例を示す図である。 １……半導体基板、２……保護膜、3,4……エピタキシ
ャル層。
示すグラフ、 第３図はSiH4の流量とエッチング速度との関係を示すグ
ラフ、 第４図は本発明を適用して得られたエピタキシャルウェ
ーハの一部縦断面図、 第５図は第４図のエピタキシャルウェーハの抵抗プロフ
ァイルを示す図、 第６図は従来のエピタキシャルウェーハの一部縦断面
図、 第７図は第６図のエピタキシャルウェーハの抵抗プロフ
ァイルの一例を示す図、 第８図は従来のエピタキシャルウェーハの抵抗プロファ
イルの他例を示す図である。 １……半導体基板、２……保護膜、3,4……エピタキシ
ャル層。
フロントページの続き (72)発明者 角谷 宏 群馬県安中市磯部２丁目13番１号 信越 半導体株式会社磯部工場内 (56)参考文献 特開 昭64−46936（ＪＰ，Ａ) 特開 昭63−76334（ＪＰ，Ａ) 特開 昭58−95819（ＪＰ，Ａ) 特開 昭52−44169（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の側面および裏面に、エピタキ
シャル層形成の際のオートドーピングを防止するための
CVD酸化膜からなる保護膜を形成するにあたり、常圧CVD
法によって、SiH4/O2の組成比が0.09以下となるような
反応ガス雰囲気中で、上記保護膜を、0.3μm/min以下の
膜形成速度で、0.3〜1.4μｍの厚さに形成することを特
徴とするエピタキシャル単結晶成長のための半導体基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253821A JP2590271B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253821A JP2590271B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116833A JPH03116833A (ja) | 1991-05-17 |
| JP2590271B2 true JP2590271B2 (ja) | 1997-03-12 |
Family
ID=17256607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253821A Expired - Fee Related JP2590271B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590271B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10020187B2 (en) | 2012-11-26 | 2018-07-10 | Applied Materials, Inc. | Apparatus and methods for backside passivation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446936A (en) * | 1987-08-17 | 1989-02-21 | Nippon Telegraph & Telephone | Growth method of thin film |
-
1989
- 1989-09-29 JP JP1253821A patent/JP2590271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03116833A (ja) | 1991-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0535354B1 (en) | Method for forming a nitride layer using preheated ammonia | |
| US7547615B2 (en) | Deposition over mixed substrates using trisilane | |
| US5308788A (en) | Temperature controlled process for the epitaxial growth of a film of material | |
| US5989985A (en) | Semiconductor single crystalline substrate and method for production thereof | |
| US6995077B2 (en) | Epitaxially coated semiconductor wafer and process for producing it | |
| US6639312B2 (en) | Dummy wafers and methods for making the same | |
| JPH0715889B2 (ja) | 多結晶性／単結晶性シリコン界面における界面酸化物のコントロール法及びそれから導かれる装置 | |
| JP3110857B2 (ja) | ＴｉＮ▲ｘ▼層を含む製品の作製方法 | |
| JP2005536054A (ja) | アモルファスケイ素含有膜の堆積 | |
| US6666915B2 (en) | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering | |
| EP0216852A4 (en) | METHOD FOR PREVENTING THE SELF-DOPING OF EPITAXIAL LAYERS. | |
| Racanelli et al. | Low‐temperature selective epitaxy by ultrahigh‐vacuum chemical vapor deposition from SiH4 and GeH4/H2 | |
| JP3351801B2 (ja) | ゲッタリング方法 | |
| JPH1064917A (ja) | シリコンウェーハおよびその製造方法 | |
| GB2034113A (en) | Open tube aluminium diffusion | |
| JP2590271B2 (ja) | 半導体基板の製造方法 | |
| US3765960A (en) | Method for minimizing autodoping in epitaxial deposition | |
| KR100631937B1 (ko) | 텅스텐 게이트 형성방법 | |
| US5674777A (en) | Method for forming silicon-boron binary compound layer as boron diffusion source in silicon electronic device | |
| US5324685A (en) | Method for fabricating a multilayer epitaxial structure | |
| JPH04245419A (ja) | 半導体基板の製造方法 | |
| JPH06163568A (ja) | ポリエミッタ構造 | |
| JPH02197128A (ja) | エピタキシャルウェーハおよびその製造方法 | |
| KR950006345B1 (ko) | 텅스텐질화박막을 베리어메탈로 이용한 실리콘 반도체소자의 알루미늄금속배선 형성방법 | |
| EP0648859B1 (en) | Processes for the deposition of adherent tungsten silicide films |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |