JP2584107B2 - リアルタイム処理装置 - Google Patents
リアルタイム処理装置Info
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- JP2584107B2 JP2584107B2 JP2147814A JP14781490A JP2584107B2 JP 2584107 B2 JP2584107 B2 JP 2584107B2 JP 2147814 A JP2147814 A JP 2147814A JP 14781490 A JP14781490 A JP 14781490A JP 2584107 B2 JP2584107 B2 JP 2584107B2
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- Japan
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- rom
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- sequence
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は二つ以上のアドレス入力と二つ以上のデータ
出力ポートを有するROMを内蔵したリアルタイム処理装
置に関するものである。
出力ポートを有するROMを内蔵したリアルタイム処理装
置に関するものである。
従来の技術 従来、マイクロプロセッサ，マイクロコントローナな
どの半導体集積回路装置において条件分岐命令を実行し
た場合、条件成立後に命令のポインタの計算及びROMデ
ータのアクセスを行なっていたため、条件成立時と条件
不成立時の条件分岐命令の次の命令を実行するのに取り
かかるまでの時間に差があった。これを解決するため
に、条件成立時用と条件不成立時用に二つのキャッシュ
（主記憶とプロセッサとの間に設けられる低容量高速記
憶装置）を用いてあらかじめROMデータをアクセスする
方法が考えられている。これは出力が一つの主記憶から
条件成立時のROMデータと条件不成立時のROMデータを順
次読み出しておき、それぞれのキャッシュに格納してお
く。条件判断時にいずれかのキャッシュからデータを読
み出し、条件成立時と条件不成立時の実行に取りかかる
までの処理スピードを同じにしようとしたものである。
どの半導体集積回路装置において条件分岐命令を実行し
た場合、条件成立後に命令のポインタの計算及びROMデ
ータのアクセスを行なっていたため、条件成立時と条件
不成立時の条件分岐命令の次の命令を実行するのに取り
かかるまでの時間に差があった。これを解決するため
に、条件成立時用と条件不成立時用に二つのキャッシュ
（主記憶とプロセッサとの間に設けられる低容量高速記
憶装置）を用いてあらかじめROMデータをアクセスする
方法が考えられている。これは出力が一つの主記憶から
条件成立時のROMデータと条件不成立時のROMデータを順
次読み出しておき、それぞれのキャッシュに格納してお
く。条件判断時にいずれかのキャッシュからデータを読
み出し、条件成立時と条件不成立時の実行に取りかかる
までの処理スピードを同じにしようとしたものである。
発明が解決しようとする課題 しかしながら、条件判断時に条件不成立となり分岐先
の命令を読み出そうとしたときに、主記憶からキャッシ
ュへの命令の転送より、条件判断が短いため、キャッシ
ュ内に必要なデータが予め準備できない場合に時間のロ
スが発生したり、半導体集積回路内、あるいは外部にキ
ャッシュが必要であることから必ずしも有効な方法であ
るとは言えなかった。
の命令を読み出そうとしたときに、主記憶からキャッシ
ュへの命令の転送より、条件判断が短いため、キャッシ
ュ内に必要なデータが予め準備できない場合に時間のロ
スが発生したり、半導体集積回路内、あるいは外部にキ
ャッシュが必要であることから必ずしも有効な方法であ
るとは言えなかった。
また、割込みの場合、割込み起動後に割込み処理用の
プログラムをアクセスするため、ROMアクセスに要する
時間が必要であり、高速応答を必要とするリアルタイム
処理の支障になっていた。
プログラムをアクセスするため、ROMアクセスに要する
時間が必要であり、高速応答を必要とするリアルタイム
処理の支障になっていた。
さらにリアルタイム処理装置内に複数のキューが存在
した場合、ROMデータの出力が１ポートであるために、
キューへのROMデータの出力が複数のキューのうちの一
つに対してのみ行なわれるため、キューへのROMデータ
の転送が効率よく行なわれず、複数のキューを利用し
て、複数のプログラムを並行実行する場合、ROMアクセ
ス待ちの時間、いわゆるキュー待ちが存在していた。ま
た、オペランドデータとしてROMデータを読み出す場
合、命令データ側のROMデータアクセスを一旦停止させ
る必要があり、効率よいROMデータのアクセスができな
かった。
した場合、ROMデータの出力が１ポートであるために、
キューへのROMデータの出力が複数のキューのうちの一
つに対してのみ行なわれるため、キューへのROMデータ
の転送が効率よく行なわれず、複数のキューを利用し
て、複数のプログラムを並行実行する場合、ROMアクセ
ス待ちの時間、いわゆるキュー待ちが存在していた。ま
た、オペランドデータとしてROMデータを読み出す場
合、命令データ側のROMデータアクセスを一旦停止させ
る必要があり、効率よいROMデータのアクセスができな
かった。
本発明は上記従来の課題を解決するもので、条件分岐
命令実行時、割込み実行時にも、ROMアクセス待ちをな
くし、高速応答性を有するリアルタイム処理装置を提供
することを目的とする。
命令実行時、割込み実行時にも、ROMアクセス待ちをな
くし、高速応答性を有するリアルタイム処理装置を提供
することを目的とする。
課題を解決するための手段 この目的を達成するために本発明のリアルタイム処理
装置は、複数のアドレス入力ポートと、複数のデータ出
力ポートと、複数のROMデータアクセス用の命令ポイン
タと、１つまたは複数のROMデータアクセス用の命令ポ
インタ計算ユニットと、前記ROMデータアクセス用の命
令ポインタにより読み出されたROMデータを一時的に格
納する２組以上のキューとから構成され、同時に複数の
ROMデータを読み出し可能としたことを特徴とする。
装置は、複数のアドレス入力ポートと、複数のデータ出
力ポートと、複数のROMデータアクセス用の命令ポイン
タと、１つまたは複数のROMデータアクセス用の命令ポ
インタ計算ユニットと、前記ROMデータアクセス用の命
令ポインタにより読み出されたROMデータを一時的に格
納する２組以上のキューとから構成され、同時に複数の
ROMデータを読み出し可能としたことを特徴とする。
作用 この構成により、条件分岐命令実行時、割込み時等に
おいてROMアクセス待ちをすることがなくなり、リアル
タイムシステムが実現される。
おいてROMアクセス待ちをすることがなくなり、リアル
タイムシステムが実現される。
実施例 以下本発明の実施例について説明する。
第１図は本発明の一実施例であるリアルタイム処理装
置のブロック図である。命令ポインタ計算ユニット３で
計算されたROMデータフェッチ用のROMポインタは専用バ
ス7,7′によりROMポインタA2あるいはROMポインタB2′
に転送される。ROMポインタA2とROMポインタB2′はROM
アドレスバス6,6′を介してROM1に入力される。本実施
例ではROM1として２ポートを備えたデュアルポートROM
を想定している。ROMポインタ６あるいは６′で示され
たROMデータは各々キューA4,キューB4′に格納される。
キューA4,ROM（ポートＡ側）1,ROMポインタA2とキューB
4′ROM（ポートＢ側）1,ROMポインタB2′は独立してお
り、ROM1に対してＡ側,B側から同時にアクセスすること
ができる。ROMポインタA2,ROMポインタB2′は初期アド
レス発生装置８及びRAMアドレス10とも接続されてい
る。
置のブロック図である。命令ポインタ計算ユニット３で
計算されたROMデータフェッチ用のROMポインタは専用バ
ス7,7′によりROMポインタA2あるいはROMポインタB2′
に転送される。ROMポインタA2とROMポインタB2′はROM
アドレスバス6,6′を介してROM1に入力される。本実施
例ではROM1として２ポートを備えたデュアルポートROM
を想定している。ROMポインタ６あるいは６′で示され
たROMデータは各々キューA4,キューB4′に格納される。
キューA4,ROM（ポートＡ側）1,ROMポインタA2とキューB
4′ROM（ポートＢ側）1,ROMポインタB2′は独立してお
り、ROM1に対してＡ側,B側から同時にアクセスすること
ができる。ROMポインタA2,ROMポインタB2′は初期アド
レス発生装置８及びRAMアドレス10とも接続されてい
る。
命令ポインタ計算ユニット３で計算されたROMデータ
アクセス用のポインタはROMポインタA2あるいはROMポイ
ンタB2′に転送される。ここでROMポインタA2とROMポイ
ンタB2′の値は相異なる値をとる場合と同じ値をとる場
合があり、それはプログラムの内容に依存する。ROMポ
インタA2あるいはROMポインタB2′の値はROM1に入力さ
れ、ポインタ値のROM1に格納されているROMデータはキ
ューA4,キューB4′に読み出される。以上のＡ側,B側の
動作は独立しており、Ａ側のみ、Ｂ側のみ、A,B側同時
の動作が可能である。Ａ側,B側が独立して、必要であれ
ば連続的にROMデータをアクセスすることができるので
キュー待ちは存在しない。
アクセス用のポインタはROMポインタA2あるいはROMポイ
ンタB2′に転送される。ここでROMポインタA2とROMポイ
ンタB2′の値は相異なる値をとる場合と同じ値をとる場
合があり、それはプログラムの内容に依存する。ROMポ
インタA2あるいはROMポインタB2′の値はROM1に入力さ
れ、ポインタ値のROM1に格納されているROMデータはキ
ューA4,キューB4′に読み出される。以上のＡ側,B側の
動作は独立しており、Ａ側のみ、Ｂ側のみ、A,B側同時
の動作が可能である。Ａ側,B側が独立して、必要であれ
ば連続的にROMデータをアクセスすることができるので
キュー待ちは存在しない。
次に第１図を用いてアドレスデータとしてROMデータ
をアクセスする場合を説明する。まず、アドレスバス10
を介してアドレスデータがROMポインタA2あるいはROMポ
インタB2′に格納される。例えばＡ側を命令実行として
使用している場合、Ｂ側をアドレスデータ側に割当て
る。ROMポインタA2、又はROMポインタB2′に格納された
アドレスデータによりROM1がアクセスされ、読み出され
たデータはアドレスデータバス11に出力される。この場
合もＡ側とＢ側が各々独立して動いているので、ROMア
クセスを止める必要がなくキュー待ちが発生しない。
をアクセスする場合を説明する。まず、アドレスバス10
を介してアドレスデータがROMポインタA2あるいはROMポ
インタB2′に格納される。例えばＡ側を命令実行として
使用している場合、Ｂ側をアドレスデータ側に割当て
る。ROMポインタA2、又はROMポインタB2′に格納された
アドレスデータによりROM1がアクセスされ、読み出され
たデータはアドレスデータバス11に出力される。この場
合もＡ側とＢ側が各々独立して動いているので、ROMア
クセスを止める必要がなくキュー待ちが発生しない。
次に割込み処理用に使用する場合を同じく第１図を用
いて説明する。Ａ側を通常の処理、Ｂ側を割込み専用の
処理に割当てるとする。割込み動作は通常の動作に対し
て非同期に発生するのであらかじめROMをアクセスして
準備をしておく必要がある。そのため、初期スタートの
初期アドレス発生時の通常動作処理シーケンスを利用し
て同時に割込みのROMデータをアクセスしておく。通常
初期スタート時にはマイクロROMの制御下においてスタ
ート用のアドレスを発生し、そのアドレスに基づいてRO
Mをアクセスし、実行がスタートする。スタート時はそ
の装置の初期化等が行なわれるので、通常、割込みは禁
止される。割込みを禁止するのは、この時点のみであ
り、この禁止区間を利用して割込み処理用のプログラム
をアクセスする。通常プログラムと割込み処理のプログ
ラムはマイクロROMのシーケンスを軽くするために同時
に行なわれるのが効率が良く、アドレスが通常プログラ
ム用かあるいは割込みプログラム用であるかは初期アド
レス発生装置で判断し、それぞれのアドレスはROMポイ
ンタA2あるいはROMポインタB2′に転送される。あらか
じめ割込みプログラムを初期状態で設定アクセスしてお
くことで、割込み待ちの時間が、ROMアクセスに要する
時間分短縮でき、また、マイクロROMの通常処理シーケ
ンスを停止することなく行なえるので、通常処理が停止
することはなく、リアルタイム処理システムを容易に提
供することができる。
いて説明する。Ａ側を通常の処理、Ｂ側を割込み専用の
処理に割当てるとする。割込み動作は通常の動作に対し
て非同期に発生するのであらかじめROMをアクセスして
準備をしておく必要がある。そのため、初期スタートの
初期アドレス発生時の通常動作処理シーケンスを利用し
て同時に割込みのROMデータをアクセスしておく。通常
初期スタート時にはマイクロROMの制御下においてスタ
ート用のアドレスを発生し、そのアドレスに基づいてRO
Mをアクセスし、実行がスタートする。スタート時はそ
の装置の初期化等が行なわれるので、通常、割込みは禁
止される。割込みを禁止するのは、この時点のみであ
り、この禁止区間を利用して割込み処理用のプログラム
をアクセスする。通常プログラムと割込み処理のプログ
ラムはマイクロROMのシーケンスを軽くするために同時
に行なわれるのが効率が良く、アドレスが通常プログラ
ム用かあるいは割込みプログラム用であるかは初期アド
レス発生装置で判断し、それぞれのアドレスはROMポイ
ンタA2あるいはROMポインタB2′に転送される。あらか
じめ割込みプログラムを初期状態で設定アクセスしてお
くことで、割込み待ちの時間が、ROMアクセスに要する
時間分短縮でき、また、マイクロROMの通常処理シーケ
ンスを停止することなく行なえるので、通常処理が停止
することはなく、リアルタイム処理システムを容易に提
供することができる。
第２図，第３図，第４図，第５図のシーケンス図を用
いて本発明のROMアクセスのタイミングを説明する。こ
こで、実行とは命令ROMアクセスと実際の命令実行をさ
し、ROMアクセスと命令実行が同時に行なわれているこ
とを示し、またフェッチとはROMデータのアクセスを言
う。A,BはROMアクセスのＡ側,B側をさし、第１図と対応
する。横軸は時間を表わしている。
いて本発明のROMアクセスのタイミングを説明する。こ
こで、実行とは命令ROMアクセスと実際の命令実行をさ
し、ROMアクセスと命令実行が同時に行なわれているこ
とを示し、またフェッチとはROMデータのアクセスを言
う。A,BはROMアクセスのＡ側,B側をさし、第１図と対応
する。横軸は時間を表わしている。
第２図は条件分岐命令が実行されたシーケンスを示す
図である。Ａ側に於いてシーケンスA2−１で条件分岐命
令が実行され、シーケンスA2−1,A2−２では条件分岐が
不成立の場合の命令がフェッチされる。シーケンスB2−
２ではシーケンスA2−１で条件分岐命令が実行されたの
を受けて、条件成立時の分岐アドレスを計算し、そのア
ドレスに基づき命令をフェッチする。すなわちシーケン
スA2−２とB2−２ではROMデータが同時に読まれる。シ
ーケンスA2−１で実行された分岐命令の判断がシーケン
スA2−２の最後（シーケンスB2−２の最後と同タイミン
グ）でされ、条件が成立した場合、シーケンスB2−３で
は分岐先の命令が実行される。既にシーケンスB2−２で
分岐先命令がフェッチされているのでROMアクセス待ち
は生じない。このとき、シーケンスA2−３ではキューが
その容量一杯であるため、ROMアクセスは行なわない。
また条件分岐先命令の実行からリターン（復帰）してく
る場合があるのでキューの内容を保持する。シーケンス
B2−３の最後にリターン命令があり、それによりメイン
プログラムに復帰する場合、Ａ側で実行される。このと
きROMデータの値はそのまま使用でき、ROMアクセスによ
る待ち時間は発生しない。以上が条件分岐命令実行時の
シーケンスである。
図である。Ａ側に於いてシーケンスA2−１で条件分岐命
令が実行され、シーケンスA2−1,A2−２では条件分岐が
不成立の場合の命令がフェッチされる。シーケンスB2−
２ではシーケンスA2−１で条件分岐命令が実行されたの
を受けて、条件成立時の分岐アドレスを計算し、そのア
ドレスに基づき命令をフェッチする。すなわちシーケン
スA2−２とB2−２ではROMデータが同時に読まれる。シ
ーケンスA2−１で実行された分岐命令の判断がシーケン
スA2−２の最後（シーケンスB2−２の最後と同タイミン
グ）でされ、条件が成立した場合、シーケンスB2−３で
は分岐先の命令が実行される。既にシーケンスB2−２で
分岐先命令がフェッチされているのでROMアクセス待ち
は生じない。このとき、シーケンスA2−３ではキューが
その容量一杯であるため、ROMアクセスは行なわない。
また条件分岐先命令の実行からリターン（復帰）してく
る場合があるのでキューの内容を保持する。シーケンス
B2−３の最後にリターン命令があり、それによりメイン
プログラムに復帰する場合、Ａ側で実行される。このと
きROMデータの値はそのまま使用でき、ROMアクセスによ
る待ち時間は発生しない。以上が条件分岐命令実行時の
シーケンスである。
第３図は割込み処理時の割込みプログラムの実行を高
速に行なうシーケンスを示した図である。リセットスタ
ートと同時にＡ側では通常のメインプログラムのフェッ
チシーケンスA3−１が開始される。Ｂ側では割込みのプ
ログラムのフェッチシーケンスB3−１が開始される。こ
れらのプログラムフェッチはマイクロROMの制御下で同
時に行なわれる。また初期化部分で行なわれるため、通
常実行時にどこで割込みが発生しても、ROMデータのフ
ェッチは既にされており、どこで割込みが発生しても十
分対応できる。シーケンスA3−２では、メインプログラ
ムのシーケンスが実行される。シーケンスA3−３を実行
中に割込みが発生するとＢ側のシーケンスB3−４で割込
み処理が実行される。このとき、シーケンスB3−１で既
に割込みプログラムがフェッチされているのでROMアク
セス待ちなしで割込みプログラムを実行できる。シーケ
ンスA3−４では割込み復帰後のプログラムをフェッチし
ており、割込み復帰後のシーケンスA3−５の実行ではRO
Mデータフェッチの待ち時間は存在しない。
速に行なうシーケンスを示した図である。リセットスタ
ートと同時にＡ側では通常のメインプログラムのフェッ
チシーケンスA3−１が開始される。Ｂ側では割込みのプ
ログラムのフェッチシーケンスB3−１が開始される。こ
れらのプログラムフェッチはマイクロROMの制御下で同
時に行なわれる。また初期化部分で行なわれるため、通
常実行時にどこで割込みが発生しても、ROMデータのフ
ェッチは既にされており、どこで割込みが発生しても十
分対応できる。シーケンスA3−２では、メインプログラ
ムのシーケンスが実行される。シーケンスA3−３を実行
中に割込みが発生するとＢ側のシーケンスB3−４で割込
み処理が実行される。このとき、シーケンスB3−１で既
に割込みプログラムがフェッチされているのでROMアク
セス待ちなしで割込みプログラムを実行できる。シーケ
ンスA3−４では割込み復帰後のプログラムをフェッチし
ており、割込み復帰後のシーケンスA3−５の実行ではRO
Mデータフェッチの待ち時間は存在しない。
第４図は、アドレスデータとしてROMデータが必要な
ときのシーケンスを示した図である。Ａ側では通常プロ
グラムがシーケンスA4−1,A4−2,A4−３と実行されてい
る。このときアドレスデータとしてROMデータをシーケ
ンスB4−２でアクセスする。このときA4−２でのプログ
ラムにデータのフェッチを停止する必要がない。
ときのシーケンスを示した図である。Ａ側では通常プロ
グラムがシーケンスA4−1,A4−2,A4−３と実行されてい
る。このときアドレスデータとしてROMデータをシーケ
ンスB4−２でアクセスする。このときA4−２でのプログ
ラムにデータのフェッチを停止する必要がない。
第５図は、マルチレジスタファイルシステムにおいて
複数のプログラムを実行した例である。Ａ側とＢ側で各
々独立したプログラムが実行されている。シーケンスA5
−１では命令実行とプログラムフェッチが行なわれ、シ
ーケンスB5−１ではフェッチのみが行なわれる。逆にシ
ーケンスA5−２では複数のみが行なわれ、シーケンスB5
−２では命令実行とフェッチが行なわれている。これら
のシーケンスは以上の様に継続されていくが、実行前に
フェッチが前シーケンスで終了しているのでROMアクセ
ス待ちは発生しない。
複数のプログラムを実行した例である。Ａ側とＢ側で各
々独立したプログラムが実行されている。シーケンスA5
−１では命令実行とプログラムフェッチが行なわれ、シ
ーケンスB5−１ではフェッチのみが行なわれる。逆にシ
ーケンスA5−２では複数のみが行なわれ、シーケンスB5
−２では命令実行とフェッチが行なわれている。これら
のシーケンスは以上の様に継続されていくが、実行前に
フェッチが前シーケンスで終了しているのでROMアクセ
ス待ちは発生しない。
発明の効果 以上のように本発明によれば、ROMデータを効率よく
アクセスしたことにより、リアルタイム装置を実現する
ことができる。
アクセスしたことにより、リアルタイム装置を実現する
ことができる。
第１図は本発明の一実施例であるリアルタイム処理装置
のブロック図、第２図は本発明の条件分岐命令実行時の
シーケンスを示す図、第３図は本発明の割込み実行時の
シーケンスを示す図、第４図は本発明のアドレスデータ
としてROMデータをアクセスする場合のシーケンスを示
す図、第５図は本発明のマルチレジスタファイルシステ
ムでのシーケンスを示す図である。 １……ROM、2,2′……ROMポインタA,B、３……命令ポイ
ンタ計算ユニット、4,4′……キューA,B、5,5′,7,7′,
9,9′……専用バス、6,6′……ROMアドレスバス、８…
…初期アドレス発生装置、10……RAMアドレスバス、11
……RAMデータバス。
のブロック図、第２図は本発明の条件分岐命令実行時の
シーケンスを示す図、第３図は本発明の割込み実行時の
シーケンスを示す図、第４図は本発明のアドレスデータ
としてROMデータをアクセスする場合のシーケンスを示
す図、第５図は本発明のマルチレジスタファイルシステ
ムでのシーケンスを示す図である。 １……ROM、2,2′……ROMポインタA,B、３……命令ポイ
ンタ計算ユニット、4,4′……キューA,B、5,5′,7,7′,
9,9′……専用バス、6,6′……ROMアドレスバス、８…
…初期アドレス発生装置、10……RAMアドレスバス、11
……RAMデータバス。
Claims (1)
- 【請求項１】複数のアドレス入力ポートと、複数のデー
タ出力ポートと、複数のROMデータアクセス用の命令ポ
インタと、１つまたは複数のROMデータアクセス用の命
令ポインタ計算ユニットと、前記ROMデータアクセス用
の命令ポインタにより読み出されたROMデータを一時的
に格納する２組以上のキューとから構成され、同時に複
数のROMデータを読み出し可能としたリアルタイム処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147814A JP2584107B2 (ja) | 1990-06-06 | 1990-06-06 | リアルタイム処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147814A JP2584107B2 (ja) | 1990-06-06 | 1990-06-06 | リアルタイム処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0440529A JPH0440529A (ja) | 1992-02-10 |
| JP2584107B2 true JP2584107B2 (ja) | 1997-02-19 |
Family
ID=15438827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147814A Expired - Fee Related JP2584107B2 (ja) | 1990-06-06 | 1990-06-06 | リアルタイム処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584107B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4629198B2 (ja) * | 2000-08-18 | 2011-02-09 | 富士通セミコンダクター株式会社 | 演算装置及び演算方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259425A (ja) * | 1988-04-11 | 1989-10-17 | Sharp Corp | コンピュータ |
-
1990
- 1990-06-06 JP JP2147814A patent/JP2584107B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440529A (ja) | 1992-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |