JP2582357Y2 - 時定数安定回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は時定数安定回路に関す
る。

【０００２】

【従来の技術】マイクロコンピュータを搭載した電子機
器では、その動作を安定に行なわせるために、時定数安
定回路が内蔵されている。

【０００３】このような電子機器としては、例えば、２
つの中央処理装置（ＣＰＵ）を含み、これらＣＰＵを同
期して二重運転するデュアルシステムがある。このデュ
アルシステムでは、２つのＣＰＵを同期させて動作させ
る必要があるため、電源オンしてから所定の遅延時間経
過後に２つのＣＰＵに電源電圧を供給する必要がある。
この所定の遅延時間を確保するために、時定数安定回路
が用いられる。

【０００４】また、他の電子機器として、通常モードと
スタンバイモードの２つの動作モードで動作可能な１つ
のＣＰＵを備えたものがある。ＣＰＵは基準（基本）ク
ロック信号を発生する基準クロック発生器を有し、基準
クロック信号を分周する分周器の分周比を切り換えるこ
とにより、通常モードおよびスタンバイモードでの動作
周波数を変えている。すなわち、スタンバイモードでは
ＣＰＵは時計としてのみ動作しているので比較的低い動
作周波数で動作する。一方、通常モードでは、ＣＰＵは
時計としてばかりでなく、通常の計算等をも行う必要が
あるので、スタンバイモードでの動作周波数より速い動
作周波数で動作する必要がある。ここで、通常モードか
らスタンバイモードへの切替えは何等問題なく行える。
しかしながら、スタンバイモードから通常モードへ切り
替えるには、動作周波数を高くする必要があるので、動
作周波数が安定するまでに時間が掛かる。この動作周波
数が安定するまでの時間を確保するために、時定数安定
回路が用いられる。

【０００５】図２に従来の時定数安定回路を示す。時定
数安定回路は、電源端子とアースとの間に直列接続され
た抵抗Ｒ_T とコンデンサＣ_T とから成る時定数回路１０
を含む。この時定数回路１０の時定数Ｔは抵抗Ｒ_T とコ
ンデンサＣ_T とによって規定される。この結果、後述す
るように、電源電圧Ｖ_ccが供給されたときに、時定数回
路１０を構成するコンデンサＣ_T は、時定数Ｔで規定さ
れた曲線に沿って充電する。抵抗Ｒ_T の一端は電源端子
に接続され、コンデンサＣ_T の一端は接地されている。
電源端子には電子機器の電源スイッチ（図示せず）がオ
ンのときに電源電圧Ｖ_ccが印加される。この例では、電
源電圧Ｖ_ccは５Ｖである。

【０００６】時定数安定回路は、また、電源電圧Ｖ_ccと
所定の第１の閾値電圧Ｖ_th1 とを比較し、電源電圧Ｖ_cc
が第１の閾値電圧Ｖ_th1 より低いときに放電指示信号を
出力する第１の比較回路２０を含む。詳細に説明する
と、この第１の比較回路２０は、電源端子とアースとの
間に直列接続された抵抗Ｒ₁ およびＲ₂ と、電源端子と
アースとの間に直列接続された抵抗Ｒ₃ 及びツェナダイ
オードＺＤ₁ と、抵抗Ｒ₁ と抵抗Ｒ₂ の接続点が反転入
力端子に接続され、抵抗Ｒ₃ とツェナダイオードＺＤ₁
との接続点が非反転入力端子に接続された演算増幅器Ｏ
Ｐ₁ とを有する。このような構成の第１の比較回路２０
では、第１の閾値電圧Ｖ_th1 がツェナダイオードＺＤ₁
のツェナ電圧Ｖ_ZD1 と抵抗Ｒ₁ およびＲ₂ とによって規
定される。換言すれば、第１の閾値電圧Ｖ_th1 が所定の
電圧となるように、ツェナダイオードＺＤ₁ のツェナ電
圧Ｖ_ZD1 と抵抗Ｒ₁ およびＲ₂ とが選択される。本実施
例では、第１の閾値電圧Ｖ_th1 は、例えば４Ｖに選ばれ
る。したがって、抵抗Ｒ₁ およびＲ₂ によって電源電圧
Ｖ_ccを分圧した分圧電圧Ｖ_cc・（Ｒ₂ ／（Ｒ₁ ＋
Ｒ₂））がツェナ電圧Ｖ_ZD1 よりも低いときに、演算増
幅器ＯＰ₁ は放電指示信号としてハイレベルの信号を出
力する。

【０００７】この第１の比較回路２０には放電回路３０
´が接続されている。放電指示信号に応答して、放電回
路３０´は時定数回路１０を構成するコンデンサＣ_T に
蓄えられた電荷を放電して、その充電電圧Ｖ_C を降下さ
せる。詳細に説明すると、放電回路３０´は、演算増幅
器ＯＰ₁ の出力端子にベースが接続され、電源端子にエ
ミッタが接続されたｐｎｐ型トランジスタＱ₁ と、この
ｐｎｐ型トランジスタＱ₁ のコレクタとアースとの間に
ダーリントン接続された２個のｎｐｎ型トランジスタＱ
₂ およびＱ₃ と、ｎｐｎ型トランジスタＱ₂ およびＱ₃
のベース−エミッタ間にそれぞれ接続された抵抗Ｒ₄ お
よびＲ₅ とを有する。ｎｐｎ型トランジスタＱ₂ および
Ｑ₃ のコレクタは共通に時定数回路１０を構成する抵抗
Ｒ_T とコンデンサＣ_T の接続点に接続されている。

【０００８】このような構成の放電回路３０´による
と、第１の比較回路２０から放電指示信号が供給され、
すなわち、演算増幅器ＯＰ₁ の出力がハイレベルになる
と、ｐｎｐ型トランジスタＱ₁ がオンし、それによっ
て、ダーリントン接続された２個のｎｐｎ型トランジス
タＱ₂ およびＱ₃ がオン状態となる。これによって、コ
ンデンサＣ_T に蓄えられた電荷はこのダーリントン接続
された２個のｎｐｎ型トランジスタＱ₂ およびＱ₃ を介
して放電し、その充電電圧Ｖ_C がコンデンサＣ_T とこれ
ら２個のｎｐｎ型トランジスタＱ₂ およびＱ₃ の等価抵
抗Ｒ_D とによって規定される時定数に従った曲線に沿っ
て降下する。

【０００９】時定数回路１０には第２の比較回路４０が
接続されている。第２の比較回路４０は充電電圧Ｖ_C と
所定の第２の閾値電圧Ｖ_th2 とを比較し、充電電圧Ｖ_C
が第２の閾値電圧Ｖ_th2 未満の間はリセット指示信号を
出力し、充電電圧Ｖ_C が第２の閾値電圧Ｖ_th2 を越えた
時に動作開始指示信号を出力する。詳細に説明すると、
第２の比較回路４０は、電源端子とアースとの間に直列
接続された電流源ＣＳ₁ およびツェナダイオードＺＤ₂
と、抵抗Ｒ_T とコンデンサＣ_T との接続点が反転入力端
子に接続され、電流源ＣＳ₁ とツェナダイオードＺＤ₂
との接続点が非反転入力端子に接続された演算増幅器Ｏ
Ｐ₂ とを有する。第２の閾値電圧Ｖ_th2はツェナダイオ
ードＺＤ₂ のツェナ電圧Ｖ_ZD2 に等しい。このような構
成において、電子機器の電源スイッチがオンして、５Ｖ
の電源電圧が供給される。その時点でのコンデンサＣ_T
の充電電圧Ｖ_C は、一般に第２の閾値電圧Ｖ_th2 より低
く、コンデンサＣ_T は時定数Ｔで規定される曲線に沿っ
て充電する。この充電電圧Ｖ_C がツェナダイオードＺＤ
₂ のツェナ電圧Ｖ_ZD2 未満の間は演算増幅器ＯＰ₂はハ
イレベルの信号をリセット指示信号として出力する。充
電電圧Ｖ_C がツェナダイオードＺＤ₂ のツェナ電圧Ｖ
_ZD2 を越えると、演算増幅器ＯＰ₂ は動作開始指示信号
としてロウレベルの信号を出力する。

【００１０】第２の比較回路４０には出力回路５０´が
接続されている。出力回路はリセット指示信号に応答し
てリセット信号を出力し、動作開始指示信号に応答して
動作電圧を出力する。詳細に説明すると、出力回路５０
´は演算増幅器ＯＰ₂ の出力端子にベースが接続され、
エミッタが電源端子に接続されたｐｎｐ型トランジスタ
Ｑ₄ と、ｐｎｐ型トランジスタＱ₄ のコレクタにベース
が接続され、エミッタが接地されたｎｐｎ型トランジス
タＱ₅ と、ｐｎｐ型トランジスタＱ₄ のコレクタに一端
が接続され、他端が接地された抵抗Ｒ₆ と、ｎｐｎ型ト
ランジスタＱ₅のコレクタにベースが共通に接続され、
電源端子にエミッタが接続されて電流増幅器（カレント
ミラー回路）として動作する２個のｐｎｐ型トランジス
タＱ₆ およびＱ₇ と、ｐｎｐ型トランジスタＱ₇ のコレ
クタに一端が接続され、他端が接地された抵抗Ｒ₇ と、
ｐｎｐ型トランジスタＱ₇ のコレクタにベースが接続さ
れ、コレクタが本時定数安定回路の出力端子に接続さ
れ、エミッタが接地されたｎｐｎ型トランジスタＱ₈ と
を有し、ｐｎｐ型トランジスタＱ₆ のコレクタがｎｐｎ
型トランジスタＱ₅ のコレクタに接続されている。

【００１１】このような構成の出力回路５０´による
と、第２の比較回路４０からリセット指示信号が供給さ
れ、すなわち、演算増幅器ＯＰ₂ の出力がハイレベルで
あると、ｐｎｐ型トランジスタＱ₄ がオンし、ｎｐｎ型
トランジスタＱ₅ がオンし、電流増幅器を構成する２個
のｐｎｐ型トランジスタＱ₆ およびＱ₇ がオン状態とな
り、ｎｐｎ型トランジスタＱ₈ がオンとなって、実質的
に０Ｖの信号をリセット信号として出力する。一方、第
２の比較回路４０から動作開始指示信号が供給され、す
なわち、演算増幅器ＯＰ₂ の出力がロウレベルになる
と、ｐｎｐ型トランジスタＱ₄ がオフし、ｎｐｎ型トラ
ンジスタＱ₅ がオフし、電流増幅器を構成する２個のｐ
ｎｐ型トランジスタＱ₆ およびＱ₇ がオフ状態となり、
ｎｐｎ型トランジスタＱ₈ がオフして、実質的に電源電
圧Ｖ_ccに等しい電圧が出力端子より動作電圧として出力
される。

【００１２】このような従来の時定数安定回路では、時
定数回路１０を構成するコンデンサＣ_T に蓄積された電
荷が十分に放電された状態、換言すれば、コンデンサＣ
_T の充電電圧Ｖ_C が十分に低い状態で、電子機器の電源
スイッチがオンしたときに、時定数回路１０の時定数Ｔ
に対応した遅延時間の間、時定数安定回路はリセット信
号を出力し、この遅延時間経過後に、時定数安定回路は
電源電圧Ｖ_ccに略等しい動作電圧を出力できる。

【００１３】

【考案が解決しようとする課題】しかしながら、このよ
うな従来の時定数安定回路では、以下に述べるような状
況の場合に、所定の遅延時間を確保することができな
い。すなわち、電源スイッチがオンの状態で、電源プラ
グを電源ソケットに差し込んだ状態を考えてみる。この
ような場合、電源電圧Ｖ_ccは一定ではなく、第１の比較
回路２０の第１の閾値電圧Ｖ_th1 を瞬間的に何回も横切
るように脈動する。前述したように、第１の比較回路２
０は、電源電圧Ｖ_ccが第１の閾値電圧Ｖ_th1 より低い間
だけ放電指示信号を出力する。したがって、電源電圧Ｖ
_ccが脈動すると、第１の比較回路２０は、非常に短い間
隔で放電指示信号を出力することになる。この結果、時
定数回路１０のコンデンサＣ_T に蓄積された電荷が十分
に放電されないうちに、コンデンサＣ_T が充電を開始
し、それにより、リセット信号の出力を開始した時点か
ら所定の遅延時間経過する前に、出力回路５０´が再び
電源電圧Ｖ_ccを出力するということが発生してしまう。
換言すれば、所定の遅延時間より短い期間を持つリセッ
ト信号を出力してしまう。

【００１４】このような状況では、デュアルシステムの
場合、２つのＣＰＵが安定状態になる前に動作を開始し
てしまい、２つのＣＰＵを同期させて動作させることが
できなくなる虞がある。また、スタンバイモードから通
常モードへ切り替える場合には、動作周波数が安定する
前に電源電圧が電子機器のＣＰＵに供給されて正常な動
作を行えないという欠点がある。もっとも、このような
状況は上述した例の場合においてのみ発生するわけでは
なく、電源電圧Ｖ_ccが瞬間的に第１の比較回路２０の第
１の閾値電圧Ｖ_th1 以下に降下するような異常状態が起
こった場合においても発生する。

【００１５】従って、本考案の目的は、電源電圧が不安
定な場合にも、確実に所定の遅延時間（時定数幅）を確
保できる時定数安定回路を提供することにある。

【００１６】

【課題を解決するための手段】本考案が適用される時定
数安定回路は、電源端子とアースとの間に直列接続され
た抵抗とコンデンサとから成る時定数回路と、電源端子
に供給された電源電圧と所定の第１の閾値電圧とを比較
し、電源電圧が第１の閾値電圧より低いときに放電指示
信号を出力する第１の比較回路と、放電指示信号に応答
してコンデンサに蓄積された電荷を放電する放電回路
と、コンデンサの充電電圧と所定の第２の閾値電圧とを
比較し、充電電圧が第２の閾値電圧より低いときにはリ
セット指示信号を出力し、充電電圧が第２の閾値電圧を
越えたときに動作開始指示信号を出力する第２の比較回
路と、リセット指示信号を受けている間リセット信号を
出力し、動作開始指示信号に応答して動作電圧を出力す
る出力回路とを有する。

【００１７】本考案によれば、上記時定数安定回路は、
放電指示信号を放電開始指示信号として受けて、セット
入力信号を出力するセット入力発生回路と、セット入力
信号に応答して、セット状態を保持してセット状態の間
放電手段に放電継続信号を供給して放電手段に継続して
放電させる放電状態記憶回路と、充電電圧と所定の第３
の閾値電圧とを比較し、充電電圧が第３の閾値電圧より
低くなったときに放電終了指示信号を出力する第３の比
較回路と、放電終了指示信号に応答して、放電状態記憶
回路にリセット入力信号を供給して、放電状態記憶回路
からの放電継続信号の出力を停止させるリセット入力発
生回路とを有することを特徴とする。

【００１８】上記時定数安定回路は、セット入力発生回
路とリセット入力発生回路との間に接続され、放電状態
記憶回路に同時にセット入力信号とリセット入力信号と
が供給されるのを禁止する手段を含むのが好ましい。

【００１９】

【実施例】以下、本考案の実施例について説明する。図
１を参照すると、本考案の一実施例による時定数安定回
路は、放電回路と出力回路とが後述するように変更さ
れ、さらに、セット入力発生回路６０と放電状態記憶回
路７０と第３の比較回路８０とリセット入力発生回路９
０とを有する点を除いて、図２に示したものと同様の構
成を有して同様の動作を行う。したがって、放電回路と
出力回路とにそれぞれ参照符号３０および５０を付し、
図２に示した構成要素の同様の機能を有するものには同
一の参照符号を付して、それらの説明については説明を
簡単にするために省略する。

【００２０】セット入力発生回路６０は第１の比較回路
２０に接続されている。第１の比較回路２０から放電指
示信号を放電開始指示信号として受けると、セット入力
発生回路６０はセット入力信号を出力する。セット入力
発生回路６０は、演算増幅器ＯＰ₁ の出力端子にベース
が接続され、エミッタが電源端子に接続されたｐｎｐ型
トランジスタＱ₉ と、このｐｎｐ型トランジスタＱ₉ の
コレクタにベースが接続され、エミッタが接地されたｎ
ｐｎ型トランジスタＱ₁₀とを有する。このような構成の
セット入力発生回路６０によると、第１の比較回路２０
から放電開始指示信号を受ける、すなわち、演算増幅器
ＯＰ₁ の出力端子がハイレベルになると、ｐｎｐ型トラ
ンジスタＱ₉ がオンし、それによってｎｐｎ型トランジ
スタＱ₁₀がオン状態となり、セット入力信号としてｎｐ
ｎ型トランジスタＱ₁₀のコレクタがロウレベルとなった
信号を出力する。

【００２１】セット入力発生回路６０には放電状態記憶
回路７０が接続されている。放電状態記憶回路７０は、
セット入力発生回路６０からのセット入力信号に応答し
てセット状態を保持して、このセット状態の時に後述す
る放電回路３０に放電継続信号を出力する。また、後述
するリセット入力発生回路９０からのリセット入力信号
に応答してリセット状態を保持し、このリセット状態の
ときに上記放電継続信号の出力を停止する。

【００２２】詳細に説明すると、放電状態記憶回路７０
はＲ−Ｓ形フリップフロップ回路である。放電状態記憶
回路７０は、一対の電流源ＣＳ₂ およびＣＳ₃ と、一対
の抵抗Ｒ₈ およびＲ₉ と、一対のｎｐｎ型トランジスタ
Ｑ₁₁およびＱ₁₂とを有している。電流源ＣＳ₂ の一端は
電源端子に接続され、電流源ＣＳ₂ の他端はセット入力
発生回路６０のｎｐｎ型トランジスタＱ₁₀のコレクタと
抵抗のＲ₈ の一端とｎｐｎ型トランジスタＱ₁₁のコレク
タとに接続されている。抵抗Ｒ₈ の他端はｎｐｎ型トラ
ンジスタＱ₁₂のベースに接続されている。ｎｐｎ型トラ
ンジスタＱ₁₁のエミッタは接地されている。電流源ＣＳ
₃ の一端は電源端子に接続され、電流源ＣＳ₃ の他端は
抵抗Ｒ₉ の一端とｎｐｎ型トランジスタＱ₁₂のコレクタ
とに接続されている。抵抗Ｒ₉ の他端はｎｐｎ型トラン
ジスタＱ₁₁のベースに接続されている。ｎｐｎ型トラン
ジスタＱ₁₂のエミッタは接地されている。

【００２３】次に、放電状態記憶回路７０の動作につい
て説明する。この放電状態記憶回路７０であるＲ−Ｓ形
フリップフロップ回路がリセット状態であるとする。こ
のリセット状態では、ｎｐｎ型トランジスタＱ₁₁はオフ
状態、ｎｐｎ型トランジスタＱ₁₂がオン状態となってい
る。ｎｐｎ型トランジスタＱ₁₂のコレクタはロウレベル
なので、放電状態記憶回路７０は放電継続信号を出力し
ていない。この状態で、セット入力発生回路６０からセ
ット入力信号を受けると、ｎｐｎ型トランジスタＱ₁₂の
ベース−エミッタ間電圧が略０Ｖになるので、ｎｐｎ型
トランジスタＱ₁₂がオン状態からオフ状態に遷移する。
ｎｐｎ型トランジスタＱ₁₂がオフ状態になると、ｎｐｎ
型トランジスタＱ₁₁のベース−エミッタ間電圧がハイレ
ベルとなり、それによってｎｐｎ型トランジスタＱ₁₁が
オフ状態からオン状態に遷移する。この結果、ｎｐｎ型
トランジスタＱ₁₂のコレクタはハイレベルとなって、放
電状態記憶回路７０は放電継続信号を出力する。このよ
うにして、放電状態記憶回路７０はリセット状態からセ
ット状態に遷移する。この放電状態記憶回路７０のセッ
ト状態は、後述するリセット信号発生回路９０からリセ
ット信号が供給されるまで保持される。放電状態記憶回
路７０がセット状態がリセット状態に遷移するときの動
作については後述する。

【００２４】この放電状態記憶回路７０は放電回路３０
に接続されている。この放電回路３０は、ｎｐｎ型トラ
ンジスタＱ₁₂のコレクタにベースが接続され、エミッタ
が接地されたｎｐｎ型トランジスタＱ₁₃と、ｎｐｎ型ト
ランジスタＱ₁₃のコククタにベースが共通に接続され、
電源端子にエミッタが接続されて電流増幅器（カレント
ミラー回路）として動作する２個のｐｎｐ型トランジス
タＱ₁₄およびＱ₁₅と、ｐｎｐ型トランジスタＱ₁₅のコレ
クタに一端が接続され、他端が接地された抵抗Ｒ₁₀と、
ｐｎｐ型トランジスタＱ₁₅のコレクタにベースが接続さ
れ、エミッタが接地されたｎｐｎ型トランジスタＱ₁₆と
を有し、ｐｎｐ型トランジスタＱ₁₄のコレクタはｎｐｎ
型トランジスタＱ₁₃のコレクタに接続されている。

【００２５】このような構成の放電回路３０において、
放電状態記憶回路７０からハイレベルの放電継続信号を
受けると、ｎｐｎ型トランジスタＱ₁₃はオンし、電流増
幅器を構成する２個のｐｎｐ型トランジスタＱ₁₄および
Ｑ₁₅はオン状態となり、これによってｎｐｎ型トランジ
スタＱ₁₆がオンする。これにより、時定数回路１０を構
成するコンデンサＣ_T に蓄積された電荷はｎｐｎ型トラ
ンジスタＱ₁₆を介して放電する。

【００２６】時定数回路１０には第３の比較回路８０が
接続されている。この第３の比較回路８０は、コンデン
サＣ_T の充電電圧Ｖ_C と所定の第３の閾値電圧Ｖ_th3 と
を比較し、充電電圧Ｖ_C が第３の閾値電圧Ｖ_th3 より低
くなったときに放電終了指示信号を出力する。詳細に述
べると、第３の比較回路８０は時定数回路１０を構成す
る抵抗Ｒ_T とコンデンサＣ_T との接続点に反転入力端子
が接続された演算増幅器ＯＰ₃ と、第１の比較回路２０
を構成するツェナダイオードＺＤ₁ に並列に接続され、
かつ互いに直列接続された抵抗Ｒ₁₁およびＲ₁₂とを有
し、抵抗Ｒ₁₁と抵抗Ｒ₁₂との接続点は演算増幅器ＯＰ₃
の非反転入力端子に接続されている。したがって、第３
の閾値電圧Ｖ_th3 は、ツェナダイオードＺＤ₁ のツェナ
電圧Ｖ_ZD1を抵抗Ｒ₁₁及びＲ₁₂によって分圧した電圧、
すなわち、Ｖ_ZD1 ・（Ｒ₁₂／（Ｒ₁₁＋Ｒ₁₂））に等し
い。本実施例では、第３の閾値電圧Ｖ_th3 は０．３Ｖに
選ばれる。このような構成によると、演算増幅器ＯＰ₃
は充電電圧Ｖ_C が第３の閾値電圧Ｖ_th3 、すなわち、Ｖ
_ZD1 ・（Ｒ₁₂／（Ｒ₁₁＋Ｒ₁₂））より低くなったとき
に、その出力端子からハイレベルの信号を放電終了指示
信号として出力する。

【００２７】第３の比較回路８０にはリセット入力発生
回路９０が接続されている。放電終了指示信号に応答し
て、リセット入力発生回路９０はリセット入力信号を発
生する。詳細に述べると、リセット入力発生回路９０
は、演算増幅器ＯＰ₃ の出力端子にベースが接続され、
エミッタが電源端子に接続されたｐｎｐ型トランジスタ
Ｑ₁₇と、ｐｎｐ型トランジスタＱ₁₇のコレクタに一端が
接続され、他端が接地された抵抗Ｒ₁₁と、ｐｎｐ型トラ
ンジスタＱ₁₇のコレクタにベースが接続され、エミッタ
が接地され、コレクタが放電状態記憶回路７０を構成す
るｎｐｎ型トランジスタＱ₁₂のコレクタに接続されたｎ
ｐｎ型トランジスタＱ₁₈とを有する。このような構成の
リセット入力発生回路９０によると、第３の比較回路８
０から放電終了指示信号が供給され、すなわち、演算増
幅器ＯＰ₃ の出力端子がハイレベルになると、ｐｎｐ型
トランジスタＱ₁₇がオンし、それによってｎｐｎ型トラ
ンジスタＱ₁₈がオン状態となって、ｎｐｎ型トランジス
タＱ₁₈のコレクタからロウレベルのリセット入力信号を
出力する。

【００２８】このリセット入力信号に応答して、放電状
態記憶回路７０はセット状態からリセット状態に遷移す
る。詳細に説明すると、ｎｐｎ型トランジスタＱ₁₈のコ
レクタがロウレベルになると、ｎｐｎ型トランジスタＱ
₁₁のベース−エミッタ間電圧が略０Ｖになるので、ｎｐ
ｎ型トランジスタＱ₁₁がオン状態からオフ状態に遷移す
る。ｎｐｎ型トランジスタＱ₁₁がオフ状態になると、ｎ
ｐｎ型トランジスタＱ₁₂のベース−エミッタ間電圧がハ
イレベルとなり、それによってｎｐｎ型トランジスタＱ
₁₂がオフ状態からオン状態に遷移する。この結果、ｎｐ
ｎ型トランジスタＱ₁₂のコレクタはロウレベルとなっ
て、放電状態記憶回路７０は放電継続信号の出力を停止
する。このようにして、放電状態記憶回路７０はセット
状態からリセット状態に遷移する。このリセット状態
は、前述したセット入力発生回路６０からセット入力信
号が供給されるまで保持される。

【００２９】尚、本実施例では、セット入力発生回路６
０とリセット入力発生回路９０との間にｎｐｎ型トラン
ジスタＱ₁₉が接続されている。このｎｐｎ型トランジス
タＱ₁₉は放電状態記憶回路７０に同時にセット信号とリ
セット信号とが供給されるのを禁止するためのものであ
る。詳細に述べると、ｎｐｎ型トランジスタＱ₁₉のベー
スはセット入力発生回路６０を構成するｎｐｎ型トラン
ジスタＱ₁₀のベースに接続され、ｎｐｎ型トランジスタ
Ｑ₁₉のコレクタはリセット入力発生回路９０を構成する
ｎｐｎ型トランジスタＱ₁₈のベースに接続され、ｎｐｎ
型トランジスタＱ₁₉のエミッタは接地されている。この
ような構成において、セット入力発生回路６０がセット
入力信号を出力しているとき、すなわち、セット入力発
生回路６０を構成するｐｎｐ型トランジスタＱ₉ がオン
状態になると、ｎｐｎ型トランジスタＱ₁₉がオン状態と
なる。ｎｐｎ型トランジスタＱ₁₉がオン状態では、リセ
ット入力発生回路９０を構成するｎｐｎ型トランジスタ
Ｑ₁₈のベース−エミッタ間電圧が略０Ｖになり、ｎｐｎ
型トランジスタＱ₁₈がオン状態になることができない。
換言すれば、たとえ第３の比較回路８０から放電終了指
示信号が供給されたとしても、リセット入力発生回路９
０を構成するｎｐｎ型トランジスタＱ₁₈はオフ状態を保
持するので、リセット入力発生回路９０はリセット入力
信号を発生できない。このようにして、セット入力発生
回路６０がセット入力信号を発生している間は、リセッ
ト入力発生回路９０はリセット入力信号を発生すること
はない。これにより、放電状態記憶回路７０が不定状態
になるのを防止することができる。

【００３０】第２の比較回路４０に接続された出力回路
５０は、ｐｎｐ型トランジスタＱ₄と抵抗Ｒ₆ とが省か
れ、ｎｐｎ型トランジスタＱ₅ のベースが、直接、第２
の比較回路４０を構成する演算増幅器ＯＰ₂ の出力端子
に接続されている点を除いて、図２に示した出力回路５
０´と同様の構成を有する。換言すれば、出力回路５０
は放電回路３０と同様な構成を有する。この出力回路５
０の動作は、出力回路５０´と同様なので、その説明を
省略する。

【００３１】このような構成によると、電源端子に供給
される電源電圧Ｖ_ccが変動して瞬間的に第１の比較回路
２０の第１の閾値電圧Ｖ_th1 よりも低く降下しても、本
実施例の時定数安定回路は、確実に所定の遅延時間より
長い期間をもつリセット信号を出力できる。すなわち、
電源電圧Ｖ_ccが、一旦、第１の閾値電圧Ｖ_th1 よりも低
くなると、第１の比較回路２０は放電開始指示信号（放
電指示信号）を出力する。この放電開始指示信号に応答
して、セット入力発生回路６０はセット入力信号を発生
する。このセット入力信号に応答して、放電状態記憶回
路７０はリセット状態からセット状態に遷移し、セット
状態を保持する。したがって、たとえ第１の比較回路２
０が放電開始指示信号を出力しなくなっても、放電状態
記憶回路７０はセット状態を保持して放電継続信号を出
力し続ける。

【００３２】ここで、従来の時定数安定回路では、第１
の比較回路２０が放電指示信号を出力しなくなると、放
電回路３０´による時定数回路１０を構成するコンデン
サＣ_T の放電を停止してしまう。この放電が停止した時
点は、まだコンデンサＣ_T が比較的高い充電電圧Ｖ_C を
保持している。この結果、この高い充電電圧Ｖ_C からコ
ンデンサＣ_T が充電を開始するので、充電電圧Ｖ_C が短
い時間で第２の比較回路４０の第２の閾値電圧Ｖ_th2 を
越えてしまう。したがって、従来の時定数安定回路で
は、所定の遅延時間より短い期間を持つリセット信号し
か出力できない。

【００３３】さて、本実施例に戻って、放電状態記憶回
路７０が放電継続信号を出力している間、放電回路３０
によって時定数回路１０を構成するコンデンサＣ_T が放
電を行う。このコンデンサＣ_T の充電電圧Ｖ_C が十分に
低下して、第３の閾値電圧Ｖ_th3 （０．３Ｖ）より低く
なると、第３の比較回路８０は放電終了指示信号を出力
する。この放電終了指示信号に応答して、リセット入力
発生回路９０はリセット入力信号を発生する。このリセ
ット入力信号に応答して、放電状態記憶回路７０はセッ
ト状態からリセット状態に遷移し、リセット状態を保持
する。したがって、この時点以降、放電状態記憶回路７
０は放電継続信号を出力しなくなる。この結果、放電回
路３０は時定数回路１０を構成するコンデンサＣ_T の放
電を停止する。前述したように、この放電を停止した時
点では、コンデンサＣ_T の充電電圧Ｖ_C は十分に低いレ
ベルになっている。したがって、この低いレベルの充電
電圧Ｖ_C から時定数回路１０のコンデンサＣ_T の充電を
行うので、所定の遅延時間経過後に充電電圧Ｖ_C が第２
の比較回路４０の第２の閾値電圧Ｖ_th2 を越えることに
なる。したがって、本実施例の時定数安定回路は、所定
の遅延時間より長い期間を持つリセット信号を出力する
ことができる。

【００３４】

【考案の効果】以上説明してきたように、本考案は、電
源電圧が変動して瞬間的に放電を開始すべき閾値電圧よ
り低くなっても、その状態を保持して時定数回路を構成
するコンデンサを放電させ、このコンデンサの充電電圧
が十分に低くなった時点で、このコンデンサの放電を停
止するように構成しているので、確実に一定の時定数幅
を確保したリセット信号を出力できるという効果があ
る。

【図面の簡単な説明】

【図１】本考案の一実施例による時定数安定回路の構成
を示す回路図である。

【図２】従来の時定数安定回路の構成を示す回路図であ
る。

【符号の説明】

１０ 時定数回路 ２０ 第１の比較回路 ３０ 放電回路 ４０ 第２の比較回路 ５０ 出力回路 ６０ セット入力発生回路 ７０ 放電状態記憶回路 ８０ 第３の比較回路 ９０ リセット入力発生回路

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 電源端子とアースとの間に直列接続され
   た抵抗とコンデンサとから成る時定数回路と、前記電源
   端子に供給された電源電圧と所定の第１の閾値電圧とを
   比較し、前記電源電圧が前記第１の閾値電圧より低いと
   きに放電指示信号を出力する第１の比較回路と、前記放
   電指示信号に応答して前記コンデンサに蓄積された電荷
   を放電する放電回路と、前記コンデンサの充電電圧と所
   定の第２の閾値電圧とを比較し、前記充電電圧が前記第
   ２の閾値電圧より低いときにはリセット指示信号を出力
   し、前記充電電圧が前記第２の閾値電圧を越えたときに
   動作開始指示信号を出力する第２の比較回路と、前記リ
   セット指示信号を受けている間リセット信号を出力し、
   前記動作開始指示信号に応答して動作電圧を出力する出
   力回路とを有する時定数安定回路に於いて、 前記放電指示信号を放電開始指示信号として受けて、セ
   ット入力信号を出力するセット入力発生回路と、 前記セット入力信号に応答して、セット状態を保持して
   該セット状態の間前記放電手段に放電継続信号を供給し
   て前記放電手段に継続して放電させる放電状態記憶回路
   と、 前記充電電圧と所定の第３の閾値電圧とを比較し、前記
   充電電圧が前記第３の閾値電圧より低くなったときに放
   電終了指示信号を出力する第３の比較回路と、 前記放電終了指示信号に応答して、前記放電状態記憶回
   路にリセット入力信号を供給して、前記放電状態記憶回
   路からの前記放電継続信号の出力を停止させるリセット
   入力発生回路とを有することを特徴とする時定数安定回
   路。
2. 【請求項２】 前記セット入力発生回路と前記リセット
   入力発生回路との間に接続され、前記放電状態記憶回路
   に同時に前記セット入力信号と前記リセット入力信号と
   が供給されるのを禁止する手段を含む請求項１記載の時
   定数安定回路。