JP2581788Y2 - Test apparatus for semiconductor memory having redundant circuit - Google Patents
Test apparatus for semiconductor memory having redundant circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】この考案は、冗長回路を有する半
導体メモリの試験装置に関し、特にフェイル・メモリに
記憶されるフェイル情報を転送記憶するバッファ・メモ
リを具備する半導体メモリ試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory test apparatus having a redundant circuit, and more particularly to a semiconductor memory test apparatus having a buffer memory for transferring and storing fail information stored in a fail memory.
【0002】[0002]
【従来の技術】冗長回路を有する半導体メモリの試験装
置の従来例を図1(a)を参照して説明する。1は信号
発生部であり、タイミング・ジェネレータ、パターン・
ジェネレータ、フォーマット・コントローラ、電圧入出
力回路その他の回路より成り、試験されるべき半導体メ
モリ2に供給されるドライバ信号、論理比較部3におい
て使用される期待値パターン、タイミング信号、その他
の信号を発生するものである。試験されるべき半導体メ
モリ2は冗長回路を有する半導体メモリであり、その内
部セルには信号発生部1が出力するドライバ信号を印加
してライト動作が実施され、次いでリード動作を実施す
ることにより得られるデータを論理比較部3に供給す
る。論理比較部3は、試験されるべき半導体メモリ2か
ら供給されるデータと信号発生部1から供給される期待
値パターン・データとを、信号発生部1から供給される
タイミング信号により指定されるタイミングにおいて論
理比較し、その結果即ち半導体メモリ2についての良否
判定結果をフェイル情報としてフェイル・メモリ4に送
り込むものである。このフェイル・メモリ4に送り込ま
れるフェイル情報の内容は、フェイル・セルのアドレス
情報、半導体メモリ情報、データ・ビット情報その他の
情報である。5はリペア解析部であり、フェイル・メモ
リ4に記憶されたフェイル情報に基づいて冗長回路を有
する半導体メモリ2の救済解を求め、これに救済処理を
施すものである。なお、試験の流れは図1(b)に示さ
れる通りである。2. Description of the Related Art A conventional example of a test apparatus for a semiconductor memory having a redundant circuit will be described with reference to FIG. Reference numeral 1 denotes a signal generator, which includes a timing generator, a pattern generator,
It comprises a generator, a format controller, a voltage input / output circuit, and other circuits, and generates a driver signal supplied to the semiconductor memory 2 to be tested, an expected value pattern used in the logical comparison unit 3, a timing signal, and other signals. Is what you do. The semiconductor memory 2 to be tested is a semiconductor memory having a redundant circuit. A write operation is performed by applying a driver signal output from the signal generator 1 to an internal cell of the semiconductor memory 2, and then a read operation is performed. The supplied data is supplied to the logical comparison unit 3. The logic comparison unit 3 compares the data supplied from the semiconductor memory 2 to be tested and the expected value pattern data supplied from the signal generation unit 1 with the timing specified by the timing signal supplied from the signal generation unit 1. , And sends the result, that is, the pass / fail judgment result of the semiconductor memory 2 to the fail memory 4 as fail information. The contents of the fail information sent to the fail memory 4 are fail cell address information, semiconductor memory information, data bit information and other information. Reference numeral 5 denotes a repair analysis unit which obtains a remedy solution for the semiconductor memory 2 having a redundant circuit based on the fail information stored in the fail memory 4, and performs a rescue process. The test flow is as shown in FIG.
【0003】この従来例の半導体メモリ試験ユニットは
信号発生部1、論理比較部3およびフェイル・メモリ4
より成り、救済処理ユニットはフェイル・メモリ4およ
びリペア解析部5より成る。The conventional semiconductor memory test unit comprises a signal generator 1, a logic comparator 3, and a fail memory 4.
The repair processing unit comprises a fail memory 4 and a repair analyzer 5.
【0004】[0004]
【考案が解決しようとする課題】上述した通りの冗長回
路を有する半導体メモリの試験装置は、試験されるべき
半導体メモリ2から供給されるデータと信号発生部1か
ら供給される期待値パターン・データとを論理比較部3
において論理比較し、その結果即ち半導体メモリ2につ
いての良否判定結果をフェイル情報としてフェイル・メ
モリ4に送り込んだところで、これに直接にリペア解析
部5がアクセスすることにより救済解を求める構成とさ
れている。そのために、救済処理が終了するまで試験が
完了したものとは言えず、フェイル・メモリ4のフェイ
ル情報内容をリセットすることはできない。即ち、リペ
ア解析部5による救済処理が終了したところでフェイル
情報内容をリセットし、ここにおいて初めて次の試験に
とりかかることができる、というものである。試験の開
始からこれが完了する迄の全試験時間は、半導体メモリ
試験ユニットが動作する純粋の試験時間と救済処理ユニ
ットが動作する救済処理時間をとを相加した時間であ
る。半導体メモリ試験ユニットのみのスループットをみ
ると、このスループットは救済処理ユニットが動作する
救済処理時間により低下せしめられる。As described above, a semiconductor memory test apparatus having a redundant circuit includes data supplied from a semiconductor memory 2 to be tested and expected value / pattern data supplied from a signal generator 1. And logical comparison unit 3
When the result, that is, the result of the pass / fail judgment of the semiconductor memory 2 is sent to the fail memory 4 as fail information, the repair analysis unit 5 directly accesses the result to obtain a remedy solution. I have. Therefore, it cannot be said that the test has been completed until the rescue process is completed, and the fail information content of the fail memory 4 cannot be reset. That is, the failure information is reset when the repair processing by the repair analysis unit 5 is completed, and the next test can be started for the first time here. The total test time from the start of the test to the completion of the test is the sum of the pure test time for operating the semiconductor memory test unit and the rescue processing time for operating the rescue processing unit. Looking at the throughput of only the semiconductor memory test unit, this throughput is reduced by the rescue processing time during which the rescue processing unit operates.
【0005】この考案は、冗長回路を有する半導体メモ
リの試験装置の半導体メモリ試験ユニットのスループッ
トを向上せしめようとするものである。This invention is intended to improve the throughput of a semiconductor memory test unit of a semiconductor memory test device having a redundant circuit.
【0006】[0006]
【課題を解決するための手段】ドライバ信号、期待値パ
ターンその他の信号を発生する信号発生部、試験される
べき半導体メモリの出力データと期待値パターンとを比
較する論理比較部および論理比較部が出力するフェイル
情報を記憶するフェイル・メモリより成る半導体メモリ
試験ユニットを具備し、試験サイクル毎にフェイル・メ
モリに記憶されたフェイル情報がそのまま転送記憶され
るバッファ・メモリおよびそのバッファ・メモリにアク
セスして半導体メモリをリペアするリペア解析部より成
る救済処理ユニットと、バッファ・メモリにフェイル情
報を転送記憶したならば、直ちに試験ユニットは次の試
験を行なうと共に、救済処理ユニットはバッファ・メモ
リに記憶されたフェイル情報のリペア解析をする手段を
有する。[MEANS FOR SOLVING THE PROBLEMS] A driver signal and an expected value
Signal generator for generating turn and other signals, tested
Ratio between the output data of the semiconductor memory to be expected and the expected value pattern
Logical comparison unit to compare and fail output by the logical comparison unit
Semiconductor memory comprising fail memory for storing information
Equipped with a test unit and a fail
The fail information stored in the memory is transferred and stored as it is.
Buffer memory and access to that buffer memory.
And repair semiconductor memory
Fail processing unit and the buffer memory
As soon as the information has been transferred and stored, the test unit
Test, and the rescue processing unit
Means for repair analysis of fail information stored in the
Yes to.
【0007】[0007]
【実施例】この考案の実施例を図2を参照して説明す
る。図2(a)において、1は信号発生部であり、タイ
ミング・ジェネレータ、パターン・ジェネレータ、フォ
ーマット・コントローラ、電圧入出力回路その他の回路
より成り、試験されるべき半導体メモリ2に供給される
ドライバ信号、論理比較部3において使用される期待値
パターン、タイミング信号、その他の信号を発生するも
のである。試験されるべき半導体メモリ2は冗長回路を
有する半導体メモリであり、その内部セルには信号発生
部1が出力するドライバ信号を印加してライト動作が実
施され、次いでリード動作を実施することにより得られ
るデータを論理比較部3に供給する。論理比較部3は、
試験されるべき半導体メモリ2から供給されるデータと
信号発生部1から供給される期待値パターン・データと
を、信号発生部1から供給されるタイミング信号により
指定されるタイミングにおいて論理比較し、その結果即
ち半導体メモリ2についての良否判定結果をフェイル情
報としてフェイル・メモリ4に送り込むものである。こ
のフェイル・メモリ4に送り込まれるフェイル情報の内
容は、フェイル・セルのアドレス情報、半導体メモリ情
報、データ・ビット情報その他の情報である。6はこの
考案により付加されたバッファ・メモリである。このバ
ッファ・メモリ6は従来例におけるフェイル・メモリ4
とリペア解析部5との間に介在接続され、フェイル・メ
モリ4の記憶内容がそのまま転送記憶されるメモリであ
る。5はリペア解析部であるが、従来例とは異なってフ
ェイル・メモリ4の記憶内容に直接アクセスすることは
せずに、フェイル・メモリ4からバッファ・メモリ6に
そのまま転送記憶されたフェイル情報にアクセスし、こ
のフェイル情報に基づいて冗長回路を有する半導体メモ
リ2の救済解を求め、これに救済処理を施すものであ
る。An embodiment of the present invention will be described with reference to FIG. In FIG. 2A, reference numeral 1 denotes a signal generator, which comprises a timing generator, a pattern generator, a format controller, a voltage input / output circuit, and other circuits, and is supplied with a driver signal supplied to the semiconductor memory 2 to be tested. , An expected value pattern, a timing signal, and other signals used in the logical comparison unit 3. The semiconductor memory 2 to be tested is a semiconductor memory having a redundant circuit. A write operation is performed by applying a driver signal output from the signal generator 1 to an internal cell of the semiconductor memory 2, and then a read operation is performed. The supplied data is supplied to the logical comparison unit 3. The logical comparison unit 3
The data supplied from the semiconductor memory 2 to be tested and the expected value pattern data supplied from the signal generator 1 are logically compared at the timing designated by the timing signal supplied from the signal generator 1, and The result, that is, the result of the pass / fail judgment on the semiconductor memory 2 is sent to the fail memory 4 as fail information. The contents of the fail information sent to the fail memory 4 are fail cell address information, semiconductor memory information, data bit information and other information. Reference numeral 6 denotes a buffer memory added according to the present invention. This buffer memory 6 is a fail memory 4 of the prior art.
And the repair analysis unit 5 interposed therebetween, and the memory contents of the fail memory 4 are transferred and stored as they are. Reference numeral 5 denotes a repair analysis unit which, unlike the conventional example, does not directly access the storage contents of the fail memory 4 but accesses the fail information transferred from the fail memory 4 to the buffer memory 6 as it is. Then, a repair solution for the semiconductor memory 2 having the redundant circuit is obtained based on the fail information, and a repair process is performed on the solution.
【0008】この考案の半導体メモリ試験ユニットは、
従来例と同様に、信号発生部1、論理比較部3およびフ
ェイル・メモリ4より成る。救済処理ユニットは、従来
例とは異なり、バッファ・メモリ6およびリペア解析部
5より成る。半導体メモリ試験装置の半導体メモリ試験
ユニットは、冗長回路を有する半導体メモリ2を試験し
てその試験データに基づいてこれを救済するに際して、
半導体メモリ2についての良否判定結果であるフェイル
情報がフェイル・メモリ4に送り込まれると、このフェ
イル情報を直ちにバッファ・メモリ6にそのまま転送記
憶せしめる。なお、試験の流れは図2(b)に示される
通りである。フェイル情報がフェイル・メモリ4からバ
ッファ・メモリ6に転送記憶せしめられたところでフェ
イル・メモリ4をリセットし、直ちに次の試験を開始す
ることができる。救済処理ユニットは、半導体メモリ試
験ユニットとは独立に並列的に、リペア解析部5がバッ
ファ・メモリ6にアクセスして半導体メモリ2の救済処
理を実施する。[0008] The semiconductor memory test unit of the present invention comprises:
As in the case of the conventional example, it comprises a signal generator 1, a logic comparator 3, and a fail memory 4. The rescue processing unit comprises a buffer memory 6 and a repair analysis unit 5 unlike the conventional example. When a semiconductor memory test unit of a semiconductor memory test apparatus tests a semiconductor memory 2 having a redundant circuit and rescues it based on the test data,
When the fail information as the result of the pass / fail judgment on the semiconductor memory 2 is sent to the fail memory 4, the fail information is immediately transferred and stored in the buffer memory 6 as it is. The test flow is as shown in FIG. When the fail information is transferred from the fail memory 4 to the buffer memory 6, the fail memory 4 is reset and the next test can be started immediately. In the rescue processing unit, the repair analysis unit 5 accesses the buffer memory 6 and performs rescue processing of the semiconductor memory 2 in parallel with the semiconductor memory test unit in parallel.
【0009】[0009]
【考案の効果】冗長回路を有する半導体メモリ2につい
ての上述の通りの試験においては、一般に、半導体メモ
リ試験ユニットによる良否判定試験時間と救済処理ユニ
ットによる救済処理時間はほぼ等しく、フェイル・メモ
リ4からバッファ・メモリ6へのフェイル情報の転送時
間はこれらの1/10程度である。In the above-described test on the semiconductor memory 2 having the redundancy circuit, the pass / fail test time by the semiconductor memory test unit and the rescue processing time by the rescue processing unit are generally almost equal. The transfer time of the fail information to the buffer memory 6 is about 1/10 of these times.
【0010】試験の開始からこれが完了する迄の全試験
時間についてみると、これはフェイル情報の転送時間が
付加される分だけ増加し、従って半導体メモリ試験装置
のスループットは低下する。しかし、半導体メモリ試験
ユニットが動作する純粋の試験時間についてみると、フ
ェイル情報の転送時間は救済処理時間と比較して上述の
通り小さいので、これは(救済処理時間−フェイル情報
の転送時間)減少する分だけ減少し、従って半導体メモ
リ試験ユニットのスループットは向上するに到る。As for the total test time from the start of the test to the completion of the test, the total test time increases by the addition of the transfer time of the fail information, and thus the throughput of the semiconductor memory test device decreases. However, regarding the pure test time for operating the semiconductor memory test unit, the transfer time of the fail information is smaller than the rescue processing time as described above, and this is reduced by ((repair processing time−fail information transfer time)). The throughput of the semiconductor memory test unit improves accordingly.
【0011】以上の通りであって、半導体メモリ試験装
置のスループットは低下するようにみえても、半導体メ
モリ試験ユニット自体のスループットを向上せしめるこ
とによる半導体メモリ試験装置の利用効率の向上、半導
体メモリ試験の作業性の向上その他の効果を勘案する
と、結局、冗長回路を有する半導体メモリの試験および
救済処理は容易になる。As described above, even though the throughput of the semiconductor memory test apparatus seems to decrease, the utilization efficiency of the semiconductor memory test apparatus can be improved by improving the throughput of the semiconductor memory test unit itself. Considering the improvement of the workability and other effects, the test and the rescue processing of the semiconductor memory having the redundant circuit are facilitated after all.
【図1】半導体メモリ試験装置の従来例を説明する図で
あり、図1(a)はそのブロック図、図2(b)はその
試験の流れを示す図である。FIGS. 1A and 1B are diagrams illustrating a conventional example of a semiconductor memory test device, FIG. 1A is a block diagram thereof, and FIG. 2B is a diagram showing a flow of the test.
【図2】この考案の実施例を説明する図であり、図2
(a)はこの考案の半導体メモリ試験装置のブロック
図、図2(b)はこの考案の半導体メモリ試験装置の試
験の流れを示す図である。FIG. 2 is a diagram for explaining an embodiment of the present invention.
FIG. 2A is a block diagram of the semiconductor memory test device of the present invention, and FIG. 2B is a diagram showing a test flow of the semiconductor memory test device of the present invention.
1 信号発生部 2 試験されるべき半導体メモリ 3 論理比較部 4 フェイル・メモリ 5 リペア解析部 6 バッファ・メモリ DESCRIPTION OF SYMBOLS 1 Signal generation part 2 Semiconductor memory to be tested 3 Logical comparison part 4 Fail memory 5 Repair analysis part 6 Buffer memory
フロントページの続き (56)参考文献 特開 平4−53100(JP,A) 特開 昭59−146499(JP,A) 特開 昭59−152598(JP,A) 特開 平3−176680(JP,A) 特開 平3−252999(JP,A) 特公 昭60−11399(JP,B2) (58)調査した分野(Int.Cl.6,DB名) G11C 29/00Continuation of front page (56) References JP-A-4-53100 (JP, A) JP-A-59-146499 (JP, A) JP-A-59-152598 (JP, A) JP-A-3-176680 (JP) , A) JP-A-3-252999 (JP, A) JP-B-60-11399 (JP, B2) (58) Fields investigated (Int. Cl. 6 , DB name) G11C 29/00
Claims (1)
信号を発生する信号発生部、試験されるべき半導体メモ
リの出力データと期待値パターンとを比較する論理比較
部および論理比較部が出力するフェイル情報を記憶する
フェイル・メモリより成る半導体メモリ試験ユニットを
具備し、 試験サイクル毎に上記フェイル・メモリに記憶されたフ
ェイル情報がそのまま転送記憶され るバッファ・メモリ
およびそのバッファ・メモリにアクセスして半導体メモ
リをリペアするリペア解析部より成る救済処理ユニット
と、 上記バッファ・メモリに上記フェイル情報を転送記憶し
たならば、直ちに上記試験ユニットは次の試験を行なう
と共に、上記救済処理ユニットは上記バッファ・メモリ
に記憶された上記フェイル情報のリペア解析をする手段
を有 することを特徴とする冗長回路を有する半導体メモ
リの試験装置。1. A signal generator for generating a driver signal, an expected value pattern and other signals, a logical comparator for comparing output data of a semiconductor memory to be tested with an expected value pattern, and fail information output by the logical comparator. And a semiconductor memory test unit comprising a fail memory for storing the data stored in the fail memory every test cycle.
Eiru information transferred intact stored Ru buffer memory and the relief processing unit consisting of the repair analysis unit for repairing a semiconductor memory by accessing the buffer memory
When, the fail information stored transferred to the buffer memory
Immediately, the test unit performs the next test
In addition, the rescue processing unit includes the buffer memory
For repair analysis of the fail information stored in the memory
Test apparatus for a semiconductor memory having a redundancy circuit, characterized by have a.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992029146U JP2581788Y2 (en) | 1992-05-01 | 1992-05-01 | Test apparatus for semiconductor memory having redundant circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992029146U JP2581788Y2 (en) | 1992-05-01 | 1992-05-01 | Test apparatus for semiconductor memory having redundant circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0590700U JPH0590700U (en) | 1993-12-10 |
JP2581788Y2 true JP2581788Y2 (en) | 1998-09-24 |
Family
ID=12268128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1992029146U Expired - Lifetime JP2581788Y2 (en) | 1992-05-01 | 1992-05-01 | Test apparatus for semiconductor memory having redundant circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2581788Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6631340B2 (en) * | 2001-10-15 | 2003-10-07 | Advantest Corp. | Application specific event based semiconductor memory test system |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0453100A (en) * | 1990-06-20 | 1992-02-20 | Hitachi Ltd | Memory testing device |
-
1992
- 1992-05-01 JP JP1992029146U patent/JP2581788Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0590700U (en) | 1993-12-10 |
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