JP2578743Y2 - 複合半導体装置 - Google Patents
複合半導体装置Info
- Publication number
- JP2578743Y2 JP2578743Y2 JP1992038593U JP3859392U JP2578743Y2 JP 2578743 Y2 JP2578743 Y2 JP 2578743Y2 JP 1992038593 U JP1992038593 U JP 1992038593U JP 3859392 U JP3859392 U JP 3859392U JP 2578743 Y2 JP2578743 Y2 JP 2578743Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- input
- external leads
- composite semiconductor
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Rectifiers (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、複合半導体装置の構造
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来、交流入力を全波整流するブリッジ
整流回路部と、それに接続する付加機能回路部、例え
ば、突入電流制御回路を有する電源機器等を構成する場
合、ブリッジ整流回路部と、付加機能回路部をそれぞ
れ、別のケ−スに収容し、構成していた。
整流回路部と、それに接続する付加機能回路部、例え
ば、突入電流制御回路を有する電源機器等を構成する場
合、ブリッジ整流回路部と、付加機能回路部をそれぞ
れ、別のケ−スに収容し、構成していた。
【０００３】別ケ−スに収容し、電源機器等を構成する
と、実装時の作業時間の増加、半田付け個所の増加によ
り、信頼性低下の原因となりやすい。又、実装スペ−ス
が広くなり、機器の小型化に不適当である。さらに、絶
縁距離の確保のため、複雑な配線を要することになる。
と、実装時の作業時間の増加、半田付け個所の増加によ
り、信頼性低下の原因となりやすい。又、実装スペ−ス
が広くなり、機器の小型化に不適当である。さらに、絶
縁距離の確保のため、複雑な配線を要することになる。
【０００４】（２）しかし、ブリッジ整流回路部と付加
機能回路部を単に、同一ケ−ス内に収容して構成しても
沿面、空間絶縁距離の確保が厄介であり、又、内部配線
が複雑となる。
機能回路部を単に、同一ケ−ス内に収容して構成しても
沿面、空間絶縁距離の確保が厄介であり、又、内部配線
が複雑となる。
【０００５】
【考案が解決しようとする課題】解決しようとする問題
点は、ブリッジ整流回路部と、それに接続する付加機能
回路部を別々のケ−スに収容するか、単に、同一ケ−ス
に収容する場合に生じる信頼性の低下、大型化、絶縁設
計の困難性、配線の煩雑性等である。
点は、ブリッジ整流回路部と、それに接続する付加機能
回路部を別々のケ−スに収容するか、単に、同一ケ−ス
に収容する場合に生じる信頼性の低下、大型化、絶縁設
計の困難性、配線の煩雑性等である。
【０００６】
【課題を解決するための手段】本考案は、半導体チップ
によって構成するブリッジ整流回路部、及びそれに接続
する付加機能回路部を同一の絶縁物封止ケ−スに収容
し、前記各回路部よりの複数の外部リ−ドを、前記ケ−
スの一側面から同一方向に導出した複合半導体装置にお
いて、両端に位置する外部リ−ドを交流入力とし、その
他の外部リ−ドを交流入力の外部リ−ド間に配列し、か
つ、交流入力の外部リ−ドと隣接する外部リ−ド間の絶
縁距離を２ｍｍ以上としたことを特徴とする。又、付加
機能回路部を、サイリスタチップを含む突入電流制御回
路としたことを特徴とする。
によって構成するブリッジ整流回路部、及びそれに接続
する付加機能回路部を同一の絶縁物封止ケ−スに収容
し、前記各回路部よりの複数の外部リ−ドを、前記ケ−
スの一側面から同一方向に導出した複合半導体装置にお
いて、両端に位置する外部リ−ドを交流入力とし、その
他の外部リ−ドを交流入力の外部リ−ド間に配列し、か
つ、交流入力の外部リ−ドと隣接する外部リ−ド間の絶
縁距離を２ｍｍ以上としたことを特徴とする。又、付加
機能回路部を、サイリスタチップを含む突入電流制御回
路としたことを特徴とする。
【０００７】
【実施例】図１は、本考案装置の１実施例の内部構造図
であって、（ａ）は平面図、（ｂ）は側面図である。
又、図２は、図１の本考案装置の回路図である。図１及
び図２において、Ｄ1、Ｄ2、Ｄ3、Ｄ4は整流ダイオ−ド
チップであって、ブリッジ整流回路部を構成する。Ｓ1
は突流電流制御回路を構成するサイリスタチップ、Ｄ
5、Ｄ6は整流ダイオ−ドチップであり、これらにより、
付加機能回路部を構成する。１、２、３、４、５、６、
７は導電端子部であり、それぞれ、１ａ、２ａ、３ａ、
４ａ、５ａ、６ａ、７ａの外部リ−ド及び１ｂ、２ｂ、
３ｂ、４ｂ、 （３）５ｂ、６ｂ、７ｂの内部端子から成る。又、ブリ
ッジ整流回路部、付加機能回路部、内部端子は絶縁物封
止ケ−ス１１に収容し、外部リ−ドはケ−ス１１の一側
面から同一方向に導出する。
であって、（ａ）は平面図、（ｂ）は側面図である。
又、図２は、図１の本考案装置の回路図である。図１及
び図２において、Ｄ1、Ｄ2、Ｄ3、Ｄ4は整流ダイオ−ド
チップであって、ブリッジ整流回路部を構成する。Ｓ1
は突流電流制御回路を構成するサイリスタチップ、Ｄ
5、Ｄ6は整流ダイオ−ドチップであり、これらにより、
付加機能回路部を構成する。１、２、３、４、５、６、
７は導電端子部であり、それぞれ、１ａ、２ａ、３ａ、
４ａ、５ａ、６ａ、７ａの外部リ−ド及び１ｂ、２ｂ、
３ｂ、４ｂ、 （３）５ｂ、６ｂ、７ｂの内部端子から成る。又、ブリ
ッジ整流回路部、付加機能回路部、内部端子は絶縁物封
止ケ−ス１１に収容し、外部リ−ドはケ−ス１１の一側
面から同一方向に導出する。
【０００８】内部端子、整流ダイオ−ドチップ、サイリ
スタチップの接続は、１ｂ上にＤ3を、２ｂ上にＳ1を、
５ｂ上にＤ5、Ｄ6を、６ｂ上にＤ1、Ｄ2を、７ｂ上にＤ
4をそれぞれ載置して固着し、又、各半導体チップ上部
と内部端子の接続について、Ｄ1を１ｂ、Ｄ2を７ｂ、Ｄ
3を３ｂ、Ｄ4を３ｂ、Ｄ5を１ｂ、Ｄ6を７ｂ、Ｓ1を３
ｂ及び４ｂにそれぞれ接続子１２で連結した。
スタチップの接続は、１ｂ上にＤ3を、２ｂ上にＳ1を、
５ｂ上にＤ5、Ｄ6を、６ｂ上にＤ1、Ｄ2を、７ｂ上にＤ
4をそれぞれ載置して固着し、又、各半導体チップ上部
と内部端子の接続について、Ｄ1を１ｂ、Ｄ2を７ｂ、Ｄ
3を３ｂ、Ｄ4を３ｂ、Ｄ5を１ｂ、Ｄ6を７ｂ、Ｓ1を３
ｂ及び４ｂにそれぞれ接続子１２で連結した。
【０００９】本考案装置において、絶縁物封子ケ−ス１
１の一側面に配列して導出した外部リ−ドの内、ブリッ
ジ整流回路部の交流入力となる１ａ及び７ａを両端に位
置せしめる。又、交流入力の外部リ−ド１ａと隣接する
外部リ−ド２ａ間、及び交流入力の外部リ−ド７ａと隣
接する外部リ−ド６ａ間の沿面及び空間絶縁距離を２ｍ
ｍ以上にする。このような構造により、機器への実装時
における各種の絶縁に関する安全規格を満足することを
可能とする。又、ブリッジ整流回路部と付加機能回路部
を同一の絶縁物封止ケ−ス１１に収容して、小型で高信
頼度の複合半導体装置を得る。
１の一側面に配列して導出した外部リ−ドの内、ブリッ
ジ整流回路部の交流入力となる１ａ及び７ａを両端に位
置せしめる。又、交流入力の外部リ−ド１ａと隣接する
外部リ−ド２ａ間、及び交流入力の外部リ−ド７ａと隣
接する外部リ−ド６ａ間の沿面及び空間絶縁距離を２ｍ
ｍ以上にする。このような構造により、機器への実装時
における各種の絶縁に関する安全規格を満足することを
可能とする。又、ブリッジ整流回路部と付加機能回路部
を同一の絶縁物封止ケ−ス１１に収容して、小型で高信
頼度の複合半導体装置を得る。
【００１０】本考案構造において、絶縁物封止ケ−ス１
１は、形状や形成方法を限定するものではなく、エポキ
シ樹脂等によるモ−ルド成形法、充填法、浸漬法等のい
ずれの絶縁被覆処理によるものであってもよい。
１は、形状や形成方法を限定するものではなく、エポキ
シ樹脂等によるモ−ルド成形法、充填法、浸漬法等のい
ずれの絶縁被覆処理によるものであってもよい。
【００１１】本考案構造に収容される付加機能回路部
は、実施例における突入電流制御回路及びその制御電源
に限定するものでなく、ブリッジ整流回路部に接続され
る他のいずれの機能回路であってもよく、外部リ−ドの
両端を交流入力とすること、及び両端の外部リ−ドと隣
接する外部リ−ド間の絶縁距離を２ｍｍ以上とする本発
明の主たる特徴とする構造により同様の効果が得られ
る。（４）
は、実施例における突入電流制御回路及びその制御電源
に限定するものでなく、ブリッジ整流回路部に接続され
る他のいずれの機能回路であってもよく、外部リ−ドの
両端を交流入力とすること、及び両端の外部リ−ドと隣
接する外部リ−ド間の絶縁距離を２ｍｍ以上とする本発
明の主たる特徴とする構造により同様の効果が得られ
る。（４）
【００１２】実施例における内部端子１ｂ、２ｂ、３
ｂ、４ｂ、５ｂ、６ｂ、７ｂは、各外部リ−ドと同一の
リ−ドフレ−ムにより形成したが、別々に形成し、他の
接続子で接続してもよい。通常は、整流ダイオ−ドチッ
プ、サイリスタチップ等の半導体チップを載置する内部
端子は放熱効果がよく外部リ−ドより幅の広い、面積大
なる金属支持板を用いる。又、セラミック等の絶縁基板
上に内部端子部分をプリント配線し、外部リ−ドを他の
リ−ド端子で導出する構造にもなし得る。
ｂ、４ｂ、５ｂ、６ｂ、７ｂは、各外部リ−ドと同一の
リ−ドフレ−ムにより形成したが、別々に形成し、他の
接続子で接続してもよい。通常は、整流ダイオ−ドチッ
プ、サイリスタチップ等の半導体チップを載置する内部
端子は放熱効果がよく外部リ−ドより幅の広い、面積大
なる金属支持板を用いる。又、セラミック等の絶縁基板
上に内部端子部分をプリント配線し、外部リ−ドを他の
リ−ド端子で導出する構造にもなし得る。
【００１３】又、実施例について、各部の変形、変換、
その他の部品の付加を行っても本考案の要旨の範囲で本
願権利に含まれるものである。
その他の部品の付加を行っても本考案の要旨の範囲で本
願権利に含まれるものである。
【００１４】
【図１】本考案装置の１実施例の内部構造図で、（ａ）
は平面図、（ｂ）は側面図である。
は平面図、（ｂ）は側面図である。
【図２】図１の本考案装置の回路図である。
Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｄ6 整流ダイオ−
ドチップ Ｓ1 サイリスタチ
ップ １、２、３、４、５、６、７ 導電端子部 １ａ、２ａ、３ａ、４ａ、５ａ、６ａ、７ａ 外部リ−ド １ｂ、２ｂ、３ｂ、４ｂ、５ｂ、６ｂ、７ｂ 内部端子 １１ 絶縁物封止ケ
−ス １２ 接続子
ドチップ Ｓ1 サイリスタチ
ップ １、２、３、４、５、６、７ 導電端子部 １ａ、２ａ、３ａ、４ａ、５ａ、６ａ、７ａ 外部リ−ド １ｂ、２ｂ、３ｂ、４ｂ、５ｂ、６ｂ、７ｂ 内部端子 １１ 絶縁物封止ケ
−ス １２ 接続子
Claims (2)
- 【請求項１】 半導体チップによって構成するブリッジ
整流回路部、及びそれに接続する付加機能回路部を同一
の絶縁物封止ケ−スに収容し、前記各回路部よりの複数
の外部リ−ドを、前記ケ−スの一側面から同一方向に導
出した複合半導体装置において、両端に位置する外部リ
−ドを交流入力とし、その他の外部リ−ドを交流入力の
外部リ−ド間に配列し、かつ、交流入力の外部リ−ドと
隣接する外部リ−ド間の絶縁距離を２ｍｍ以上としたこ
とを特徴とする複合半導体装置。 - 【請求項２】 付加機能回路部を、サイリスタチップを
含む突入電流制御回路としたことを特徴とする請求項１
の複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038593U JP2578743Y2 (ja) | 1992-05-14 | 1992-05-14 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038593U JP2578743Y2 (ja) | 1992-05-14 | 1992-05-14 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593047U JPH0593047U (ja) | 1993-12-17 |
| JP2578743Y2 true JP2578743Y2 (ja) | 1998-08-13 |
Family
ID=12529600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992038593U Expired - Lifetime JP2578743Y2 (ja) | 1992-05-14 | 1992-05-14 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578743Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069911A (ja) * | 2011-09-22 | 2013-04-18 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
-
1992
- 1992-05-14 JP JP1992038593U patent/JP2578743Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0593047U (ja) | 1993-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6703699B2 (en) | Semiconductor device | |
| KR100307465B1 (ko) | 파워모듈 | |
| US6900986B2 (en) | Power module | |
| KR20090056594A (ko) | 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법 | |
| KR101321277B1 (ko) | 전력 모듈 패키지 및 그 제조방법 | |
| JPH064595Y2 (ja) | ハイブリッドｉｃ | |
| US20110199746A1 (en) | Electronic system with a composite substrate | |
| KR20120045777A (ko) | 파워 패키지 모듈 및 그의 제조방법 | |
| JP2004095769A (ja) | 電力用半導体装置 | |
| KR20130045596A (ko) | 전력 모듈 패키지 및 그 제조방법 | |
| JPS62104056A (ja) | 半導体部品の実装構造 | |
| JP2578743Y2 (ja) | 複合半導体装置 | |
| US3463970A (en) | Integrated semiconductor rectifier assembly | |
| JP3259576B2 (ja) | スイッチング電源用整流部の組立構造 | |
| JPS628534A (ja) | 半導体実装構造 | |
| JPS6220707B2 (ja) | ||
| US11533819B2 (en) | Method for manufacturing a stack structure | |
| JPS625695A (ja) | パワ−モジユ−ル | |
| JPH0246058Y2 (ja) | ||
| JPS62174963A (ja) | 電力変換装置の主回路 | |
| JP2564645Y2 (ja) | 発熱部品を有する混成集積回路装置 | |
| JPH05292744A (ja) | 電源モジュールの実装構造 | |
| JPS62176196A (ja) | パワ−モジユ−ル | |
| JP2767517B2 (ja) | 電力用半導体モジュール | |
| JPH02203555A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |