JP2574483B2 - 混合装置 - Google Patents
混合装置Info
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- JP2574483B2 JP2574483B2 JP1280924A JP28092489A JP2574483B2 JP 2574483 B2 JP2574483 B2 JP 2574483B2 JP 1280924 A JP1280924 A JP 1280924A JP 28092489 A JP28092489 A JP 28092489A JP 2574483 B2 JP2574483 B2 JP 2574483B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号や音声信号の混合装置に関するも
のである。
のである。
従来の技術 従来、映像信号の混合には可変抵抗器を用いて、その
レバーの回転角によって２つの信号の混合比を変えて画
面転換を行っていた。近年、このような混合装置は、マ
イクロコンピュータなどの普及につれて、混合比をデジ
タルデータで制御するようになってきている。
レバーの回転角によって２つの信号の混合比を変えて画
面転換を行っていた。近年、このような混合装置は、マ
イクロコンピュータなどの普及につれて、混合比をデジ
タルデータで制御するようになってきている。
以下に、従来の混合装置について説明する。
第４図は、従来の混合装置の構成を示すブロック図で
ある。
ある。
第４図において、１は入力信号Ａの入力端子、２は入
力信号Ｂの入力端子、MAは電圧制御増幅器、３は出力Ｙ
の出力端子である。ここで用いる電圧制御増幅器MAは、
例えばモトローラ社のMC1445のような制御電圧によって
２信号の混合比を変えて出力できるものである。この電
圧制御増幅器の制御特性は、例えば第５図のようになっ
ている。制御入力端子Ｇの制御電圧VGによって入力信号
A,Bの増幅率AUSは図のように変化し、混合される。
力信号Ｂの入力端子、MAは電圧制御増幅器、３は出力Ｙ
の出力端子である。ここで用いる電圧制御増幅器MAは、
例えばモトローラ社のMC1445のような制御電圧によって
２信号の混合比を変えて出力できるものである。この電
圧制御増幅器の制御特性は、例えば第５図のようになっ
ている。制御入力端子Ｇの制御電圧VGによって入力信号
A,Bの増幅率AUSは図のように変化し、混合される。
従って、デジタルデータでこれを制御するには第４図
のように、データ入力端子４から入ったデータを、D/A
変換器DACで電圧に変換して制御入力端子Ｇに与えるの
である。
のように、データ入力端子４から入ったデータを、D/A
変換器DACで電圧に変換して制御入力端子Ｇに与えるの
である。
発明が解決しようとする課題 しかしながら上記の従来の構成では、デジタルデータ
をD/A変換して電圧にする際に、電圧制御増幅器の制御
特性に合わせた電圧にしなければならず、そのためにD/
A変換器の変換利得やオフセット電圧を調整する必要が
あり、回路構成が複雑になるという課題を有していた。
をD/A変換して電圧にする際に、電圧制御増幅器の制御
特性に合わせた電圧にしなければならず、そのためにD/
A変換器の変換利得やオフセット電圧を調整する必要が
あり、回路構成が複雑になるという課題を有していた。
本発明は上記従来の課題を解決するもので、２つの信
号の混合比をデジタルデータで直接可変することのでき
る混合装置を提供することを目的とする。
号の混合比をデジタルデータで直接可変することのでき
る混合装置を提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の混合装置は、Ｎ個
の制御入力によって、それぞれ第１の入力信号と第２の
入力信号を選択して出力するＮ個のスイッチ素子と、そ
のスイッチ素子のそれぞれの出力と出力端子の間に接続
されたR/2R梯子回路網とを備えた構成を有している。
の制御入力によって、それぞれ第１の入力信号と第２の
入力信号を選択して出力するＮ個のスイッチ素子と、そ
のスイッチ素子のそれぞれの出力と出力端子の間に接続
されたR/2R梯子回路網とを備えた構成を有している。
作用 本発明は上記した構成により、デジタルデータによっ
て制御されたスイッチ素子の出力をR/2R梯子回路網で合
成することにより、デジタルデータに応じた出力信号を
得る。
て制御されたスイッチ素子の出力をR/2R梯子回路網で合
成することにより、デジタルデータに応じた出力信号を
得る。
実施例 以下、本発明の一実施例の混合装置について、図面を
参照しながら説明する。
参照しながら説明する。
第１図は、本発明の実施例における混合装置の構成を
示す回路図である。
示す回路図である。
第１図において、スイッチ素子S1〜Snは入力信号A,B
のいずれかを制御入力D1〜Dnによって選択し、出力す
る。その出力をR/2R梯子回路網RRによって重み付けをし
て合成し、出力Ｙを得る。
のいずれかを制御入力D1〜Dnによって選択し、出力す
る。その出力をR/2R梯子回路網RRによって重み付けをし
て合成し、出力Ｙを得る。
R/2R梯子回路網というのはD/A変換器などに用いるよ
く知られた回路網である。本発明では、このR/2R梯子回
路網で最下位ビット側にある通常、接地して用いる端子
の接続に特徴がある。すなわち、本発明ではこの端子を
接地するのではなく最上位ビットのスイッチ素子の出力
に接続するのである。
く知られた回路網である。本発明では、このR/2R梯子回
路網で最下位ビット側にある通常、接地して用いる端子
の接続に特徴がある。すなわち、本発明ではこの端子を
接地するのではなく最上位ビットのスイッチ素子の出力
に接続するのである。
この実施例について具体的に説明する。
第２図は、デジタルデータが３ビットの場合の本発明
の実施例である。第２図において、スイッチ素子S1,S2,
S3はそれぞれデジタルデータD1,D2,D3が「０」のときに
入力信号Ａを、「１」のときにＢを選択して出力するも
のとする。デジタルデータと出力Ｙの関係をグラフにし
たのが第３図である。中央部でずれがあるがそれ以外は
直線的に変化する。このずれは先ほどの最下位ビット側
にある端子の接続法によって生じたものであるが、この
端子を解放にしたり、接地したりすると直線的に変化し
なくなったり、減衰したりする。このずれについては、
デジタルデータのビット数が多くなれば混合装置として
はほとんど問題ない。
の実施例である。第２図において、スイッチ素子S1,S2,
S3はそれぞれデジタルデータD1,D2,D3が「０」のときに
入力信号Ａを、「１」のときにＢを選択して出力するも
のとする。デジタルデータと出力Ｙの関係をグラフにし
たのが第３図である。中央部でずれがあるがそれ以外は
直線的に変化する。このずれは先ほどの最下位ビット側
にある端子の接続法によって生じたものであるが、この
端子を解放にしたり、接地したりすると直線的に変化し
なくなったり、減衰したりする。このずれについては、
デジタルデータのビット数が多くなれば混合装置として
はほとんど問題ない。
以上のように本実施例によれば、デジタルデータによ
って制御されたスイッチ素子の出力をR/2R梯子回路網で
合成することにより、デジタルデータに応じた出力信号
を得ることができる。
って制御されたスイッチ素子の出力をR/2R梯子回路網で
合成することにより、デジタルデータに応じた出力信号
を得ることができる。
発明の効果 以上のように本発明は、デジタルデータによって制御
されたスイッチ素子の出力をR/2R梯子回路網で合成する
ことにより、デジタルデータに応じた出力信号を得るこ
とができ、調整などが不要となり、また、回路構成も簡
単化され、その実用的効果は大きい。
されたスイッチ素子の出力をR/2R梯子回路網で合成する
ことにより、デジタルデータに応じた出力信号を得るこ
とができ、調整などが不要となり、また、回路構成も簡
単化され、その実用的効果は大きい。
第１図は本発明の実施例における混合装置の構成を示す
回路図、第２図は同実施例の３ビットデータ時の例を示
す回路図、第３図は第２図の特性図、第４図は従来の混
合装置の構成を示すブロック図、第５図は第４図の特性
図である。 S1〜Sn……スイッチ素子、R1〜Rn……抵抗、RN……抵抗
群、RR……R/2R梯子回路網。
回路図、第２図は同実施例の３ビットデータ時の例を示
す回路図、第３図は第２図の特性図、第４図は従来の混
合装置の構成を示すブロック図、第５図は第４図の特性
図である。 S1〜Sn……スイッチ素子、R1〜Rn……抵抗、RN……抵抗
群、RR……R/2R梯子回路網。
Claims (1)
- 【請求項１】Ｎ個（Ｎは整数）の制御入力によって、そ
れぞれ第１の入力信号と第２の入力信号を選択して出力
するＮ個のスイッチ素子と、 前記Ｎ個のスイッチ素子のそれぞれの出力端子の間に接
続されたR/2R梯子回路網とを備え、 前記R/2R梯子回路網の最下位ビット側の端子を最上位ビ
ット側のスイッチ素子の出力に接続したことを特徴とす
る混合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280924A JP2574483B2 (ja) | 1989-10-27 | 1989-10-27 | 混合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280924A JP2574483B2 (ja) | 1989-10-27 | 1989-10-27 | 混合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03143079A JPH03143079A (ja) | 1991-06-18 |
| JP2574483B2 true JP2574483B2 (ja) | 1997-01-22 |
Family
ID=17631832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280924A Expired - Fee Related JP2574483B2 (ja) | 1989-10-27 | 1989-10-27 | 混合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574483B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546656A (en) * | 1978-09-29 | 1980-04-01 | Toshiba Corp | Signal mixer circuit |
-
1989
- 1989-10-27 JP JP1280924A patent/JP2574483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03143079A (ja) | 1991-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |