JP2572375B2 - 表示制御回路 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、CPU制御によるカラーディスプレイ装置
等に用いられる表示制御回路に関する。

「従来の技術」 従来、CPU（中央処理装置）制御によるカラーディス
プレイ装置において画像表示を行う場合は、予めVRAM
（ビデオRAM）内に表示ドット対応でＲ（レッド）カラ
ーデータ,G（グリーン）カラーデータ,B（ブルー）カラ
ーデータを各々記憶させておき、これらのカラーデータ
を読み出し、R,G,Bカラー信号（アナログ信号）に変換
して、同期信号と共にCRTカラー表示装置へ出力する。

「発明が解決しようとする問題点」 ところで、上述したR,G,Bカラーデータの各ビット数
を各々８ビットとすると、2⁸×2⁸×2⁸＝2²⁴色によるカ
ラー表示が可能となり、極めて多彩な表示を行うことが
できる。しかしながら、この場合、VRAMの容量が大きく
なる欠点がある。一方、各R,G,Bカラーデータを各々４
ビットとすると、VRAMの容量は上記の場合の半分になる
が、表示色が、2⁴×2⁴×2⁴＝2¹²色となってしまう。こ
のように、従来のカラーディスプレイ装置にあっては、
表示色を多くしようとすると、必然的にVRAMの容量が大
きくなってしまう問題があった。

この発明は上述した事情に鑑みてなされたもので、そ
の目的は、VRAMの容量を増やすことなく、しかも表示色
を多くすることができるディスプレイ装置における表示
制御回路を提供することにある。

「問題点を解決するための手段」 この発明は、ドットクロックのタイミングで逐次第１
の輝度データまたは補間係数データからなる表示情報を
読み込む第１のレジスタと、前記ドットクロックのタイ
ミングで逐次、前記第１のレジスタの出力を読み込む第
２のレジスタと、前記ドットクロックのタイミングで逐
次、前記表示情報の属性を示す表示修飾データを読み込
む第３のレジスタと、前記表示修飾データに応じて、前
記第１のレジスタの出力と前記第２のレジスタの出力と
を合成することによって、ドット表示における各ドット
の輝度を表す第２の輝度データを作成する合成手段と、
前記ドットクロックのタイミングで逐次、前記合成手段
からの出力を前記第２の輝度データとして読み込む第４
のレジスタと、前記表示修飾データおよび前記補間係数
データに応じて、前記第４のレジスタ内の前記第２の輝
度データを修飾する修飾手段とを具備してなるものであ
る。

「作用」 この発明による表示制御回路は、第１のレジスタから
出力される表示情報と第２のレジスタから出力される表
示情報とを表示修飾データに応じて合成することによっ
て、各ドットの輝度を表す第２の輝度データを作成し、
第４のレジスタに書き込む。さらに、表示修飾データお
よび補間係数データに応じて、第４のレジスタ内の第２
の輝度データを修飾して表示装置へ出力する。したがっ
て、例えば、VRAM内に４ビットの表示情報を表示ドット
対応で記憶させた場合は、第４のレジスタに８ビットの
表示情報として書き込まれ、この８ビットの表示情報が
各表示ドットに対応する表示情報として表示装置へ出力
される。さらに、第４のレジスタ内の８ビットの表示情
報は、表示修飾データおよび補間係数データに応じ、修
飾手段によって、直線補間シェーディング、曲線補間シ
ェーディング等で修飾される。すなわち、時間的に前後
する２つの４ビットの表示情報を合成して１つの８ビッ
トの表示情報を得るために生じる表示情報量の低下を、
修飾手段による補間によって補うので、VRAM内に８ビッ
トの表示情報を記憶させた場合と同様の表示が可能とな
る。

「実施例」 （１）全体構成 第１図はこの発明の一実施例によるカラーディスプレ
イ装置の全体構成を示すブロック図である。この図にお
いて、符号１はCPU、２はCPU1において用いられるプロ
グラムが記憶されたROMおよびデータ記憶用のRAMからな
るメモリ、３はVDP（ビデオ・ディスプレイ・プロセッ
サ）、４はVRAMである。VRAM4は、第２図に示すよう
に、CRT表示装置９の各表示ドットの各々に対応する記
憶エリアE0,E1…（各15ビット）を有しており、これら
の記憶エリアE0,E1…内にドット表示のための表示デー
タ、すなわち、ＲデータDr,GデータDg,BデータDb（各４
ビット）およびアトリビュートデータDa（３ビット）が
記憶される。VDP3はCPU1から出力される表示データをVR
AM4に書き込む。また、このVDP3は、内部にドットクロ
ックφを発生するクロック発生回路を有し、CPU1から表
示指令が出力された時は、VRAM4の各記憶エリアE0,E1…
内の表示データをドットクロックφのタイミングで順
次、繰り返し読み出す。読み出されたデータDr,Dg,Db,D
aは各々、表示制御回路５内のデータ修飾回路6r,6g,6b
およびアトリビュートコントローラ７へ出力される。ま
たこのVDP3は、ドットクロックφをデータ修飾回路6r,6
g,6bおよびアトリビュートコントローラ７へ出力し、さ
らに、同期信号SYNCをCRT表示装置９へ出力する。

データ修飾回路6r,6g,6bは各々、VRAM4から出力され
るデータDr,Dg,Db（各４ビット）に基づいてカラーデー
タCDr,CDg,CDb（各８ビット）を形成し、DAC（ディジタ
ル／アナログ変換器）11r,11g,11bへ出力する。なお、
詳細は後述する。DAC11r,11g,11bは各々カラーデータCD
r,CDg,CDbをアナログ信号に変換し、レッドカラー信号S
r,グリーンカラー信号Sg,ブルーカラー信号SbとしてCRT
表示装置９へ出力する。

アトリビュートコントローラ７は、第３図に示すよう
に、アトリビュートデータDaが供給される端子Taと、同
端子Taへ供給されたアトリビュートデータDaをドットク
ロックφのタイミングで読み込むレジスタ12と、このレ
ジスタ12の出力をデコードするデコーダ13と、このデコ
ーダ13の出力端〈１〉から出力される信号C1をドットク
ロックφの１タイミング（１周期）遅延させるDFF（デ
ィレイフリップフロップ）14と、デコーダ13の出力信号
C6によってセットされ、デコーダ13の出力信号C3によっ
てリセットされるフリップフロップ16と、このフリップ
フロップ16のＱ出力信号が一方の入力端へ供給され、デ
コーダ13の出力信号C5が他方の入力端へ供給されるアン
ドゲート17とから構成される。そして、DFF14の出力信
号D1、デコーダ13の出力端〈２〉〜〈７〉から出力され
る信号C2〜C7およびアンドゲート17の出力信号DP5が各
々データ修飾回路6r,6g,6bへ並列に供給される。

（２）データ修飾回路6r,6g,6bの詳細 データ修飾回路6r,6g,6bは各々全く同一の回路であ
り、以下、データ修飾回路6rの詳細を第４図を参照して
説明する。

このデータ修飾回路6rは、図に示すように、Ｒデータ
Drが供給される端子Trと、４ビットのレジスタ21,25
と、８ビットのレジスタ22〜24と、オアゲート28,29,40
と、８ビットのマルチプレクサ32〜38と、４ビットのマ
ルチプレクサ39と、８ビットの加算回路41,42とから構
成されている。この場合、レジスタ21〜25は各々、ドッ
トクロックφのタイミングでデータを読み込むレジスタ
である。また、マルチプレクサ32〜39は各々、そのコン
トロール端子Ｃへ“1"信号が供給された時、入力端
〈１〉のデータを出力し、コントロール端子Ｃへ“0"信
号が供給された時入力端〈０〉のデータを出力する。ま
た、マルチプレクサ33,35,36,37,38の各入力端〈１〉の
データは、レジスタ21の出力データをR3,R2,R1,R0（R0;
LSB）、マルチプレクサ39の出力データをM3,M2,M1,M0
（M0;LSB）、レジスタ25の出力データをQ3,Q2,Q1,Q0と
すると、次の通りである。

ここで、例えばマルチプレクサ35の入力端〈１〉へ上
記のデータを供給するには、その第０ビット，第１ビッ
トを接地し、第２〜第５ビットをレジスタ21の出力端に
接続し、第５ビット〜第７ビットを短絡する。

次に、このデータ修飾回路6rの動作を説明する。この
データ修飾回路6rの動作は、信号D1,C2〜C7の“1"/“0"
に応じて決まり、言い替えれば、アトリビュートデータ
Daの値（０〜７）に応じて決まる。各アトリビュートデ
ータDaに対応する動作は次の通りである。

0:Non Modulation（修飾せず） 1:Direct Display（直接表示） 2:Load Prime（０次係数ロード） 3:Load Prime with Reset（０次係数ロード・リセット
付） 4:Load First（１次係数ロード） 5:Load Step（変化分ロード） 6:Load Double Precision（倍精度ロード） 7:Load Second（２次係数ロード） 次に、上記の各動作について詳述する。

（ｉ）Direct Display（Da＝１） VRAM4からアトリビュートデータDa「１」が出力され
ると、このデータDa「１」がドットクロックφの１タイ
ミング後にレジスタ12（第３図）に読み込まれ、デコー
ダ13へ供給される。これにより、デコーダ13の出力端
〈１〉の信号C1が“1"信号となる。そして、この“1"信
号が、DFF14によって、ドットクロックφの１タイミン
グ遅延され、信号D1として第４図のマルチプレクサ38へ
出力される。このように、VRAM4からアトリビュートデ
ータDa「１」が出力されると、その時刻からドットクロ
ックφの２タイミング後に、マルチプレクサ38へ信号D1
として“1"信号が供給される。一方、VRAM4からアトリ
ビュートデータDa「１」と同時に出力されたＲデータDr
は、ドットクロックφによって、まず、第４図のレジス
タ21に読み込まれ、次いでレジスタ25に読み込まれ、マ
ルチプレクサ38の入力端〈１〉の上位４ビットへ供給さ
れる。すなわち、ＲデータDrがVRAM4から出力された時
刻からドットクロックφの２タイミング後に、同Ｒデー
タDrがマルチプレクサ38の入力端〈１〉の上位４ビット
へ供給される。この時、上述したように信号D1が“1"信
号にあり、したがって、ＲデータDrは前記第１表に示す
８ビットのデータとしてマルチプレクサ38から出力さ
れ、このデータがカラーデータCDrとしてDA11rへ供給さ
れる。

（ii）Load Prime（Da＝２） VRAM4からアトリビュートデータDa「２」が出力され
ると、ドットクロックφの１タイミング後に信号C2が
“1"信号となり、この“1"信号がオアゲート29（第４
図）を介してマルチプレクサ37へ供給される。一方、VR
AM4からアトリビュートデータDa「２」と共に出力され
たＲデータDrは、ドットクロックφの１タイミング後に
レジスタ21から出力され、マルチプレクサ37の入力端
〈１〉の上位４ビットへ供給される。またこの時、信号
C6は“0"信号にあり、したがって、マルチプレクサ39の
入力端〈０〉のデータ「０」が同マルチプレクサ39から
出力され、マルチプレクサ37の入力端〈１〉の下位４ビ
ットへ供給される。この結果、マルチプレクサ37からデ
ータ“R3,R2,R1,R0,0,0,0,0"が出力され、０次係数レジ
スタ24の入力端へ供給され、次のドットクロックφによ
って０次係数レジスタ24に読み込まれる。そして、この
読み込まれたデータが、マルチプレクサ38を介してカラ
ーデータCDrとして出力される。

このように、アトリビュートデータDaが「２」の時
は、ＲデータDrを上位４ビットとし、データ「０」を下
位４ビットとするデータがレジスタ24に読み込まれる。

（iii）Load Prime with Reset（Da＝３） VRAM4からアトリビュートデータDa「３」が出力され
ると、ドットクロックφの１タイミング後に信号C3が
“1"信号となり、この信号C3がオアゲート29を介してマ
ルチプレクサ37へ供給されると共に、マルチプレクサ34
へ供給され、さらに、オアゲート28を介してマルチプレ
クサ32へ供給される。これにより、上述した場合と同様
に、データ“R3,R2,R1,R0,0,0,0,0"が０次係数レジスタ
24に読み込まれると共に、マルチプレクサ32の入力端
〈１〉のデータ「０」がマルチプレクサ32,33を介して
２次係数レジスタ22の入力端へ供給され、次のドットク
ロックφによって同レジスタ22に読み込まれ、また、マ
ルチプレクサ34の入力端〈１〉のデータ「０」が加算回
路41の一方の入力端へ供給され、この時マルチプレクサ
33から出力されているデータ「０」と加算され、この加
算結果「０」がマルチプレクサ35を介して１次係数レジ
スタ23の入力端へ供給され、次のドットクロックφによ
って同レジスタ23に読み込まれる。すなわち、VRAM4か
らアトリビュートデータDa「３」が出力されると、上記
のデータがレジスタ24に読み込まれると共に、レジスタ
22,23がリセットされる。

（iv）Load First（Da＝４） VRAM4からアトリビュートデータDa「４」が出力され
ると、ドットクロックφの１タイミング後に信号C4が
“1"信号となり、この“1"信号がマルチプレクサ35へ供
給されると共に、オアゲート28を介してマルチプレクサ
32へ供給される。一方、アトリビュートデータDa「４」
と共にVRAM4から出力されたＲデータDrは、ドットクロ
ックφの１タイミング後にレジスタ21から出力され、マ
ルチプレクサ35の入力端〈１〉の第２ビット〜第５ビッ
トへ供給される。そして、この時信号C4が“1"であるこ
とから、マルチプレクサ35から第１表に示す８ビットの
データが出力され、このデータが次のドットクロックφ
によってレジスタ23に読み込まれる。また、信号C4が
“1"信号になると、マルチプレクサ32の入力端〈１〉の
データ「０」がマルチプレクサ32,33を介して２次係数
レジスタ22の入力端へ供給され、次のドットクロックφ
によって同レジスタ22に読み込まれる。すなわち、レジ
スタ22がリセットされる。

（ｖ）Load Step（Da＝５） VRAM4からアトリビュートデータDa「５」が出力され
ると、信号C5が“1"信号となり、この“1"信号が第３図
のアンドゲート17およびマルチプレクサ36（第４図）へ
供給される。ここで、第３図のフリップフロップ16がセ
ットされていない場合は、アンドゲート17が閉状態にあ
り、したがって、同アンドゲート17へ出力された信号C5
（“1"信号）は回路動作に影響を与えない。一方、マル
チプレクサ36へ信号C5（“1"信号）が供給されると、同
マルチプレクサ36から、レジスタ21内のＲデータDrを上
位４ビットとし、また、この時のマルチプレクサ39の出
力データ「０」を下位４ビットとするデータが出力され
る。この出力されたデータは、加算回路42へ供給され、
この加算回路42において０次係数レジスタ24の内容と加
算され、この加算結果がマルチプレクサ37を介して０次
係数レジスタ24の入力端へ供給され、次のドットクロッ
クφによって同ジレスタ24内に読み込まれる。

また、第３図のフリップフロップ16がセットされてい
た場合は、信号C5が“1"信号になると、信号DP5が“1"
信号となり、この“1"信号が、オアゲート40（第４図）
を介してマルチプレクサ39へ供給される。これにより、
レジスタ25の出力データがマルチプレクサ39を介してマ
ルチプレクサ36の下位４ビットへ供給される。すなわ
ち、フリップフロップ16がセットされている場合におい
て、信号C5が“1"信号になると、レジスタ21内のＲデー
タDrを上位４ビットととし、レジスタ25内のＲデータDr
を下位４ビットとするデータがマルチプレクサ36から出
力される。そして、この出力されたデータが、加算回路
42へ供給され、この加算回路42において０次係数レジス
タ24の内容と加算され、この加算結果がマルチプレクサ
37を介して０次係数レジスタ24の入力端へ供給され、次
のドットクロックφによって同レジスタ24内に読み込ま
れる。なお、レジスタ25内のデータは、レジスタ21内の
データよりドットクロックφの１タイミング前にVRAM4
から出力されたデータである。

（vi）Load Doule Precision（Da＝６） VRAM4からアトリビュートデータDa「６」が出力され
ると、ドットクロックφの１タイミング後に、信号C6が
“1"信号となり、この“1"信号がオアゲート40を介して
マルチプレクサ39のコントロール端子Ｃへ供給されると
共に、オアゲート29を介してマルチプレクサ37のコント
ロール端子Ｃへ供給される。マルチプレクサ39のコント
ロール端子Ｃへ“1"信号が供給されると、レジスタ25内
のデータがマルチプレクサ39から出力され、マルチプレ
クサ37の下位４ビットへ供給される。一方、アトリビュ
ートデータDa「６」と共に出力されたＲデータDrは、ド
ットクロックφの１タイミング後にレジスタ21から出力
され、マルチプレクサ37の上位４ビットへ供給される。
この時、マルチプレクサ37のコントロール端子Ｃへは、
上述したように“1"信号が供給されており、したがっ
て、レジスタ21の出力データと、レジスタ25の出力デー
タを合成した８ビットのデータがマルチプレクサ37から
出力され、次のドットクロックφによってレジスタ24に
読み込まれる。そして、このレジスタ24に読み込まれた
データがマルチプレクサ38を介して、カラーデータCDr
として出力される。

（vii）Load Second（Da＝７） VRAM4からアトリビュートデータDa「７」が出力され
ると、信号C7が“1"信号となり、この“1"信号がマルチ
プレクサ33へ供給される。これにより、レジスタ21に読
み込まれたＲデータDrがマルチプレクサ33を介して第１
表に示す８ビットのデータとして２次係数レジスタ22の
入力端へ供給され、次のドットクロックφによって同レ
ジスタ22に読み込まれる。

（vii）Non Modulation（Da＝０） VRAM4からアトリビュートデータDa「０」が出力され
た場合は、信号D1,C2〜C7がいずれも“0"信号となる。
この場合の第４図の回路の動作は次の通りである。

まず、２次係数レジスタ22の出力が、マルチプレクサ
32,33を介して同レジスタ22の入力端へ供給され、次の
ドットクロックφによって、同レジスタ22に読み込まれ
る。すなわち、レジスタ22内のデータが循環保持され、
また、同データが加算回路41へ供給される。また、１次
係数レジスタ23内のデータは、マルチプレクサ34を介し
て加算回数41へ供給され、ここで２次係数レジスタ22内
のデータと加算される。そして、この加算結果が、マル
チプレクサ35,36を介して加算回路42へ供給されると共
に、マルチプレクサ35を介してレジスタ23の入力端へ供
給され、このレジスタ23の入力端へ供給されたデータが
次のドットクロックφによって同レジスタ23内に読み込
まれる。したがって、アトリビュートデータDa「０」が
連続してVRAM4から出力された場合は、ドットクロック
φのタイミングで、レジスタ23内のデータにレジスタ22
内のデータが繰り返し加算される。また、０次係数レジ
スタ24内のデータは、加算回路42へ供給され、ここでマ
ルチプレクサ36の出力、すなわち、加算回路41の出力と
加算され、この加算結果がマルチプレクサ37を介してレ
ジスタ24の入力端へ供給され、次のドットクロックφに
よって同レジスタ24内に読み込まれる。そして、このレ
ジスタ24内のデータがマルチプレクサ38を介して、カラ
ーデータCDrとして出力される。したがって、アトリビ
ュートデータDa「０」がVRAM4から連続して出力された
場合は、ドットクロックφのタイミングで、レジスタ24
内のデータに加算回路41の出力が逐次加算され、この加
算結果が、カラーデータCDrとして逐次出力される。こ
のように、アトリビュートデータDaが「０」の場合は、
カラーデータCDrが、VRAM4から出力されるＲデータDrに
関係しないデータとなる。

以上が、アトリビュートデータDaに対応するデータ修
飾回路6rの動作である。なお、データ修飾回路6g,6bの
動作も全く同じである。

（３）ディスプレイ装置の全体動作 次に、画像表示状態と対応の上で、このディスプレイ
装置の全体動作を説明する。なお、以下の説明において
は、説明を簡単にするため、表示色を赤のみとする。す
なわち、ＧカラーデータCDg,BカラーデータCDbを共に
「０」とする。

（ｉ）Constant Shading（一色表示） このConstant Shadingとは、画面の一部を一色で表示
することを言う。

第５図において符号51はCRT表示装置９の表示画面
を、52はボーダ領域（画像表示が行なわれない領域）
を、また、53は画像表示領域を示す。いま、この画像表
示領域53に画像55を、ＲカラーデータCDr＝“1,1,1,1,
0,0,0,0"に対応する色によって表示し、また、バックカ
ラーをCDr＝“1,0,1,0,0,0,0,0"にする場合について考
察する。この場合、CPU1は、まず、VRAM4をクリアし、
次に、画像表示領域53の最も左側のドット列d1の各ドッ
トの各々に対応する記憶エリアＥ（第２図参照）に、Ｒ
データDrとして“1,0,1,0"（４ビット）を、アトリビュ
ートデータDaとして「３」（“0,1,1"）を各々書き込
む。次に、画像55の左側のドット列d2,d4の各ドットの
各々に対応する記憶エリアＥ内に、ＲデータDrとして
“1,1,1,1"を、アトリビュートデータDaとして「３」を
書き込む。次に、画像55の右側のドット例d3,d5の各ド
ットの各々に対応する記憶エリアＥ内に、ＲデータDrと
して“1,0,1,0"を、アトリビュートデータDaとして
「３」を書き込む。そして、表示指令を出力する。表示
指令が出力されると、画像表示領域53の最上行・最左端
のドットの表示データ（データDr,Dg,Db,Da）から順次
ドットクロックφのタイミングでVRAM4から読み出さ
れ、この読み出されたデータに基づいてカラードット表
示が行なわれる。いま、この表示動作を、第５図に示す
ドット列56を例にとり説明する。なお、データDg,Db
は、この表示例においては常に「０」であり、したがっ
て、データDg,Dbに関する説明を省略する。

まず、ドット例56の最左端のドットDo1の表示データ
がVRAM4から出力される。この表示データのＲデータDr
は“1,0,1,0"、アトリビュートデータDaは「３」であ
る。したがって、出力された時刻からドットクロックφ
の２タイミング後に、データ修飾回路6r内のレジスタ2
2,23がリセットされると共に、データ“1,0,1,0,0,0,0,
0"がデータ修飾回路6r内の０次係数レジスタ24に読み込
まれる。この読み込まれたデータはマルチプレクサ38を
介してDAC11rへ供給され、ここでカラー信号Srに変換さ
れ、CRT表示装置９へ出力される。これにより、ドット
例56の最左端のドットDo1がカラーデータ“1,0,1,0,0,
0,0,0"に対応する色で表示される。次にドット列56の第
２番目のドットDo2の表示データがVRAM4から出力され
る。この表示データのアトリビュートデータDa、Ｒデー
タDrは共に「０」である。したがって、同表示データが
VRAM4から出力された時刻から２タイミング後に、レジ
スタ24内のデータとマルチプレクサ36の出力との和がレ
ジスタ24に読み込まれ、この読み込まれたデタがマルチ
プレクサ38を介してカラーデータCDrとして出力され
る。この場合、レジスタ22,23内のデータが各々「０」
であることから、マルチプレクサ36の出力は「０」であ
り、したがって、上記の読み込みによりレジスタ24内の
データは変化しない。すなわち、第２番目のドットDo2
が第１番目のドットDo1と同じ色で表示される。以下同
様に、第３番目のドットDo3,第４番目のドットDo4…が
各々ドットDo1と同じ色で表示される。

次に、図に示すドットDoKの表示データがVRAM4から読
み出される。この表示データのＲデータDrは“1,1,1,1"
であり、アトリビュートデータDaは「３」である。した
がって、ドットDo1の場合と同様にして、そのドットDoK
がカラーデータ“1,1,1,1,0,0,0,0"に対応する色で表示
され、また、レジスタ22,23が再びクリアされる。以
下、ドットDo（Ｋ＋１）,Do（Ｋ＋２）…が順次ドットD
oKと同じ色で表示される。次に、ドットDoMの表示デー
タが読み出されると、そのドットDoMがカラーデータ
“1,0,1,0,0,0,0,0"に対応する色で表示され、以下、ド
ット列56の残りの各ドットがドットDoMと同じ色で表示
される。以上が、ドット列56のカラー表示の過程であ
り、他のドット列も全く同様にしてカラードット表示が
行なわれる。

しかして、上述した表示動作から明らかなように、Co
nstant Shadingを行う場合は、画像の輪郭線のみをVRAM
4に書き込めばよい。

（ii）Gouraud Shading（直線補間シェーディング） このGouraud Shadingとは、表示色を一定の割合で変
化させつつ表示することを言う。

いま、第６図に示す画像58を表示する場合において、
図に示すドットDoKをカラーデータ〔α０〕（16進数）
によって表示し、また、ドットDoK〜DoL間の各ドットの
色を、第７図に示すように、直線的に変化させる場合に
ついて考察する。上記の場合、ドットDoKの表示データ
として、 Dr＝α， Da＝３ をVRAM4に記憶させ、ドットDoK（Ｋ＋１）の表示データ
として、 Dr＝Δ（負数は補数表示による） Da＝４ なるデータを記憶させる。なお、Δは第７図の直線の傾
きに対応するデータである。また、ドットDo（Ｋ＋２）
〜DoLの表示データとして、 Dr＝０ Da＝０ を記憶させる。

次に、このような表示データをVRAM4内に記憶させた
場合の表示動作を、第８図に示すタイミング図を参照し
て説明する。第８図（イ）はドットクロックφを示し、
（ロ）はVRAM4の出力を示す。また、時刻t0はドットDoK
の表示データがVRAM4から出力された時刻、時刻t1はド
ットDo（Ｋ＋１）の表示データが出力された時刻、…で
ある。VRAM4から同図（ロ）に示すＲデータDrが順次出
力されると、レジスタ21から同図（ハ）に示す各データ
が順次出力される。また、VRAM4から同図（ロ）に示す
アトリビュートデータDaが順次出力されると、これに応
じて第８図（ニ），（ホ）に示す信号C3,C4が各々デコ
ーダ13（第３図）から出力される。いま、図に示す時刻
t1〜t2間において、レジスタ21からデータαが出力され
ると、この時、信号C3が“1"信号にあることから、同デ
ータαがマルチプレクサ37を介して、データ〔α０〕と
してレジスタ24の入力端へ供給され、時刻t2において発
生するドットロックφによってレジスタ24内に読み込ま
れる（第８図（ヘ）参照）。そして、読み込まれたデー
タ〔α０〕がマルチプレクサ38を介して、カラーデータ
CDrとして出力され、これにより、ドットDoKのカラー表
示が行なわれる。次に、時刻t2〜t3の間においてレジス
タ21からデータΔが出力されと、この時信号C4が“1"信
号にあることから、このデータΔがマルチプレクサ35か
ら、前記第１表に示す８ビットのデータ（データΔ_８と
する）として出力され、マルチプレクサ36を介して加算
回路42へ供給され、ここでレジスタ24内のデータ〔α
０〕に加算され、この加算結果、すなわち、「〔α０〕
＋Δ_８」がマルチプレクサ37を介してレジスタ24の入力
端へ供給される。また、上記のデータΔ_８は、マルチプ
レクサ35を介してエジスタ23の入力端へ供給される。そ
して、時刻t3において次のドットクロックφが出力され
ると、上述した加算回路42の出力「〔α０〕＋Δ_８」が
レジスタ24に読み込まれ、マルチプレクサ38を介してカ
ラーデータCDrとして出力され、これにより、ドットDo
（Ｋ＋１）のカラー表示が行なわれる。また、この時刻
t3において、第８図（ト）に示すように、レジスタ23に
データΔ_８が読み込まれる。次に、時刻t3〜t4におい
て、レジスタ23からデータΔ_８が出力されると、このデ
ータΔ_８がマルチプレクサ34を介して加算回路41へ供給
され、ここでレジスタ22内のデータ（この場合「０」）
と加算される。この加算結果Δ_８はマルチプレクサ35,3
6を介して加算回路42へ供給され、ここでレジスタ24内
のデータ「〔α０〕＋Δ_８」と加算され、この加算結果
「〔α０〕＋２Δ_８」がマルチプレクサ37を介してレジ
スタ24の入力端へ供給される。次に、時刻t4においてド
ットクロックφが出力されると、上記の加算結果「〔α
０〕＋２Δ_８」がレジスタ24に読み込まれ、この読み込
まれたデータによってドットDo（Ｋ＋２）のカラー表示
が行なわれる。以下、VRAM4からアトリビュートデータD
a「０」が出力されている限り、上記の動作、すなわ
ち、レジスタ24内のデータにデータΔ_８が繰り返し加算
される動作が行なわれ、これにより、ドットDoK〜DoLが
直線的に変化する色で表示される。

（iii）Phong Shading（曲線補間シェーディング） このPhong Shadingとは、連続するドットの色を曲線
的に変化させる表示を言う。

いま、例えば第６図に示す画像58を表示する場合にお
いて、ドットDoK〜DoL間の各ドットの色を、第９図に示
すように、曲線的に変化させるとする。ここで、図に示
すように、ドットDoKをカラーデータ〔α０〕で表示
し、ドットDoKとDo（Ｋ＋１）との間のカラーデータの
変化分をΔ１（４ビット）とし、ドットDoLとDo（Ｌ＋
１）との間のカラーデータの変化分をΔ２（４ビット）
とする。この場合、VRAM4内に、ドットDoKの表示データ
として、 Dr＝α,Da＝３ を記憶させ、また、ドットDo（Ｋ＋１）の表示データと
して、 Dr＝Δ1,Da＝４ を記憶させ、また、ドットDo（Ｋ＋２）の表示データと
して、 Dr＝Δ２−Δ1/n＝Δ^２ 但し:nはドットDoKからDoLの間のドット数、 負数は補数表示による Δ^２は４ビットとする Da＝７ を記憶させる。

次に、この場合の表示過程を第10図のタイミング図を
参照して説明する。第10図（イ）〜（ヘ）は各々、ドッ
トクロックφ、VRAM4の出力、レジスタ21の出力、信号C
3,C4,C7を示す。

まず、時刻t2〜t3において、前述した場合と同様に、
レジスタ24からデータ〔α０〕が出力され（第10図
（ト））、このデータ〔α０〕によってドットDoKのカ
ラー表示が行なわれる。この時、レジスタ23,22が各々
リセットされ、レジスタ23,22の各出力（第10図
（チ），（リ））が共に「０」となり、したがって、加
算回路41の出力（第10図（ヌ）が「０」となる。またこ
の時、信号C4が“1"信号にあることから、レジスタ21内
のデータΔ１がマルチプレクサ35から８ビットのデータ
として出力され（以下、このデータをｈとする）、マル
チプレクサ36を介して加算回路42へ供給され、これによ
り、加算回路42の出力（第９図（ル））が「〔α０〕＋
ｈ」となる。次に、時刻t3〜t4においては、レジスタ24
に加算回路42の出力データ「〔α０〕＋ｈ」が読み込
れ、このデータ「〔α０〕＋ｈ」によってドットDo（Ｋ
＋１）のカラー表示が行なわれる。また、レジスタ23に
データｈが読み込まれ、このデータｈが加算回路41の第
１入力端へ供給される。またこの時、信号C7が“1"信号
にあり、したがって、レジスタ21から出力されるデータ
Δ^２がマルチプレクサ33から８ビットのデータとして出
力され（以下、このデータをｉとする）、レジスタ22の
入力端および加算回路41の第２入力端へ供給される。こ
の結果、加算回路41からデータ「ｈ＋ｉ」が出力され
（第10図（ヌ））、したがって、加算回路42から、デー
タ「〔α０〕＋2h＋ｉ」が出力される。次に、時刻t4〜
t5においては、レジスタ24にデータ「〔α０〕＋2h＋
ｉ」が読み込まれ、このデータによってドットDo（Ｋ＋
２）のカラー表示が行なわれる。また、レジスタ23,22
に各々データ「ｈ＋ｉ」，「ｉ」が読み込まれ、この結
果、加算回路41の出力が「ｈ＋2i」、加算回路42の出力
が「〔α０〕＋3h＋3i」となる。以下同様の過程が繰り
返され、これにより、ドットDoK〜DoL間において、第９
図に示すような、カラーデータが曲線的に変化する表示
が行なわれる。

（iv）ステップ変化表示 このステップ変化表示とは、ドット列を例えば直線補
間シェーディングによって表示している場合において、
ドットの表示色を、第11図に示すようにステップ状に変
化させることを言う。

いま、ドットDoK〜DoLの間のドットDoMにおいてカラ
ーデータCDrを Di＝“10010000" だけステップ状に変化させるとする。この場合、ドット
DoMの表示データとして、 Dr＝“1001" Da＝「５」 をVRAM4に記憶させる。このようにしておくと、ドットD
oMの表示データがVRAM4から読み出された場合に、デー
タDiがマルチプレクサ36から出力される。なお、第３図
のフリップフロップ16はリセットされているものとす
る。このデータDiは加算回路42へ供給され、この加算回
路42においてレジスタ24内のデータと加算され、この加
算結果がレジスタ24に読み込まれる。これにより、ドッ
トDoMにおいて表示色がステップ状に変化する。なお、
このステップ変化表示は、直線補間シェーディングのみ
ならず、Constant Shadingまたは曲線補間シェーディン
グの場合も適用することができる。

（ｖ）倍精度表示 この倍精度表示とは、表示ドットを８ビットのカラー
データCDrによって表示することをいう。なお、上述し
た各表示例においても、カラーデータCDrは８ビットで
あるが、第５図のドットDoK,DoM、第６図のドットDoK等
の基準ドットは、カラーデータCDrが実質的には４ビッ
トであり、下位４ビットが「０」となっている。これに
対し、この倍精度表示によれば、上記の基準ドットをFU
LL8ビットのカラーデータCDrによって表示することがで
きる。

いま、例えば第６図のドットDokを〔B7〕（16進数）
なるカラーデータCDrによって表示するとする。この場
合、図のドットDo（Ｋ−１）の表示データとして、 Dr＝７ Da＝０ を、ドットDoKの表示データとして、 Dr＝Ｂ Da＝６ を各々VRAM4に記憶させる。

次に、この場合の表示過程を第12図のタイミング図を
参照して説明する。いま、同図に示す時刻t0において、
ドットDo（Ｋ−１）の表示データがVRAM4から出力さ
れ、時刻t1において、ドットDoKの表示データがVRAM4か
ら出力されたとする。この場合、レジスタ21の出力は同
図（ハ）に示すようになり、また、レジスタ25の出力は
同図（ニ）に示すようになる。また、時刻t2〜t3におい
て信号C6が“1"信号となる（同図（ホ））。この時刻t2
〜t3において信号C6が“1"信号になると、この時のレジ
スタ25の出力「７」がマルチプレクサ39を介してマルチ
プレクサ37の入力端〈１〉の下位４ビットへ供給され
る。またこの時、同マルチプレクサ37の上位４ビットへ
は、レジスタ21の出力「Ｂ」が供給される。さらにこの
時、オアゲート29の出力が“1"信号となり、この“1"信
号がマルチプレクサ37のコントロール端子Ｃへ供給され
る。以上の結果、時刻t2〜t3において、マルチプレクサ
37からデータ〔B7〕が出力され（同図（ト）参照）、レ
ジスタ24の入力端へ供給される。次に、時刻t3において
ドットクロックφが出力されると、データ〔B7〕がレジ
スタ24に読み込まれ（同図（チ）参照）、この読み込ま
れたデータ〔B7〕がマルチプレクサ38を介して、カラー
データCDrとして出力される。そして、このカラーデー
タCDr〔B7〕によって、ドットDoKのカラー表示が行なわ
れる。なお、このカラーデータCDr〔B7〕がマルチプレ
クサ38から出力されるタイミングは、ドットDoKの表示
データがVRAM4から出力された時刻t1から、ドットクロ
ックφの２タイミング後である。

このように、ドットDoKを倍精度によって表示する場
合は、VRAM4内に、１つ前のドットDo（Ｋ−１）の表示
データとしてカラーデータCDrの下位４ビットおよびア
トリビュートデータDa「０」を記憶させ、ドットDoKの
表示データとして、カラーデータCDrの上位４ビットお
よびアトリビュートデータDa「６」を記憶させる。

以上が倍精度表示の表示動作である。この倍精度表示
は、勿論、上述した各表示モードと組み合わせることが
できる。すなわち、例えば第５図のドットDo（Ｋ−１）
の表示データとして、 Dr＝β Da＝０ を、ドットDoKの表示データとして、 Dr＝α Da＝６ を各々VRAM4に記憶させ、ドットDo（Ｋ＋１）〜Do（Ｍ
−１）の表示データとして、 Dr＝０ Da＝０ を各々記憶させれば、ドットDoK〜Do（Ｍ−１）が全て
カラーデータCDr〔αβ〕によって表示される（Constan
t Shading）。

また、例えば第６図のドットDo（Ｋ−１）の表示デー
タとして、 Dr＝７ Da＝Ｂ を、ドットDoKの表示データとして、 Dr＝Ｂ Da＝６ を、ドットDo（Ｋ＋１）の表示データとして、 Dr＝Δ Da＝４ を、ドットDo（Ｋ＋２）〜DoLの表示データとして Dr＝０ Da＝０ を各々VRAM4内に記憶させれば、第６図のドットDoKがカ
ラーデータCDr〔B7〕によって表示され、ドットDo（Ｋ
＋１）〜DoLが直線補間シェーディグによって表示され
る。なお、この場合のタイミング図を第12図に示す。

また、上記の例において、ドットDo（Ｋ＋２）の表示
データを、例えば、 Dr＝Δ_２ Da＝７ とすれば、ドットDo（Ｋ＋１）〜DoLを曲線補間シェー
ディングによって表示することができる。

また、上述した「倍精度表示＋直線補間シェーディン
グ」の場合、ドットDoKの表示データがVRAM4から出力さ
れた時刻からドットクロックφの１タミングン後に、第
３図のフリップフロップ16がセットされる。この状態に
おいて、ドットDoKとDoLの中間のドットDo（Ｍ−１）の
表示データとして、 Dr＝γ Da＝０ を、ドットDoMの表示データとして、 Dr＝δ Da＝５ を各々記憶させれば、ドットDoMのカラーデータCDrが、
ドットDo（Ｍ−１）のカラーデータCDrから〔δγ〕だ
けステップ状に変化する（ステップ表示）。

このように、倍精度表示は、各表示モードと組み合わ
せることができる。

（vi）ダイレクト表示 このダイレクト表示とは、単に、VRAM4内のＲデータD
rを上位４ビットとし、データ「０」を下位４ビットと
するカラーデータCDrによってドット表示を行う表示方
法である。

この場合、VRAM4の各記憶エリアＥ内には、ＲデータD
rとしてカラーデータの上位４ビットを記憶させ、ま
た、アトリビュートデータDaとして「１」を記憶させ
る。このように記憶させると、表示時において、VRAM4
から逐次出力されたＲデータDrが各々、レジスタ21を介
してレジスタ25に記憶され、このレジスタ25に記憶され
たデータがマルチプレクサ38の入力端〈１〉の上位４ビ
ットへ供給される。そして、この時信号D1が“1"信号と
なることから、マルチプレクサ38からＲデータDrを上位
４ビットとし、データ「０」を下位４ビットとするカラ
ーデータCDrが出力される。

以上がこの発明の一実施例の詳細である。上記実施例
においては、倍精度表示を行うことができるので、VRAM
4内に４ビットでR,G,BデータDr,Dg,Dbを記憶させ、８ビ
ットのカラーデータCDr,VDg,CDbによる表示を行うこと
ができる。すなわち、2²⁴色によるカラー表示が可能で
ある。なお、上記実施例において、２次係数Δ^２をマル
チプレクサ33の下位４ビットへ印加している理由は、実
用上２次係数が比較的小さくてよいからであり、また、
１次係数Δをマルチプレクサ35の第２〜第５ビットへ印
加している理由は、１次係数としては２次係数よりやや
大きい値が使用されるからである。

「発明の効果」 以上説明したように、この発明によれば、第１のレジ
スタから出力される表示情報と第２のジレスタから出力
される表示情報とを合成することによって、各ドットの
輝度を表す第２の輝度データを作成し、第４のレジスタ
に書き込む。さらに、表示修飾データおよび補間係数デ
ータに応じて、第４のレジスタ内の第２の輝度データを
修飾するようにしたので、VRAMの容量を増やすことなく
表示色を多くすることができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１実施例の全体構成を示すブロッ
ク図、第２図は第１図におけるVRAM4の記憶状態を示す
図、第３図は第１図におけるアトリビュートコントロー
ラ７の構成を示すブロック図、第４図は第１図における
データ修飾回路6r（6g,6b）の構成を示すブロック図、
第５図，第６図は各々表示画像の一例を示す図、第７図
は直線補間シェーディングを説明するための図、第８図
は直線補間シェーディングの回路動作を説明するための
タイミング図、第９図は曲線補間シェーディングを説明
するための図、第10図は曲線補間シェーディングの回路
動作を説明するためのタイミング図、第11図はステップ
表示を説明するための図、第12図は倍精度表示を説明す
るためのタイミング図である。 6r,6g,6b……データ修飾回路、12……レジスタ、13……
デコーダ、14……ディレイフリップフロップ、21〜25…
…レジスタ、28,29……オアゲート、32〜39……マルチ
プレクサ、41,42……加算回路、Ta,Tr……端子。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ドットクロックのタイミングでドット表示
   を行うディスプレイ装置に使用される表示制御回路にお
   いて、 前記ドットクロックのタイミングで逐次、第１の輝度デ
   ータまたは補間係数データからなる表示情報を読み込む
   第１のレジスタ（21）と、 前記ドットクロックのタイミングで逐次、前記第１のレ
   ジスタの出力を読み込む第２のレジスタ（25）と、 前記ドットクロックのタイミングで逐次、前記表示情報
   の属性を示す表示修飾データを読み込む第３のレジスタ
   （12）と、 前記表示修飾データに応じて、前記第１のレジスタ（2
   1）の出力と前記第２のレジスタ（25）の出力とを合成
   することによって、前記ドット表示における各ドットの
   輝度を表す第２の輝度データを作成する合成手段（37）
   と、 前記ドットクロックのタイミングで逐次、前記合成手段
   （37）からの出力を前記第２の輝度データとして読み込
   む第４のレジスタ（24）と、 前記表示修飾データおよび前記補間係数データに応じ
   て、前記第４のレジスタ（24）内の前記第２の輝度デー
   タを修飾する修飾手段（42）と を具備してなる表示制御回路。