JP2565866Y2 - Ｉｃテスタの並列接続デバイス電源 - Google Patents
Ｉｃテスタの並列接続デバイス電源Info
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Description
【０００１】
【産業上の利用分野】この考案は複数の定電圧源を並列
に接続して構成したＩＣテスタの大電力供給用デバイス
電源に関し、特に各定電圧源の非試験時のオフセット出
力電圧によって、各定電圧源間に大きな電流が流れるの
を防止したものである。
に接続して構成したＩＣテスタの大電力供給用デバイス
電源に関し、特に各定電圧源の非試験時のオフセット出
力電圧によって、各定電圧源間に大きな電流が流れるの
を防止したものである。
【０００２】
【従来の技術】従来のこの種の電源を図２を参照して説
明する。従来のデバイス電源は同一な回路構成をもつ定
電圧源１，２とそれらの電源を被試験ＩＣ４の所定の同
一の端子ｔi に接続させるパフォーマンスボード３とで
構成される。パフォーマンスボード３の接続点Ｐ1 ，Ｐ
2 はそれぞれ抵抗Ｒa ，Ｒb をもつ配線で被試験ＩＣ４
の端子ｔi に接続される。
明する。従来のデバイス電源は同一な回路構成をもつ定
電圧源１，２とそれらの電源を被試験ＩＣ４の所定の同
一の端子ｔi に接続させるパフォーマンスボード３とで
構成される。パフォーマンスボード３の接続点Ｐ1 ，Ｐ
2 はそれぞれ抵抗Ｒa ，Ｒb をもつ配線で被試験ＩＣ４
の端子ｔi に接続される。
【０００３】定電圧源１では、Ｄ／Ａ変換器５の出力電
圧Ｖi が抵抗器Ｒ1 を通じて、非反転入力端子が共通電
位点に接続された演算増幅器６の反転入力端子に供給さ
れる。演算増幅器６の出力電流が電流測定用抵抗器ＲM
を通じ、更に配線抵抗及びコネクタの接触抵抗より成る
抵抗分ＲL1を持つ接続ケーブル等及びパフォーマンスボ
ード３の配線抵抗Ｒa を通じて被試験ＩＣ４の端子ｔ1
に供給される。
圧Ｖi が抵抗器Ｒ1 を通じて、非反転入力端子が共通電
位点に接続された演算増幅器６の反転入力端子に供給さ
れる。演算増幅器６の出力電流が電流測定用抵抗器ＲM
を通じ、更に配線抵抗及びコネクタの接触抵抗より成る
抵抗分ＲL1を持つ接続ケーブル等及びパフォーマンスボ
ード３の配線抵抗Ｒa を通じて被試験ＩＣ４の端子ｔ1
に供給される。
【０００４】接続点Ｐ1 に発生した電圧Ｖ1 は、抵抗分
ＲS1（配線抵抗＋接触抵抗）のケーブル等を通じて定電
圧源１の電圧ホロア回路７に入力される。電圧ホロア回
路７の出力電圧は、抵抗器Ｒ2 を通じて演算増幅器６の
反転入力端子に帰還される。演算増幅器６の利得Ａはき
わめて大きく（理想的には無限大）、かつその出力電圧
ｖ0 は有限な確定値であるから、接続点Ｐにおける入力
電圧ｖ1 ＝−ｖ0 ／Ａはきわめて小さく、ゼロと見なし
得る。（このような意味で、接続点Ｐは仮想接地点と呼
ばれる。）従って、抵抗器Ｒ1 を流れる電流Ｉ1 は、 Ｉ1 ＝Ｖi ／Ｒ1 ・・・（１） となる。但し（１）式のＲ1 は抵抗器Ｒ1 の抵抗値を表
すものとする（以下同様）。この電流Ｉ1 は演算増幅器
６の入力抵抗がきわめて大きい（理想的には無限大）の
で、抵抗器Ｒ2 を通じて電圧ホロア回路７に吸い込まれ
る。従って、電圧ホロア回路７の出力電圧Ｖa は、 Ｖa ＝−Ｒ2 Ｉ1 ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（２） となる。電圧ホロア回路７はよく知られているように、
その入力電圧Ｖb と出力電圧Ｖa とは等しく、またその
入力抵抗はきわめて大きい（理想的には無限大）ので、
接続点Ｐ1 から流入する電流は無視できる。よって配線
抵抗等ＲS1において電圧降下は発生せず、接続点Ｐ1 の
電圧Ｖ1 は電圧ホロア７の入力電圧Ｖb に等しい。従っ
て、 Ｖ1 ＝Ｖb ＝Ｖa ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（３） となり、Ｖ1 はＤ／Ａ変換器５の出力電圧Ｖi と抵抗値
の比Ｒ2 ／Ｒ1 とで決まる一定の電圧となる。
ＲS1（配線抵抗＋接触抵抗）のケーブル等を通じて定電
圧源１の電圧ホロア回路７に入力される。電圧ホロア回
路７の出力電圧は、抵抗器Ｒ2 を通じて演算増幅器６の
反転入力端子に帰還される。演算増幅器６の利得Ａはき
わめて大きく（理想的には無限大）、かつその出力電圧
ｖ0 は有限な確定値であるから、接続点Ｐにおける入力
電圧ｖ1 ＝−ｖ0 ／Ａはきわめて小さく、ゼロと見なし
得る。（このような意味で、接続点Ｐは仮想接地点と呼
ばれる。）従って、抵抗器Ｒ1 を流れる電流Ｉ1 は、 Ｉ1 ＝Ｖi ／Ｒ1 ・・・（１） となる。但し（１）式のＲ1 は抵抗器Ｒ1 の抵抗値を表
すものとする（以下同様）。この電流Ｉ1 は演算増幅器
６の入力抵抗がきわめて大きい（理想的には無限大）の
で、抵抗器Ｒ2 を通じて電圧ホロア回路７に吸い込まれ
る。従って、電圧ホロア回路７の出力電圧Ｖa は、 Ｖa ＝−Ｒ2 Ｉ1 ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（２） となる。電圧ホロア回路７はよく知られているように、
その入力電圧Ｖb と出力電圧Ｖa とは等しく、またその
入力抵抗はきわめて大きい（理想的には無限大）ので、
接続点Ｐ1 から流入する電流は無視できる。よって配線
抵抗等ＲS1において電圧降下は発生せず、接続点Ｐ1 の
電圧Ｖ1 は電圧ホロア７の入力電圧Ｖb に等しい。従っ
て、 Ｖ1 ＝Ｖb ＝Ｖa ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（３） となり、Ｖ1 はＤ／Ａ変換器５の出力電圧Ｖi と抵抗値
の比Ｒ2 ／Ｒ1 とで決まる一定の電圧となる。
【０００５】定電圧源２の構成と動作は定電圧源１と同
様であり、接続点Ｐ2 の電圧Ｖ2 は、 Ｖ2 ＝Ｖb ＝Ｖa ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（４） となる。なお、定電圧源１，２において電流測定抵抗器
ＲM の出力端と電圧ホロア回路７の入力端とが保護抵抗
器ＲS で接続されているが、これは定電圧源の負荷側が
オープンとなったとき、演算増幅器６が飽和するのを防
止するものである。
様であり、接続点Ｐ2 の電圧Ｖ2 は、 Ｖ2 ＝Ｖb ＝Ｖa ＝−（Ｒ2 ／Ｒ1 ）Ｖi ・・・（４） となる。なお、定電圧源１，２において電流測定抵抗器
ＲM の出力端と電圧ホロア回路７の入力端とが保護抵抗
器ＲS で接続されているが、これは定電圧源の負荷側が
オープンとなったとき、演算増幅器６が飽和するのを防
止するものである。
【０００６】電流測定用抵抗器ＲM の端子電圧はバッフ
ァ８を介してＡ／Ｄ変換器９に供給され、接続点Ｐ1 ，
Ｐ2 を流れる電流がそれぞれ測定される。パフォーマン
スボード３の配線抵抗Ｒa ，Ｒb 及び被試験ＩＣ４の端
子ｔi の入力抵抗（負荷抵抗）ＲL を流れる電流は、重
畳の理を用いて求められる。 図３において、Ｖ2 ＝０で、Ｖ1 のみ存在すると
き、負荷電流をＩL1，Ｒbを流れる電流をＩ1 とすれ
ば、Ｖ1 からＲa にＩ1 ＋ＩL1の電流が流れる。これら
の電流を図３に実線で示してある。 Ｖ1 ＝０で、Ｖ2 のみ存在するとき、負荷電流をＩ
L2，Ｒa を流れる電流をＩ2 とすれば、Ｖ2 よりＲb に
Ｉ2 ＋ＩL2の電流が流れる。これらの電流を図３に点線
で示してある。 Ｖ1 ，Ｖ2 が同時に存在するときの電流は、と
の電流を重畳したものであるから、Ｒa ，Ｒb 及びＲL
を流れる電流、Ｉa ，Ｉb ，ＩL はそれぞれ、 Ｉa ＝Ｉ1 −Ｉ2 ＋ＩL1 ・・・（５） Ｉb ＝Ｉ2 −Ｉ1 ＋ＩL2 ・・・（６） ＩL ＝ＩL1＋ＩL2 ・・・（７） ここで Ｖ1 ＝Ｖ2 ； Ｒa ＝Ｒb ・・・（８） とすれば、 Ｉ1 ＝Ｉ2 ； ＩL1＝ＩL2 ・・・（９） が成り立つ。（９）式を（５），（６）式に代入すれ
ば、 Ｉa ＝ＩL1 ； Ｉb ＝ＩL2 ・・・（10） となる。即ち、電源Ｖ1 ，Ｖ2 からそれぞれ同じ大きさ
の負荷電流ＩL1，ＩL2が、抵抗Ｒa 又はＲb を通じて負
荷抵抗ＲL に流れる。これらの電流は定電圧源１，２の
演算増幅器６より供給されることは勿論である。
ァ８を介してＡ／Ｄ変換器９に供給され、接続点Ｐ1 ，
Ｐ2 を流れる電流がそれぞれ測定される。パフォーマン
スボード３の配線抵抗Ｒa ，Ｒb 及び被試験ＩＣ４の端
子ｔi の入力抵抗（負荷抵抗）ＲL を流れる電流は、重
畳の理を用いて求められる。 図３において、Ｖ2 ＝０で、Ｖ1 のみ存在すると
き、負荷電流をＩL1，Ｒbを流れる電流をＩ1 とすれ
ば、Ｖ1 からＲa にＩ1 ＋ＩL1の電流が流れる。これら
の電流を図３に実線で示してある。 Ｖ1 ＝０で、Ｖ2 のみ存在するとき、負荷電流をＩ
L2，Ｒa を流れる電流をＩ2 とすれば、Ｖ2 よりＲb に
Ｉ2 ＋ＩL2の電流が流れる。これらの電流を図３に点線
で示してある。 Ｖ1 ，Ｖ2 が同時に存在するときの電流は、と
の電流を重畳したものであるから、Ｒa ，Ｒb 及びＲL
を流れる電流、Ｉa ，Ｉb ，ＩL はそれぞれ、 Ｉa ＝Ｉ1 −Ｉ2 ＋ＩL1 ・・・（５） Ｉb ＝Ｉ2 −Ｉ1 ＋ＩL2 ・・・（６） ＩL ＝ＩL1＋ＩL2 ・・・（７） ここで Ｖ1 ＝Ｖ2 ； Ｒa ＝Ｒb ・・・（８） とすれば、 Ｉ1 ＝Ｉ2 ； ＩL1＝ＩL2 ・・・（９） が成り立つ。（９）式を（５），（６）式に代入すれ
ば、 Ｉa ＝ＩL1 ； Ｉb ＝ＩL2 ・・・（10） となる。即ち、電源Ｖ1 ，Ｖ2 からそれぞれ同じ大きさ
の負荷電流ＩL1，ＩL2が、抵抗Ｒa 又はＲb を通じて負
荷抵抗ＲL に流れる。これらの電流は定電圧源１，２の
演算増幅器６より供給されることは勿論である。
【０００７】非試験中ではＤ／Ａ変換器５の出力電圧Ｖ
i ＝０であるので、（３），（４）式より、Ｖ1 ＝Ｖ2
＝０となり、従って負荷電流ＩL1＝ＩL2＝０である。試
験中において端子ｔi に印加される電圧は、Ｐ1 ，Ｐ2
の電圧Ｖ1 ，Ｖ2 より、配線抵抗Ｒa ，Ｒb における電
圧降下分だけ小さくなり、測定誤差の原因となるので、
Ｒa ，Ｒb はできるだけ小さくしなければならない。
i ＝０であるので、（３），（４）式より、Ｖ1 ＝Ｖ2
＝０となり、従って負荷電流ＩL1＝ＩL2＝０である。試
験中において端子ｔi に印加される電圧は、Ｐ1 ，Ｐ2
の電圧Ｖ1 ，Ｖ2 より、配線抵抗Ｒa ，Ｒb における電
圧降下分だけ小さくなり、測定誤差の原因となるので、
Ｒa ，Ｒb はできるだけ小さくしなければならない。
【０００８】
【考案が解決しようとする課題】定電圧源１，２には誤
差（オフセット）が存在するため、非試験中で、Ｖi ＝
０であっても、Ｖ1 ，Ｖ2 は完全にゼロとはならず、僅
かのオフセット電圧が発生し、これらのオフセット電圧
は一般に等しくない。そのため、 Ｉ0 ＝（Ｖ1 −Ｖ2 ）／（Ｒa ＋Ｒb ） ・・・（11） の電流が接続点Ｐ1 からＰ2 に流れる。いま、Ｖ1 −Ｖ
2 ＝１ｍＶ；Ｒa ，Ｒbがそれぞれ０．１ｍΩとする
と、 Ｉ0 ＝１（ｍｖ）／０．２（ｍΩ）＝５Ａ ・・・（12） となり、きわめて大きなオフセット電流Ｉ0 が流れてし
まう。非試験中であるから、被試験ＩＣ４は存在しない
か、或いは存在してもＩＣはオフ状態であって、その入
力抵抗ＲL はきわめて高いので、この電流Ｉ0 は定電圧
源１，２相互間に流れ、電力が無駄に消費される。この
電流は非試験中で、パフォーマンスボード３を挿脱時に
も流れるのでパフォーマンスボードのコネクタを破損さ
せる恐れもある。
差（オフセット）が存在するため、非試験中で、Ｖi ＝
０であっても、Ｖ1 ，Ｖ2 は完全にゼロとはならず、僅
かのオフセット電圧が発生し、これらのオフセット電圧
は一般に等しくない。そのため、 Ｉ0 ＝（Ｖ1 −Ｖ2 ）／（Ｒa ＋Ｒb ） ・・・（11） の電流が接続点Ｐ1 からＰ2 に流れる。いま、Ｖ1 −Ｖ
2 ＝１ｍＶ；Ｒa ，Ｒbがそれぞれ０．１ｍΩとする
と、 Ｉ0 ＝１（ｍｖ）／０．２（ｍΩ）＝５Ａ ・・・（12） となり、きわめて大きなオフセット電流Ｉ0 が流れてし
まう。非試験中であるから、被試験ＩＣ４は存在しない
か、或いは存在してもＩＣはオフ状態であって、その入
力抵抗ＲL はきわめて高いので、この電流Ｉ0 は定電圧
源１，２相互間に流れ、電力が無駄に消費される。この
電流は非試験中で、パフォーマンスボード３を挿脱時に
も流れるのでパフォーマンスボードのコネクタを破損さ
せる恐れもある。
【０００９】この考案の目的は、従来のこのような問題
を解決して、非試験中に両定電圧電源間に流れるオフセ
ット電流を軽減させようとするものである。
を解決して、非試験中に両定電圧電源間に流れるオフセ
ット電流を軽減させようとするものである。
【００１０】
【課題を解決するための手段】この考案では、第１、第
２定電圧源の各電圧ホロア回路の入力端にそれぞれスイ
ッチを挿入する。また、それらのスイッチを制御して、
被試験ＩＣの試験期間Ｔ中においてオン、非試験期間中
においてオフとなし、かつ、前記第１、第２定電圧源の
Ｄ／Ａ変換器を制御してその各出力電圧Ｖi を、前記試
験期間Ｔ内の所定の期間Ｔ0 において所定の電圧値に、
その期間Ｔ0 以外においてゼロに設定させる制御回路を
設ける。
２定電圧源の各電圧ホロア回路の入力端にそれぞれスイ
ッチを挿入する。また、それらのスイッチを制御して、
被試験ＩＣの試験期間Ｔ中においてオン、非試験期間中
においてオフとなし、かつ、前記第１、第２定電圧源の
Ｄ／Ａ変換器を制御してその各出力電圧Ｖi を、前記試
験期間Ｔ内の所定の期間Ｔ0 において所定の電圧値に、
その期間Ｔ0 以外においてゼロに設定させる制御回路を
設ける。
【００１１】
【実施例】この考案の実施例を図１Ａに、図２と対応す
る部分に同じ符号を付し、重複説明を省略する。この考
案では、定電圧源１，２の各電圧ホロア回路７の入力端
子と端子ＩＮとの間にスイッチＳＷが挿入される。各ス
イッチＳＷは制御回路２１により制御され、図１Ｂに示
すように被試験ＩＣ４の試験中（Ｔ期間）はオンとさ
れ、非試験中はオフとされる。また、Ｄ／Ａ変換器５
は、制御回路２１により制御されて、その出力Ｖi がス
イッチＳＷがオンである試験期間Ｔ内の期間Ｔ0におい
て所定の値に設定され、Ｔ0 以外の期間はＶi ＝０とさ
れる。詳しく言えば、Ａ／Ｄ変換器５の出力Ｖi はスイ
ッチＳＷがオンになってからＴ1 時間後に所定の値に設
定され、Ｖi が０に戻されてからＴ2 時間後にスイッチ
ＳＷがオフに戻される。
る部分に同じ符号を付し、重複説明を省略する。この考
案では、定電圧源１，２の各電圧ホロア回路７の入力端
子と端子ＩＮとの間にスイッチＳＷが挿入される。各ス
イッチＳＷは制御回路２１により制御され、図１Ｂに示
すように被試験ＩＣ４の試験中（Ｔ期間）はオンとさ
れ、非試験中はオフとされる。また、Ｄ／Ａ変換器５
は、制御回路２１により制御されて、その出力Ｖi がス
イッチＳＷがオンである試験期間Ｔ内の期間Ｔ0におい
て所定の値に設定され、Ｔ0 以外の期間はＶi ＝０とさ
れる。詳しく言えば、Ａ／Ｄ変換器５の出力Ｖi はスイ
ッチＳＷがオンになってからＴ1 時間後に所定の値に設
定され、Ｖi が０に戻されてからＴ2 時間後にスイッチ
ＳＷがオフに戻される。
【００１２】期間Ｔ0 ではＶ1 ，Ｖ2 が印加され、それ
によって接続点Ｐ1 ，Ｐ2 に流れる電流が測定される。
期間Ｔ0 では常にスイッチＳＷはオンであるので、スイ
ッチＳＷを追加しても測定になんの悪影響も与えない。
非試験中は各電圧源においてＶi ＝０で、かつスイッチ
ＳＷがオフであるから、保護抵抗ＲS と測定抵抗ＲM と
の接続点Ｐ3 及びＰ4 に、理想的にはそれぞれ（３），
（４）式より Ｖ1 ＝Ｖ2 ＝−（Ｒ2 ／Ｒ1 ）Ｖi ＝０ ・・・（13） の定電圧が設定される。しかし、実際には既に述べたよ
うに僅かなオフセット電圧が発生するので、 Ｉ0 ′＝（Ｖ1 −Ｖ2 ）／（ＲL1＋Ｒa ＋Ｒb ＋ＲL2） ・・・（14） の電流が点Ｐ3 からＰ4 に流れる。（１４）式で ＲL1，ＲL2≫Ｒa ，Ｒb ・・・（15） であるから、 Ｉ0 ′≒（Ｖ1 −Ｖ2 ）／（ＲL1＋ＲL2） ・・・（16） となる。例えば、従来例と同様にＶ1 −Ｖ2 ＝１ｍＶと
し、またＲL1，ＲL2が０．１Ωであったとすれば Ｉ0 ′＝１（ｍＶ）／０．２（Ω）＝５（ｍＡ） ・・・（17） となり、従来例（Ｉ0 ＝５Ａ）の１／１０００の電流に
軽減される。
によって接続点Ｐ1 ，Ｐ2 に流れる電流が測定される。
期間Ｔ0 では常にスイッチＳＷはオンであるので、スイ
ッチＳＷを追加しても測定になんの悪影響も与えない。
非試験中は各電圧源においてＶi ＝０で、かつスイッチ
ＳＷがオフであるから、保護抵抗ＲS と測定抵抗ＲM と
の接続点Ｐ3 及びＰ4 に、理想的にはそれぞれ（３），
（４）式より Ｖ1 ＝Ｖ2 ＝−（Ｒ2 ／Ｒ1 ）Ｖi ＝０ ・・・（13） の定電圧が設定される。しかし、実際には既に述べたよ
うに僅かなオフセット電圧が発生するので、 Ｉ0 ′＝（Ｖ1 −Ｖ2 ）／（ＲL1＋Ｒa ＋Ｒb ＋ＲL2） ・・・（14） の電流が点Ｐ3 からＰ4 に流れる。（１４）式で ＲL1，ＲL2≫Ｒa ，Ｒb ・・・（15） であるから、 Ｉ0 ′≒（Ｖ1 −Ｖ2 ）／（ＲL1＋ＲL2） ・・・（16） となる。例えば、従来例と同様にＶ1 −Ｖ2 ＝１ｍＶと
し、またＲL1，ＲL2が０．１Ωであったとすれば Ｉ0 ′＝１（ｍＶ）／０．２（Ω）＝５（ｍＡ） ・・・（17） となり、従来例（Ｉ0 ＝５Ａ）の１／１０００の電流に
軽減される。
【００１３】なお、図１ＢのＴ1 ，Ｔ2 期間ではスイッ
チＳＷはオンとされ、デバイス電源は従来と同じ回路構
成となり、オフセット電流Ｉ0 が点Ｐ1 からＰ2 に流れ
るが、きわめて短時間であるので問題ない。これ迄の説
明では２個の定電圧源を並列接続するものとしたが、こ
の考案は、これに限らずｎ（≧２）個の定電圧源を並列
接続した電源に容易に拡張できることは明らかである。
チＳＷはオンとされ、デバイス電源は従来と同じ回路構
成となり、オフセット電流Ｉ0 が点Ｐ1 からＰ2 に流れ
るが、きわめて短時間であるので問題ない。これ迄の説
明では２個の定電圧源を並列接続するものとしたが、こ
の考案は、これに限らずｎ（≧２）個の定電圧源を並列
接続した電源に容易に拡張できることは明らかである。
【００１４】
【考案の効果】この考案によれば、非試験時にはスイッ
チＳＷがオフとされるので、定電圧源１，２の接続点Ｐ
3 ，Ｐ4 （出力端子ＯＵＴ）にＶ1 ＝Ｖ2 ≒０の定電圧
が設定される。Ｖ1 ，Ｖ2 として僅かのオフセット電圧
が存在したとしても、これらのオフセット電圧によって
点Ｐ3 からＰ4 に流れる電流Ｉ0 ′は、定電圧源１，２
とパフォーマンスボード３との間の配線抵抗等ＲL1，Ｒ
L2によって従来より大幅に軽減され、無駄な電力消費が
防止される。
チＳＷがオフとされるので、定電圧源１，２の接続点Ｐ
3 ，Ｐ4 （出力端子ＯＵＴ）にＶ1 ＝Ｖ2 ≒０の定電圧
が設定される。Ｖ1 ，Ｖ2 として僅かのオフセット電圧
が存在したとしても、これらのオフセット電圧によって
点Ｐ3 からＰ4 に流れる電流Ｉ0 ′は、定電圧源１，２
とパフォーマンスボード３との間の配線抵抗等ＲL1，Ｒ
L2によって従来より大幅に軽減され、無駄な電力消費が
防止される。
【００１５】またパフォーマンスボード３の挿脱時にオ
フセット電流Ｉ0 ′が流れて、コネクタを破損されるよ
うな恐れもなくなる。
フセット電流Ｉ0 ′が流れて、コネクタを破損されるよ
うな恐れもなくなる。
【図１】Ａはこの考案の実施例を示す回路図、ＢはＡの
要部のタイムチャート。
要部のタイムチャート。
【図２】従来のＩＣテスタの並列接続デバイス電源の回
路図。
路図。
【図３】図２のパフォーマンスボード３の電流分布を説
明するための回路図。
明するための回路図。
Claims (1)
- 【請求項１】 被試験ＩＣの所定の同一の端子に配線を
通じてそれぞれ接続された第１、第２接続点を有するパ
フォーマンスボードと、 Ｄ／Ａ変換器の出力電圧Ｖi を第１抵抗器（その抵抗値
をＲ1 とする）を通じて、非反転入力端子が共通電位点
に接続された演算増幅器の反転入力端子に供給し、その
演算増幅器の出力電流を電流測定用抵抗器を通じ、更に
配線を通じて前記パフォーマンスボードの第１接続点に
供給し、その第１接続点に発生した電圧を他の配線を通
じて電圧ホロア回路に入力し、その電圧ホロア回路の入
力端子を前記電流測定用抵抗器の出力端に保護抵抗器を
介して接続し、その電圧ホロア回路の出力を第２抵抗器
（その抵抗値をＲ2 とする）を通じて前記演算増幅器の
反転入力端子に帰還させ、前記第１接続点に定電圧Ｖ＝
−（Ｒ2 ／Ｒ1 ）Ｖi を供給する第１定電圧源と、 前記第１定電圧源と同一の回路構成とされ、前記パフォ
ーマンスボードの第２接続点に前記定電圧Ｖを供給する
第２定電圧源とより成るＩＣテスタの並列接続デバイス
電源において、 前記第１、第２定電圧源の各電圧ホロア回路の入力端子
と前記他の配線との間にそれぞれスイッチを挿入し、 それらのスイッチを制御して、被試験ＩＣの試験期間Ｔ
中においてオンに、非試験期間中においてオフとなし、
かつ、前記第１、第２定電圧源のＤ／Ａ変換器を制御し
て、その各出力電圧Ｖi を、前記試験期間Ｔ内の所定の
期間Ｔ0 において所定の電圧値に、その期間Ｔ0 以外に
おいてゼロにそれぞれ設定させる制御回路を設けたこと
を特徴とする、 ＩＣテスタの並列接続デバイス電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312291U JP2565866Y2 (ja) | 1991-12-13 | 1991-12-13 | Ｉｃテスタの並列接続デバイス電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312291U JP2565866Y2 (ja) | 1991-12-13 | 1991-12-13 | Ｉｃテスタの並列接続デバイス電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553244U JPH0553244U (ja) | 1993-07-13 |
| JP2565866Y2 true JP2565866Y2 (ja) | 1998-03-25 |
Family
ID=14345780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10312291U Expired - Lifetime JP2565866Y2 (ja) | 1991-12-13 | 1991-12-13 | Ｉｃテスタの並列接続デバイス電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565866Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4594474B2 (ja) * | 2000-02-10 | 2010-12-08 | 株式会社アドバンテスト | 定電圧電源回路および試験装置 |
| KR20100103456A (ko) * | 2007-12-21 | 2010-09-27 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 측정 장치 |
-
1991
- 1991-12-13 JP JP10312291U patent/JP2565866Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553244U (ja) | 1993-07-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971021 |