JP2544401B2 - Dynamic memory cell - Google Patents
Dynamic memory cellInfo
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- JP2544401B2 JP2544401B2 JP62242942A JP24294287A JP2544401B2 JP 2544401 B2 JP2544401 B2 JP 2544401B2 JP 62242942 A JP62242942 A JP 62242942A JP 24294287 A JP24294287 A JP 24294287A JP 2544401 B2 JP2544401 B2 JP 2544401B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔概要〕 半導体装置におけるDRAMセル特にトレンチキャパシタ
セルに関し、 ソフトエラーおよびセル間パンチスルーに対する耐性
を高めると共に、蓄積キャパシタの容量をトレンチの深
さに比して大きく出来るようにすることを目的とし、 半導体基板に掘られたトレンチと、トレンチの内壁を
覆う絶縁膜と、トレンチ内に形成された蓄積キャパシタ
と、トレンチに隣接して半導体基板に形成されたトラン
ジスタとを有し、蓄積キャパシタは、筒状をなしてその
軸方向がトレンチの深さ方向を向いてトレンチ内に配置
され、且つトレンチ開口側の端部が電気的な接続部とな
る蓄積ノードと、トレンチ内の絶縁膜−蓄積ノード間お
よび蓄積ノード内を埋込みトレンチの底で半導体基板と
電気的に接続するセルプレートと、蓄積ノード−セルプ
レート間を絶縁するキャパシタ絶縁膜とにより構成さ
れ、蓄積ノードの接続部は、上記トランジスタを構成す
る拡散領域に電気的に接続されているように構成する。The present invention relates to a DRAM cell in a semiconductor device, in particular, a trench capacitor cell, and it is possible to improve resistance to soft error and inter-cell punch-through and to increase the capacity of a storage capacitor in comparison with the depth of a trench. In order to achieve the above, a trench formed in the semiconductor substrate, an insulating film covering the inner wall of the trench, a storage capacitor formed in the trench, and a transistor formed in the semiconductor substrate adjacent to the trench are provided. However, the storage capacitor has a tubular shape and is arranged in the trench with its axial direction facing the depth direction of the trench, and the end on the trench opening side serves as an electrical connection part and the storage node. A cell plate electrically connecting between the insulating film and the storage node and in the storage node with the semiconductor substrate at the bottom of the buried trench; Product node - is constituted by a capacitor insulating film for insulation between the cell plate, the connecting portion of the storage node is configured as being electrically connected to the diffusion region constituting the transistor.
本発明は、半導体装置におけるダイナミックメモリセ
ルに係り、特に、トレンチキャパシタセルに関す。The present invention relates to a dynamic memory cell in a semiconductor device, and more particularly to a trench capacitor cell.
半導体装置におけるDRAM（ダイナミック・ランダム・
アクセス・メモリ）のメモリセルであるダイナミックメ
モリセルは、高集積化の要請から蓄積キャパシタをトレ
ンチキャパシタ（溝堀り構造のキャパシタ）にしたトレ
ンチキャパシタセル（トレンチキャパシタを用いたメモ
リセル）が採用されるようになってきた。しかし従来の
トレンチキャパシタセルは、それなりの問題を有するこ
とからその解決が望まれている。DRAM (Dynamic Random
As a dynamic memory cell that is a memory cell of an access memory, a trench capacitor cell (memory cell using a trench capacitor) in which a storage capacitor is a trench capacitor (a capacitor having a trench structure) is adopted due to a demand for high integration. It started to come. However, the conventional trench capacitor cell has some problems, and therefore its solution is desired.
トレンチキャパシタセルが出現する以前に用いられた
DRAMセルは、第３図の側断面図に一例を示すスタックキ
ャパシタセルである。Used before the advent of trench capacitor cells
The DRAM cell is a stacked capacitor cell, an example of which is shown in the side sectional view of FIG.
第３図において、21はシリコン基板、22は素子分離絶
縁膜、25は蓄積キャパシタ、26はMOSトランジスタ、28
は層間絶縁膜、29はビット線、である。In FIG. 3, 21 is a silicon substrate, 22 is an element isolation insulating film, 25 is a storage capacitor, 26 is a MOS transistor, 28
Is an interlayer insulating film, and 29 is a bit line.
素子分離絶縁膜22は、隣接するセル間を分離してい
る。The element isolation insulating film 22 separates adjacent cells.
蓄積キャパシタ25は、トランジスタ26の対をなすソー
ス・ドレイン領域26aの一方に接続されて情報記憶のた
めの電荷を蓄積する蓄積ノード25a、その対向電極とな
り不図示の部分で基板21に接続されるかまたは他の一定
電位が印加されるセルプレート25b、蓄積ノード25a−セ
ルプレート25b間を絶縁し誘電体層となるキャパシタ絶
縁膜25c、によって構成され、スタックトキャパシタ
（積み重ね構造のキャパシタ）となっている。The storage capacitor 25 is connected to one of the source / drain regions 26a forming a pair of the transistor 26 and serves as a storage node 25a for storing electric charges for information storage, and an opposite electrode thereof, which is connected to the substrate 21 at a portion not shown. Alternatively, a cell plate 25b to which a constant potential is applied, and a capacitor insulating film 25c serving as a dielectric layer that insulates between the storage node 25a and the cell plate 25b, and becomes a stacked capacitor (a capacitor having a stacked structure). ing.
トランジスタ26はトランスファゲートとなり、そのゲ
ート電極26bはワード線となる。The transistor 26 becomes a transfer gate, and its gate electrode 26b becomes a word line.
そして、このように構成されるダイナミックメモリセ
ルでは、セル出力電圧のS/Nを確保するために、蓄積キ
ャパシタの容量を或る値より大きくする必要がある。Then, in the dynamic memory cell configured as described above, it is necessary to make the capacitance of the storage capacitor larger than a certain value in order to secure the S / N of the cell output voltage.
このため上記のスタックトキャパシタセルは、蓄積キ
ャパシタ25がスタック構造をなしてその電極面が平坦な
構成であることから、蓄積キャパシタ25の占有面積が大
きくなり、ダイナミックメモリセルの高集積化を阻害し
ている。Therefore, in the above stacked capacitor cell, since the storage capacitor 25 has a stack structure and the electrode surface thereof is flat, the area occupied by the storage capacitor 25 becomes large, which hinders high integration of the dynamic memory cell. are doing.
第４図はトレンチキャパシタセルの従来例の側断面図
である。FIG. 4 is a side sectional view of a conventional example of a trench capacitor cell.
第４図において、11はシリコン基板、12は素子分離絶
縁膜、15は蓄積キャパシタ、16はMOSトランジスタ、18
は層間絶縁膜、19はビット線、である。また、15aは蓄
積ノード、15bはセルプレート、15cはキャパシタ絶縁
膜、16aはソース・ドレイン領域、16bはゲート電極、で
ある。そして、第３図図示のスタックトキャパシタセル
と対比して、これらのそれぞれは、その符号の数字に10
を加えた数字の符号で示される対象物と機能を同じくし
ている。In FIG. 4, 11 is a silicon substrate, 12 is an element isolation insulating film, 15 is a storage capacitor, 16 is a MOS transistor, 18
Is an interlayer insulating film, and 19 is a bit line. Further, 15a is a storage node, 15b is a cell plate, 15c is a capacitor insulating film, 16a is a source / drain region, and 16b is a gate electrode. Then, in comparison with the stacked capacitor cell shown in FIG.
It has the same function as that of the object indicated by the numeral code added with.
蓄積キャパシタ15は、セルプレート15bの下方突出部
が収まるトレンチ13を基板11に堀り、基板11のトレンチ
13内表面部に基板11と反対導電型の領域からなる蓄積ノ
ード15aを、更にその表面にキャパシタ絶縁膜15cを形成
した後、セルプレート15bを形成することによって形成
され、トレンチキャパシタになっている。このため電極
面が基板11の中に立体的に配置されており、占有面積が
容量に比して小さくなっている。The storage capacitor 15 has a trench 13 in which the downward protrusion of the cell plate 15b fits in the substrate 11, and the trench of the substrate 11 is formed.
A storage node 15a made of a region of the opposite conductivity type to the substrate 11 is formed on the inner surface portion of the substrate 13, a capacitor insulating film 15c is further formed on the surface thereof, and then a cell plate 15b is formed to form a trench capacitor. . Therefore, the electrode surfaces are three-dimensionally arranged in the substrate 11, and the occupied area is smaller than the capacitance.
このことから、トレンチキャパシタセルは、スタック
トキャパシタセルよりも高集積化が容易である。For this reason, the trench capacitor cell can be easily highly integrated as compared with the stacked capacitor cell.
しかしながら、この構成のトレンチキャパシタセル
は、蓄積キャパシタ15の上記構造から、パッケージ材料
などに含まれる放射性物質からのα線によるソフトエラ
ーに弱く、また、素子分離絶縁膜12の幅が小さくなる
と、その直下を挟んで対向する隣のセルの蓄積キャパシ
タ15との間にパンチスルーを起こすという問題がある。However, the trench capacitor cell of this configuration, due to the above structure of the storage capacitor 15, is vulnerable to soft error due to α-rays from a radioactive substance contained in the package material, and when the width of the element isolation insulating film 12 becomes small, There is a problem in that punch-through occurs between the storage capacitor 15 of the adjacent cell that faces the cell directly below.
更に、溝堀りにおける製造上の制約からトレンチ13の
深さに限度があるため、トレンチ13の深さ増大に依存し
た蓄積キャパシタ15の容量増大化に限度があり、安定な
情報記憶のための十分な容量を形成することが困難にな
る場合がある。Further, since there is a limit to the depth of the trench 13 due to manufacturing restrictions in trenching, there is a limit to increase the capacity of the storage capacitor 15 depending on the increase in the depth of the trench 13, and for stable information storage. It may be difficult to form a sufficient capacity.
上記問題点は、半導体基板に掘られたトレンチと、該
トレンチの内壁を覆う絶縁膜と、該トレンチ内に形成さ
れた蓄積キャパシタと、該トレンチに隣接して該半導体
基板に形成されたトランジスタとを有し、該蓄積キャパ
シタは、セルプレート、キャパシタ絶縁膜及び蓄積ノー
ドが筒状をなしてその軸方向が該トレンチの深さ方向を
向いて該トレンチ内に配置され、該セルプレートは該ト
レンチ内壁に絶縁膜を介して形成された筒状部分と該ト
レンチの中心部に形成された中心部分とからなり、且つ
該筒状部分と該中心部分とが該トレンチの底で該半導体
基板と電気的に接続され、該蓄積ノードは該セルプレー
トの該筒状部分と該中心部分の中間にキャパシタ絶縁膜
を介して形成され、且つ該トレンチの開口部分において
該トランジスタを構成する拡散領域に電気的に接続され
ているダイナミックメモリセルによって解決される。The above-mentioned problems include a trench dug in a semiconductor substrate, an insulating film covering an inner wall of the trench, a storage capacitor formed in the trench, and a transistor formed in the semiconductor substrate adjacent to the trench. The storage capacitor has a cell plate, a capacitor insulating film, and a storage node that are formed in a tubular shape, and the axial direction of the storage plate is oriented in the depth direction of the trench, and the storage plate is disposed in the trench. It is composed of a tubular portion formed on the inner wall via an insulating film and a central portion formed in the central portion of the trench, and the tubular portion and the central portion are electrically connected to the semiconductor substrate at the bottom of the trench. Electrically connected to each other, the storage node is formed between the cylindrical portion and the central portion of the cell plate via a capacitor insulating film, and the transistor is formed in the opening portion of the trench. Resolves to the diffusion region by the dynamic memory cells are electrically connected.
上記の構成では、蓄積キャパシタがトレンチ構造とな
っているもののその周囲が上記絶縁膜によって包囲され
ているため、先に述べたソフトエラーおよびセル間パン
チスルーに対する耐性が著しく高くなる。In the above structure, although the storage capacitor has a trench structure, the periphery of the storage capacitor is surrounded by the insulating film, so that the resistance to the soft error and the inter-cell punch through described above is significantly increased.
また、蓄積キャパシタは、筒状をなす蓄積ノードの内
外面が電極面となるため、トレンチの深さが同じであっ
ても容量が従来例の約２倍にすることが可能である。Further, in the storage capacitor, the inner and outer surfaces of the cylindrical storage node serve as electrode surfaces, so that the capacitance can be about double that of the conventional example even if the trench depth is the same.
かくして、トレンチキャパシタセルは、ソフトエラー
およびセル間パンチスルーに対する耐性が高まると共
に、蓄積キャパシタの容量が増大し、情報記憶機能の安
定性が向上する。Thus, the trench capacitor cell has improved resistance to soft errors and punch-through between cells, as well as increased capacity of the storage capacitor and improved stability of the information storage function.
以下本発明のDRAMセルであるトレンチキャパシタセル
の実施例について、第１図および第２図を用いて説明す
る。第１図は実施例の側断面図、第２図は実施例の製造
工程を示す側断面図である。An embodiment of a trench capacitor cell which is a DRAM cell of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 is a side sectional view of the embodiment, and FIG. 2 is a side sectional view showing a manufacturing process of the embodiment.
第１図において、１はｐ−シリコン基板、２は隣接す
るセル間を分離する二酸化シリコンの素子分離絶縁膜、
３は基板１に掘られたトレンチ、４はトレンチ３の内壁
を覆う二酸化シリコンの絶縁膜、５はトレンチ内に形成
された蓄積キャパシタ、６はトレンチ３に隣接して基板
１に形成されてトランスファゲートとなるMOSトランジ
スタ、７は蓄積キャパシタ５とトランジスタ６を接続す
るn+−ポリシリコンの接続線、８は層間絶縁膜、９はビ
ット線、である。In FIG. 1, 1 is a p-silicon substrate, 2 is an element isolation insulating film of silicon dioxide for separating adjacent cells,
3 is a trench dug in the substrate 1, 4 is an insulating film of silicon dioxide covering the inner wall of the trench 3, 5 is a storage capacitor formed in the trench, 6 is a transfer capacitor formed on the substrate 1 adjacent to the trench 3. A MOS transistor serving as a gate, 7 is an n + -polysilicon connection line that connects the storage capacitor 5 and the transistor 6, 8 is an interlayer insulating film, and 9 is a bit line.
蓄積キャパシタ５は、筒状をなしてその軸方向がトレ
ンチ３の深さ方向を向いてトレンチ３内に配置され、且
つトレンチ３開口側の端部が接続線７との接続部となる
n+−ポリシリコンの蓄積ノード5a、トレンチ３内の絶縁
膜４−蓄積ノード5a間および蓄積ノード5a内を埋込みト
レンチ３の底で基板１と接続するp+−ポリシリコンのセ
ルプレート5b、蓄積ノード5a−セルプレート5b間を絶縁
し誘電体層となる二酸化シリコンのキャパシタ絶縁膜5
c、によって構成され、トレンチキャパシタとなってい
る。The storage capacitor 5 has a cylindrical shape and is arranged in the trench 3 with its axial direction facing the depth direction of the trench 3 and the end portion on the opening side of the trench 3 serves as a connection portion with the connection line 7.
n + -polysilicon storage node 5a, insulating film 4 in the trench 3 between the storage node 5a and the storage node 5a is connected to the substrate 1 at the bottom of the buried trench 3 p + -polysilicon cell plate 5b, storage Capacitor insulating film 5 of silicon dioxide that serves as a dielectric layer that insulates between node 5a and cell plate 5b
It is composed of c and becomes a trench capacitor.
蓄積ノード5aは、トランジスタ６の対をなすソース・
ドレイン領域6aの一方に接続線７を介して接続され、従
来例の蓄積ノード15aと同様に情報記憶のための電荷を
蓄積する。セルプレート5bは、従来例のセルプレート15
bと同様に蓄積ノード5aの対向電極であるが、トレンチ
３の底で基板１と接続されているためセルプレート15b
の場合の如き不図示部分での基板１への接続が不要であ
る。The storage node 5a is a pair of sources of the transistor 6
It is connected to one side of the drain region 6a through the connection line 7 and accumulates electric charges for information storage similarly to the storage node 15a of the conventional example. The cell plate 5b is the cell plate 15 of the conventional example.
Similar to b, it is the opposite electrode of the storage node 5a, but since it is connected to the substrate 1 at the bottom of the trench 3, the cell plate 15b
In this case, it is not necessary to connect to the substrate 1 at the unillustrated portion.
そして、蓄積キャパシタ５は、蓄積ノード5aの内外面
が電極面となるため、トレンチ３の深さが従来例のトレ
ンチ13と同じであっても蓄積ノード5aの下端がトレンチ
３の底に近ければ、容量が従来例の蓄積キャパシタ15の
約２倍になる。これは、トレンチを利用した場合の蓄積
キャパシタ容量増大に対する制約を、従来例の場合より
大きく緩和させるものである。In the storage capacitor 5, since the inner and outer surfaces of the storage node 5a are electrode surfaces, even if the depth of the trench 3 is the same as that of the conventional trench 13, if the lower end of the storage node 5a is close to the bottom of the trench 3. , The capacitance is about twice that of the conventional storage capacitor 15. This alleviates the restriction on the increase in the storage capacitor capacity when using the trench to a greater extent than in the case of the conventional example.
また、このトレンチキャパシタセルは、蓄積キャパシ
タ５がトレンチキャパシタとなているもののその周囲が
絶縁膜４によって包囲されているため、従来例で問題に
なったソフトエラーおよびセル間パンチスルーに対する
耐性が著しく高くなっている。Further, in this trench capacitor cell, although the storage capacitor 5 is a trench capacitor, the periphery of the storage capacitor 5 is surrounded by the insulating film 4, so that the resistance to the soft error and the inter-cell punch through, which have been problems in the conventional example, is remarkable. It's getting higher.
上述したトレンチキャパシタセルは、第２図に示すよ
うにして製造することが出来る。即ち、第２図におい
て、 先ず〔図（ａ）参照〕、LOCOS法により基板１に素子
分離絶縁膜２を形成した後、レジストマスクを用いた異
方性RIE（反応性イオンエッチング）によりトレンチ３
を堀り、熱酸化およびRIEにより絶縁膜４を形成する。The above-mentioned trench capacitor cell can be manufactured as shown in FIG. That is, referring to FIG. 2A, first, the element isolation insulating film 2 is formed on the substrate 1 by the LOCOS method, and then the trench 3 is formed by anisotropic RIE (reactive ion etching) using a resist mask.
And the insulating film 4 is formed by thermal oxidation and RIE.
次いで〔図（ｂ）参照〕、CVD（化学気相成長）によ
りトレンチ３内の表面を覆う所定の厚さにp+−ポリシリ
コンを堆積して、セルプレート5bの絶縁膜４および基板
１に接する部分を形成し、熱酸化してキャパシタ絶縁膜
5cの一部を形成する。Next, referring to FIG. (B), p + -polysilicon is deposited to a predetermined thickness to cover the surface in the trench 3 by CVD (Chemical Vapor Deposition), and is deposited on the insulating film 4 of the cell plate 5b and the substrate 1. Form the contact area and thermally oxidize to form the capacitor insulation film
Form part of 5c.
次いで〔図（ｃ）参照〕、蓄積ノード5aとなるn+−ポ
リシリコンをCVDにより堆積してトレンチ３内を埋込み
平坦化してから、再度n+−ポリシリコンを所定の厚さに
堆積しこれをパターン化して接続線７を形成する。Then, as shown in FIG. 6C, n + -polysilicon that will become the storage node 5a is deposited by CVD to fill the trench 3 and planarize it, and then n + -polysilicon is deposited again to a predetermined thickness. Is patterned to form the connection line 7.
次いで〔図（ｄ）参照〕、先のn+−ポリシリコンにキ
ャパシタ絶縁膜5cを貫く深さのトレンチ3aを掘って蓄積
ノード5aを形成する。Next, as shown in FIG. 3D, the storage node 5a is formed by digging the trench 3a having a depth penetrating the capacitor insulating film 5c in the n + -polysilicon.
次いで〔図（ｅ）参照〕、熱酸化して蓄積ノード5aお
よび接続線７の露出面にキャパシタ絶縁膜5cの残部を形
成し、CVDによりp+−ポリシリコンをトレンチ３が埋込
まれて盛り上がるまで堆積し平坦化およびパターン化し
てセルプレート5bを完成し、蓄積キャパシタ５の形成を
完了する。[See FIG. 6E] Next, thermal oxidation is performed to form the remaining portion of the capacitor insulating film 5c on the exposed surfaces of the storage node 5a and the connection line 7, and the trench 3 is filled with p + -polysilicon to swell by CVD. After that, the cell plate 5b is completed by flattening and patterning to complete the formation of the storage capacitor 5.
その後は、MOSトランジスタ６、層間絶縁膜８、ビッ
ト線９、を通常の方法で形成して第１図図示のトレンチ
キャパシタセルを完成する。After that, the MOS transistor 6, the interlayer insulating film 8 and the bit line 9 are formed by a usual method to complete the trench capacitor cell shown in FIG.
なお、上述の中にあるp+−ポリシリコンまたはn+−ポ
リシリコンの堆積は、ノンドープで堆積してから不純物
を導入しても良い。The p + -polysilicon or the n + -polysilicon described above may be deposited without doping and then the impurities may be introduced.
以上説明したように本発明の構成によれば、半導体装
置におけるDRAMセル特にトレンチキャパシタセルにおい
て、ソフトエラーおよびセル間パンチスルーに対する耐
性を高めると共に、蓄積キャパシタの容量をトレンチの
深さに比して大きく出来るようになり、情報記憶機能の
安定性を向上させる効果がある。As described above, according to the configuration of the present invention, in a DRAM cell in a semiconductor device, particularly in a trench capacitor cell, resistance to soft error and punch-through between cells is increased, and the capacitance of the storage capacitor is compared with the depth of the trench. This makes it possible to increase the size, and has the effect of improving the stability of the information storage function.
第１図は実施例の側断面図、 第２図は実施例の製造工程を示す側断面図、 第３図はスタックトチャパシタセルの一例の側断面図、 第４図はトレンチキャパシタセルの従来例の側断面図、 である。 図において、 １、11、21はシリコン基板、２、12、22は素子分離絶縁
膜、３、13はトレンチ、４は絶縁膜、５、15、25は蓄積
キャパシタ、5a、15a、25aは蓄積ノード、5b、15b、25b
はセルプレート、5c、15c、25cはキャパシタ絶縁膜、
６、16、26はMOSトランジスタ、6a、16a、26aはソース
・ドレイン領域、７は接続線、８、18、28は層間絶縁
膜、９、19、29はビット線、である。1 is a side sectional view of an embodiment, FIG. 2 is a side sectional view showing a manufacturing process of the embodiment, FIG. 3 is a side sectional view of an example of a stacked chapacita cell, and FIG. 4 is a conventional trench capacitor cell. FIG. 3 is a side sectional view of an example. In the figure, 1, 11, 21 are silicon substrates, 2, 12, 22 are element isolation insulating films, 3, 13 are trenches, 4 are insulating films, 5, 15, 25 are storage capacitors, 5a, 15a, 25a are storage Node, 5b, 15b, 25b
Is a cell plate, 5c, 15c and 25c are capacitor insulating films,
6, 16 and 26 are MOS transistors, 6a, 16a and 26a are source / drain regions, 7 is a connecting line, 8, 18 and 28 are interlayer insulating films, and 9, 19 and 29 are bit lines.
Claims (1)
ンチの内壁を覆う絶縁膜と、該トレンチ内に形成された
蓄積キャパシタと、該トレンチに隣接して該半導体基板
に形成されたトランジスタとを有し、 該蓄積キャパシタは、セルプレート、キャパシタ絶縁膜
及び蓄積ノードが筒状をなしてその軸方向が該トレンチ
の深さ方向を向いて該トレンチ内に配置され、 該セルプレートは該トレンチ内壁に絶縁膜を介して形成
された筒状部分と該トレンチの中心部に形成された中心
部分とからなり、且つ該筒状部分と該中心部分とが該ト
レンチの底で該半導体基板と電気的に接続され、該蓄積
ノードは該セルプレートの該筒状部分と該中心部分の中
間にキャパシタ絶縁膜を介して形成され、且つ該トレン
チの開口部分において該トランジスタを構成する拡散領
域に電気的に接続されていることを特徴とするダイナミ
ックメモリセル。1. A trench formed in a semiconductor substrate, an insulating film covering an inner wall of the trench, a storage capacitor formed in the trench, and a transistor formed in the semiconductor substrate adjacent to the trench. The storage capacitor has a cell plate, a capacitor insulating film, and a storage node which are arranged in the trench such that the cell plate has a cylindrical shape and the axial direction of the storage plate faces the depth direction of the trench. It is composed of a tubular portion formed on the inner wall via an insulating film and a central portion formed in the central portion of the trench, and the tubular portion and the central portion are electrically connected to the semiconductor substrate at the bottom of the trench. Electrically connected to each other, the storage node is formed between the cylindrical portion and the central portion of the cell plate via a capacitor insulating film, and the transistor is formed in the opening portion of the trench. Dynamic memory cells, characterized by being electrically connected to the diffusion region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242942A JP2544401B2 (en) | 1987-09-28 | 1987-09-28 | Dynamic memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242942A JP2544401B2 (en) | 1987-09-28 | 1987-09-28 | Dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484748A JPS6484748A (en) | 1989-03-30 |
| JP2544401B2 true JP2544401B2 (en) | 1996-10-16 |
Family
ID=17096513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242942A Expired - Lifetime JP2544401B2 (en) | 1987-09-28 | 1987-09-28 | Dynamic memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544401B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797622B2 (en) * | 1986-03-03 | 1995-10-18 | 富士通株式会社 | Semiconductor memory |
-
1987
- 1987-09-28 JP JP62242942A patent/JP2544401B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484748A (en) | 1989-03-30 |
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