JP3120462B2 - Semiconductor integrated circuit device and method of manufacturing the same - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関するものであり、特にダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭと言
う）を構成するスタックト・キャパシタ・セル及びその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly to a stacked capacitor cell constituting a dynamic random access memory (hereinafter referred to as DRAM) and a method of manufacturing the same. About the method.
【０００２】[0002]
【従来の技術】図２１は従来のＤＲＡＭのスタックト・
キャパシタ・セルの断面図を示すものである。図２１に
おいて、１は半導体基板、２はフィ−ルド酸化膜、３は
ソ−ス領域、４はドレイン領域、５はゲ−ト電極及びワ
−ド線、６はビット線、７は層間絶縁膜、８は電荷蓄積
電極、９は容量絶縁膜、１０はプレ−ト電極である。ま
た、１３ａは上部絶縁膜、１５は酸化膜のサイドウォー
ルである。半導体基板１は、フィ−ルド酸化膜２によっ
て各メモリ・セルに区画されている。メモリ・セル用の
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極５から構成されている。メモリ・セル用キ
ャパシタ・セルは電荷蓄積電極８、容量絶縁膜９、及び
プレ−ト電極１０からなり、電荷は電荷蓄積電極８に蓄
えられる。そしてゲ−ト電極５に印加された電圧によ
り、前記ＭＯＳトランジスタがオン（ＯＮ）し、電荷蓄
積電極８に蓄えられた電荷がソ−ス領域３を介してビッ
ト線６に流れ、情報の書き込み、読み出しを可能にす
る。2. Description of the Related Art FIG. 21 shows a stacked DRAM of a conventional DRAM.
FIG. 3 shows a sectional view of a capacitor cell. In FIG. 21, 1 is a semiconductor substrate, 2 is a field oxide film, 3 is a source region, 4 is a drain region, 5 is a gate electrode and a word line, 6 is a bit line, and 7 is interlayer insulation. Reference numeral 8 denotes a charge storage electrode, 9 denotes a capacitor insulating film, and 10 denotes a plate electrode. 13a is an upper insulating film, and 15 is a sidewall of an oxide film. Semiconductor substrate 1 is divided into memory cells by a field oxide film 2. A MOS transistor for a memory cell includes a source region 3, a drain region 4, a gate oxide film 11a, and a gate electrode 5 formed on the surface of a semiconductor substrate 1. The capacitor cell for a memory cell includes a charge storage electrode 8, a capacitor insulating film 9, and a plate electrode 10, and charges are stored in the charge storage electrode 8. The MOS transistor is turned on (ON) by the voltage applied to the gate electrode 5, and the charge stored in the charge storage electrode 8 flows to the bit line 6 via the source region 3 to write information. , Enabling reading.
【０００３】[0003]
【発明が解決しようとする課題】従来例で示したスタッ
クト・キャパシタ・セルにおいて、ＤＲＡＭの大容量化
が進み、素子の微細化が進むと、メモリ・セルの面積の
縮小化に伴いセルの電荷容量が充分でないという問題を
有していた。In the stacked capacitor cell shown in the conventional example, as the capacity of the DRAM has been increased and the element has been miniaturized, the electric charge of the cell has been reduced as the area of the memory cell is reduced. There was a problem that the capacity was not sufficient.
【０００４】また、セルの電荷容量を大きく得るために
多くの３次元構造を有するセルが提案されているが、リ
ソグラフィの限界のため最小寸法が規定され、複雑な形
状が形成できない。そのため、キャパシタの高さを高く
する必要があり、メモリセル部と周辺回路部との段差が
大きくなり、その段差上に形成される配線のパターンニ
ングの困難さ、及び配線の断線という問題を有してい
た。In order to obtain a large charge capacity of a cell, a cell having a large number of three-dimensional structures has been proposed. However, a minimum size is specified due to a limitation of lithography, and a complicated shape cannot be formed. Therefore, it is necessary to increase the height of the capacitor, and the step between the memory cell section and the peripheral circuit section becomes large, which causes problems such as difficulty in patterning wiring formed on the step and disconnection of the wiring. Was.
【０００５】本発明は、リソグラフィによって規定され
る最小寸法に影響されず、小さな領域で大きな電荷容量
が得られるキャパシタ・セルを有するＤＲＡＭからなる
半導体集積回路装置及びその製造方法を提供することを
目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor integrated circuit device comprising a DRAM having a capacitor cell capable of obtaining a large charge capacity in a small area without being affected by a minimum dimension defined by lithography, and a method of manufacturing the same. And
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に本発明では、半導体基板上に形成されたトランジスタ
と、前記トランジスタ上に形成したスタックトキャパシ
タとを備えた半導体集積回路装置であって、前記スタッ
クトキャパシタは、電荷蓄積電極と、容量絶縁膜と、前
記電荷蓄積電極と対向電極をなすプレート電極とが積層
された構造となっており、前記電荷蓄積電極は、底面部
分と側壁部分とから構成され、層間絶縁膜中に形成され
たコンタクト溝を介して、前記トランジスタの一方の拡
散層と電気的に接続され、前記電荷蓄積電極の底面部分
はすべて、表面が平坦になっている前記層間絶縁膜上に
平坦に形成されており、前記電荷蓄積電極の側壁部分は
前記底面部分表面に、直立した２重の枠状部分から構成
され、前記底面部分表面および前記枠状部分表面に、前
記容量絶縁膜および前記プレート電極が設けられてお
り、ビット線は、前記トランジスタの他方の拡散層に接
触するとともに、前記トランジスタのサイドウォールに
接触するように形成されており、前記ビット線は、前記
層間絶縁膜中に形成されるとともに、前記プレート電極
下に位置している、半導体集積回路装置とする。また、
半導体基板上に形成されたトランジスタと、前記トラン
ジスタ上に形成されたスタックトキャパシタとを備えた
半導体集積回路装置であって、前記スタックトキャパシ
タは、電荷蓄積電極と、容量絶縁膜と、前記電荷蓄積電
極と対向電極をなすプレート電極とが積層された構造と
なっており、前記電荷蓄積電極は、底面部分、側壁部
分、柱状部分とから構成され、層間絶縁膜中に形成され
たコンタクト溝を介して、前記トランジスタの一方の拡
散層と電気的に接続され、前記電荷蓄積電極の底面部分
はすべて、表面が平坦になっている前記層間絶縁膜上に
平坦に形成されており、前記柱状部分は前記コンタクト
溝上部の前記電荷蓄積電極の底面部分上に形成され、前
記電荷蓄積電極の側壁部分は、前記底面部分表面に形成
されるとともに、前記柱状部分を囲む枠状部分から構成
され、前記底面部分表面、柱状部分表面および前記枠状
部分表面に、前記容量絶縁膜、およびプレート電極が設
けられ、ビット線は、前記トランジスタの他方の拡散層
に接触するとともに、前記トランジスタのサイドウォー
ルに接触するように形成されており、前記ビット線は、
前記層間絶縁膜中に形成されるとともに、前記プレート
電極下に位置している、半導体集積回路装置とする。ま
た、半導体基板上の平坦な層間絶縁膜にコンタクト溝を
形成する工程と、前記コンタクト溝内部と前記層間絶縁
膜表面上に、平坦な第１導電性膜を形成する工程と、前
記コンタクト溝上部の前記第１導電性膜上に、側壁を有
する第１被着膜を形成する工程と、前記第１被着膜の側
壁および前記第１導電性膜の露出した表面上に、第２導
電性膜を形成する工程と、前記第２導電性膜上に第２被
着膜を形成し、前記第２被着膜を異方性エッチングする
ことにより、前記第２導電性膜の側壁の周囲に第２被着
膜を残置させる工程と、前記第２導電性膜および前記第
２被着膜上に、第３導電性膜を形成する工程と、前記第
１導電性膜、前記第２導電性膜および前記第３導電性膜
を、前記層間絶縁膜が露出するまで異方性エッチングす
ることにより、セルフアラインで、前記第２被着膜の側
壁の周囲に前記第３導電性膜を枠状に残置させるととも
に、前記第１被着膜の側壁の周囲に前記第２導電性膜を
枠状に残置させ、前記第１導電性膜、前記枠状の第２導
電性膜および前記枠状の前記第３導電性膜により電荷蓄
積電極を形成する工程と、前記第１被着膜および前記第
２被着膜を除去する工程と、前記電荷蓄積電極上に、容
量絶縁膜およびプレート電極を形成することにより、キ
ャパシタを形成する工程とを備えた半導体集積回路装置
の製造方法とする。また、半導体基板上の平坦な層間絶
縁膜にコンタクト溝を形成する工程と、前記コンタクト
溝内部と前記層間絶縁膜表面上に、平坦な第１導電性膜
を形成する工程と、前記コンタクト溝上部の前記第１導
電性膜上に、側壁を有する第１被着膜を形成する工程
と、前記第１被着膜の側壁および前記第１導電性膜の露
出した表面上に、第２導電性膜を形成する工程と、前記
第２導電性膜を異方性エッチングすることにより、前記
第１被着膜の側壁の周囲にのみ第２導電性膜を残置させ
る工程と、前記第１導電性膜および前記残置した第２導
電性膜を覆うように第２被着膜を形成する工程と、前記
第２被着膜を、前記第１導電性膜が露出するまで異方性
エッチングすることにより、前記第２導電性膜の側壁の
周囲にのみ前記第２被着膜を残置させる工程と、前記第
１導電性膜および前記残置した第２被着膜を覆うように
第３導電性膜を形成し、前記第１導電性膜および第３導
電性膜を、前記層間絶縁膜が露出するまで異方性エッチ
ングすることにより、セルフアラインで、前記第２被着
膜の側壁の周囲にのみ前記第３導電性膜を枠状に残置さ
せるとともに、前記第１被着膜の側壁の周囲にのみ前記
第２導電性膜を枠状に残置させ、前記第１導電性膜、前
記枠状の第２導電性膜および前記枠状の前記第３導電性
膜により電荷蓄積電極を形成する工程と、前記第１被着
膜および前記第２被着膜を除去する工程と、前記電荷蓄
積電極上に、容量絶縁膜およびプレート電極を形成する
ことにより、キャパシタを形成する工程とを備えた半導
体集積回路装置の製造方法とする。また、半導体基板上
の平坦な層間絶縁膜にコンタクト溝を形成する工程と、
前記コンタクト溝内部と前記層間絶縁膜表面上に、平坦
な第１導電性膜を形成する工程と、前記コンタクト溝上
部の前記第１導電性膜上に、柱状の第２導電性膜を形成
する工程と、前記第１導電性膜および前記第２導電性膜
を覆うように被着膜を形成し、前記被着膜を、前記第１
導電性膜が露出するまで異方性エッチングをすることに
より、セルフアラインで前記柱状の第２導電性膜の周囲
にのみ前記被着膜を残置させる工程と、前記第１導電性
膜および前記残置した第２被着膜を覆うように第３導電
性膜を形成し、前記第１導電性膜および第３導電性膜
を、前記層間絶縁膜が露出するまで異方性エッチングす
ることにより、セルフアラインで、前記被着膜の側壁の
周囲にのみ前記第３導電性膜を枠状に残置させることに
より、前記第１導電性膜、前記柱状第２導電性膜、およ
び前記枠状第３導電性膜により電荷蓄積電極を形成する
工程と、前記第１被着膜および前記第２被着膜を除去す
る工程と、前記電荷蓄積電極上に、容量絶縁膜およびプ
レート電極を形成することにより、キャパシタを形成す
る工程とを備えた半導体集積回路装置の製造方法とす
る。According to the present invention, there is provided a semiconductor integrated circuit device comprising: a transistor formed on a semiconductor substrate; and a stacked capacitor formed on the transistor. The stacked capacitor has a structure in which a charge storage electrode, a capacitance insulating film, and a plate electrode serving as the counter electrode and the charge storage electrode are stacked, and the charge storage electrode has a bottom surface portion and a side wall portion. And is electrically connected to one of the diffusion layers of the transistor via a contact groove formed in the interlayer insulating film, and the entire bottom surface of the charge storage electrode has a flat surface. The charge storage electrode is formed flat on the interlayer insulating film, and a side wall portion of the charge storage electrode is formed of an upright double frame-shaped portion on the bottom surface. The capacitor insulating film and the plate electrode are provided on the surface and the surface of the frame-shaped portion, and the bit line is formed so as to contact the other diffusion layer of the transistor and to contact the sidewall of the transistor. The bit line is formed in the interlayer insulating film and is located below the plate electrode. Also,
A semiconductor integrated circuit device comprising: a transistor formed on a semiconductor substrate; and a stacked capacitor formed on the transistor, wherein the stacked capacitor includes a charge storage electrode, a capacitor insulating film, The charge storage electrode has a structure in which a storage electrode and a plate electrode serving as a counter electrode are laminated, and the charge storage electrode includes a bottom portion, a side wall portion, and a columnar portion, and has a contact groove formed in an interlayer insulating film. The bottom surface of the charge storage electrode is electrically connected to one of the diffusion layers of the transistor, and the entire bottom surface of the charge storage electrode is formed flat on the interlayer insulating film having a flat surface. Is formed on the bottom surface of the charge storage electrode above the contact groove, and the side wall portion of the charge storage electrode is formed on the bottom surface, A capacitor insulating film and a plate electrode are provided on the bottom surface, the columnar surface and the frame surface, and the bit line is formed of the other diffusion layer of the transistor. And the bit line is formed so as to contact the sidewall of the transistor.
A semiconductor integrated circuit device formed in the interlayer insulating film and located below the plate electrode. A step of forming a contact groove in a flat interlayer insulating film on the semiconductor substrate; a step of forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; Forming a first deposition film having a side wall on the first conductive film, and forming a second conductive film on the side wall of the first deposition film and on the exposed surface of the first conductive film. Forming a film, forming a second deposition film on the second conductive film, and anisotropically etching the second deposition film to form a film around the side wall of the second conductive film. Leaving a second deposited film, forming a third conductive film on the second conductive film and the second deposited film, and removing the first conductive film and the second conductive film. Anisotropically etching the film and the third conductive film until the interlayer insulating film is exposed, The third conductive film is left in a frame shape around the side wall of the second deposition film by a lua line, and the second conductive film is left in a frame shape around the side wall of the first deposition film. Forming a charge storage electrode using the first conductive film, the frame-shaped second conductive film, and the frame-shaped third conductive film; and forming the first deposition film and the second deposition film. A method for manufacturing a semiconductor integrated circuit device, comprising: a step of removing a deposited film; and a step of forming a capacitor by forming a capacitor insulating film and a plate electrode on the charge storage electrode. A step of forming a contact groove in a flat interlayer insulating film on the semiconductor substrate; a step of forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; Forming a first deposition film having a side wall on the first conductive film, and forming a second conductive film on the side wall of the first deposition film and on the exposed surface of the first conductive film. Forming a film, anisotropically etching the second conductive film to leave the second conductive film only around the side wall of the first deposition film, Forming a second deposited film so as to cover the film and the remaining second conductive film, and anisotropically etching the second deposited film until the first conductive film is exposed. Leaving the second deposited film only around the side wall of the second conductive film. A third conductive film is formed so as to cover the first conductive film and the remaining second deposition film, and the first conductive film and the third conductive film are formed by the interlayer insulating film. By performing anisotropic etching until the third conductive film is exposed, the third conductive film is left in a frame shape only around the side wall of the second deposition film in a self-alignment manner. The second conductive film is left in the form of a frame only at the periphery, and a charge storage electrode is formed by the first conductive film, the frame-shaped second conductive film, and the frame-shaped third conductive film. A step of removing the first deposition film and the second deposition film, and a process of forming a capacitor insulating film and a plate electrode on the charge storage electrode to form a capacitor. The method is for manufacturing a semiconductor integrated circuit device. Forming a contact groove in a flat interlayer insulating film on the semiconductor substrate;
Forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; and forming a columnar second conductive film on the first conductive film above the contact groove. Forming a deposition film so as to cover the first conductive film and the second conductive film, and forming the deposition film on the first conductive film and the second conductive film.
Performing anisotropic etching until the conductive film is exposed, thereby leaving the deposited film only around the columnar second conductive film in a self-aligned manner; and forming the first conductive film and the remaining film. Forming a third conductive film so as to cover the second deposited film, and anisotropically etching the first conductive film and the third conductive film until the interlayer insulating film is exposed; By aligning and leaving the third conductive film in a frame shape only around the side wall of the deposition film, the first conductive film, the columnar second conductive film, and the frame-shaped third conductive film are left. Forming a charge storage electrode with a conductive film, removing the first deposition film and the second deposition film, and forming a capacitor insulating film and a plate electrode on the charge storage electrode. Forming a capacitor A method for producing a body integrated circuit device.
【０００７】[0007]
【０００８】[0008]
【０００９】[0009]
【００１０】[0010]
【００１１】[0011]
【作用】本発明の請求項１に係る構成により、電荷蓄積
電極の底面上に、直立した少なくとも２重の枠状部分を
有し、その枠状部分の表面もキャパシタとして使用して
いるので、キャパシタの表面積が大きくなり、従来のス
タックト・キャパシタ・セルと同じ面積でより大きな電
荷容量を得ることができる。According to the structure of the first aspect of the present invention, the charge storage electrode has at least a double upright frame portion on the bottom surface, and the surface of the frame portion is also used as a capacitor. The surface area of the capacitor is increased, and a larger charge capacity can be obtained in the same area as the conventional stacked capacitor cell.
【００１２】また本発明の請求項２に係る構成により、
電荷蓄積電極の底面上に、直立した柱状の部分と、それ
を囲む枠状部分を有し、それらの表面もキャパシタとし
て使用しているのでキャパシタの表面積が大きくなり、
従来のスタックト・キャパシタ・セルと同じ面積でより
大きな電荷容量を得ることができる。According to the second aspect of the present invention,
On the bottom surface of the charge storage electrode, there is an upright columnar portion and a frame-like portion surrounding it, and the surface area of the capacitor is increased because those surfaces are also used as capacitors,
A larger charge capacity can be obtained in the same area as a conventional stacked capacitor cell.
【００１３】また本発明の請求項３〜５に係る構成によ
り、導電性膜と被着膜の堆積と異方性エッチングを繰り
返すため、セルファラインでキャパシタを容易に形成で
きる。According to the third to fifth aspects of the present invention, since the deposition of the conductive film and the deposited film and the anisotropic etching are repeated, the capacitor can be easily formed by self-alignment.
【００１４】[0014]
【実施例】（実施例１）図１は本発明の第一実施例にお
ける半導体集積回路装置ＤＲＡＭのメモリ−・セルの構
造断面図を示すものである。FIG. 1 is a sectional view showing the structure of a memory cell of a semiconductor integrated circuit device DRAM according to a first embodiment of the present invention.
【００１５】図１（ａ）において、メモリ・セル用のＭ
ＯＳトランジスタは半導体基板１の表面に形成されたソ
−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及び
ゲ−ト電極（ワード線）５から構成されている。メモリ
・セル用キャパシタ・セルは電荷蓄積電極８、容量絶縁
膜９、及びプレ−ト電極１０からなり、電荷は電荷蓄積
電極８に蓄えられる。ビット線６はポリシリコン膜１６
ａと高融点金属のシリサイド膜１７ａの複合膜からな
る。また２はフィ−ルド酸化膜、７は層間絶縁膜、１３
ａは上部絶縁膜、１５は酸化膜のサイドウォールであ
る。図１（ｂ）は図１（ａ）のＸ−Ｙ断面図である。In FIG. 1A, M for a memory cell
The OS transistor includes a source region 3, a drain region 4, a gate oxide film 11a, and a gate electrode (word line) 5 formed on the surface of the semiconductor substrate 1. The capacitor cell for a memory cell includes a charge storage electrode 8, a capacitor insulating film 9, and a plate electrode 10, and charges are stored in the charge storage electrode 8. The bit line 6 is a polysilicon film 16
a and a composite film of a refractory metal silicide film 17a. 2 is a field oxide film, 7 is an interlayer insulating film, 13
a is an upper insulating film, and 15 is a sidewall of an oxide film. FIG. 1B is an XY cross-sectional view of FIG.
【００１６】図１に示す構成によれば、電荷蓄積電極８
の底面上に、直立した２重の枠状部分を有し、その枠状
部分の表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。According to the structure shown in FIG.
Has a double frame-shaped portion standing upright on the bottom surface, and the surface of the frame-shaped portion is also used as a capacitor, so that the surface area of the capacitor is large and the same area as the conventional stacked capacitor cell is used. A larger charge capacity can be obtained.
【００１７】次に、本実施例のスタックト・キャパシタ
・セルの製造方法を説明する。図２では、Ｐ型（１０
０）面のＳｉ基板１の表面に、ＬＯＣＯＳ法により素子
分離領域にフィ−ルド酸化膜２を形成し、Ｓｉ基板の表
面を熱酸化することによりゲ−ト酸化膜１１を形成す
る。その後、ゲ−ト電極及びワ−ド線用のポリＳｉ膜１
２を堆積し、その上に上部絶縁膜１３としてＣＶＤ法に
よるSiO2膜を堆積する。Next, a method of manufacturing the stacked capacitor cell of this embodiment will be described. In FIG. 2, the P-type (10
A field oxide film 2 is formed in the element isolation region on the surface 0 of the Si substrate 1 by the LOCOS method, and a gate oxide film 11 is formed by thermally oxidizing the surface of the Si substrate. Thereafter, a poly-Si film 1 for the gate electrode and the word line is formed.
2 is deposited thereon, and a SiO2 film is deposited thereon as an upper insulating film 13 by a CVD method.
【００１８】図３では、フォトリソグラフィ工程により
パタ−ニングを行い、ドライエッチングによりゲ−ト電
極及びワ−ド線５を形成する。ゲ−ト電極とワ−ド線は
同一層で形成される。ゲ−ト電極及びワ−ド線５は、本
実施例ではｎ型不純物（Ｐ或はＡｓ）を含有したポリＳ
ｉ膜で構成される。またゲ−ト電極及びワ−ド線５とし
ては高融点金属、高融点金属のシリサイドの単層膜、或
はポリＳｉ膜と前記金属とを積層にした複合膜で形成し
てもよい。その後、ＣＶＤ法によりSiO2膜１４を全面に
堆積する。In FIG. 3, patterning is performed by a photolithography process, and gate electrodes and word lines 5 are formed by dry etching. The gate electrode and the word line are formed in the same layer. In this embodiment, the gate electrode and the word line 5 are made of poly-S containing an n-type impurity (P or As).
It is composed of an i film. Further, the gate electrode and the word line 5 may be formed of a single-layer film of a refractory metal, a silicide of the refractory metal, or a composite film in which a poly-Si film and the metal are laminated. Thereafter, a SiO2 film 14 is deposited on the entire surface by the CVD method.
【００１９】その後図４では、異方性エッチングにより
ゲ−ト電極５の側壁にサイドウォ−ル１５を形成する。
その後、イオン注入によりソ−ス領域３及びドレイン領
域４を形成する。Thereafter, in FIG. 4, a side wall 15 is formed on the side wall of the gate electrode 5 by anisotropic etching.
Thereafter, a source region 3 and a drain region 4 are formed by ion implantation.
【００２０】次に図５では、ポリＳｉ膜１６をＣＶＤ法
により堆積し、その後ウエットエッチングにより酸化膜
を除去後すぐに、スパッタ法により高融点金属のシリサ
イド１７を堆積したポリサイド構造の膜を形成する。そ
の後抵抗を下げるためにｎ型不純物（Ａｓ，Ｐ）をイオ
ン注入または拡散により導入する。Next, in FIG. 5, a poly-Si film 16 is deposited by a CVD method, and thereafter, immediately after removing an oxide film by wet etching, a film of a polycide structure is formed by depositing a refractory metal silicide 17 by a sputtering method. I do. Thereafter, an n-type impurity (As, P) is introduced by ion implantation or diffusion to reduce the resistance.
【００２１】その後図６では、フォトリソグラフィ工
程、及びドライエッチング工程によりビット線６を形成
する。前記ポリＳｉ膜１６をＣＶＤ法で堆積する時、ソ
−ス領域３とのコンタクト抵抗を下げるため、ＣＶＤ装
置のチャンバ−内を室温まで下げて、ウエットエッチン
グによりソ−ス領域３の表面の酸化膜を除去後、すぐに
ＣＶＤ装置のチャンバ−内に試料を挿入し、その後チャ
ンバ−内を真空にした後、昇温し、ポリＳｉ膜１６を堆
積した。（以下、上記のＣＶＤ法を低温挿入ＣＶＤ法と
呼ぶ）高融点金属のシリサイド膜１７は、低温挿入ＣＶ
Ｄ法で堆積してもよい。またはビット線６はｎ型不純物
（Ｐ或はＡｓ）を含有したポリＳｉ膜、高融点金属、高
融点金属のシリサイド、或はＡｌの単層膜で形成しても
よい。その後、第１絶縁膜となる層間絶縁膜７をＣＶＤ
法によるSiO2膜で形成する（工程１）。次に、電荷蓄積
電極８形成のためのコンタクト溝１８をフォトリソグラ
フィ工程及びドライエッチングにより形成する。Thereafter, in FIG. 6, a bit line 6 is formed by a photolithography process and a dry etching process. When depositing the poly-Si film 16 by the CVD method, in order to reduce the contact resistance with the source region 3, the inside of the chamber of the CVD apparatus is lowered to room temperature, and the surface of the source region 3 is oxidized by wet etching. Immediately after removing the film, the sample was inserted into the chamber of the CVD apparatus, and then the inside of the chamber was evacuated and then heated to deposit the poly-Si film 16. (Hereinafter, the above-mentioned CVD method is referred to as a low-temperature insertion CVD method.)
It may be deposited by the D method. Alternatively, the bit line 6 may be formed of a poly-Si film containing an n-type impurity (P or As), a refractory metal, a refractory metal silicide, or a single-layer film of Al. After that, the interlayer insulating film 7 serving as the first insulating film is formed by CVD.
A SiO2 film is formed by a method (Step 1). Next, a contact groove 18 for forming the charge storage electrode 8 is formed by a photolithography process and dry etching.
【００２２】次に図７では、全面にＰを数％含有した第
１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶＤ法に
より堆積することによりコンタクト溝１８を埋め込む。
その後ＣＶＤ法により第２絶縁膜となるSiO2膜を堆積し
た後、フォトリソグラフィ工程、及びドライエッチング
により例えば多角柱の形状を有するSiO2膜２０をセル部
に形成する。SiO2膜２０の形状は円柱状の形状を有して
いても良い。次に、低温挿入ＣＶＤ法により全面にＰを
数％含有した第２導電性膜となるポリＳｉ膜２１を堆積
する（工程２）。その後、ＣＶＤ法により第３絶縁膜と
なるSiO2膜２２を全面に堆積する（工程３）。Next, in FIG. 7, the contact groove 18 is buried by depositing a poly-Si film 19 serving as a first conductive film containing several% of P on the entire surface by a low-temperature insertion CVD method.
Then, after depositing an SiO2 film serving as a second insulating film by the CVD method, an SiO2 film 20 having, for example, a polygonal prism shape is formed in the cell portion by a photolithography process and dry etching. The shape of the SiO2 film 20 may have a columnar shape. Next, a poly-Si film 21 serving as a second conductive film containing several% of P is deposited on the entire surface by low-temperature insertion CVD (step 2). Thereafter, an SiO2 film 22 serving as a third insulating film is deposited on the entire surface by a CVD method (Step 3).
【００２３】次に図８では、SiO2膜２２を異方性エッチ
ングし、SiO2膜のサイドウォ−ル２３を形成する（工程
４）。その後、低温挿入ＣＶＤ法により全面にＰを数％
含有したポリＳｉ膜２４を堆積する（工程５）。Next, in FIG. 8, the SiO2 film 22 is anisotropically etched to form a sidewall 23 of the SiO2 film (step 4). Then, P is a few percent over the entire surface by low-temperature insertion CVD.
The contained poly-Si film 24 is deposited (step 5).
【００２４】次に図９では、ポリＳｉ膜２４、ポリＳｉ
膜２１及び下地ポリＳｉ膜１９の膜厚相当分を異方性エ
ッチングすることにより、直立した電荷蓄積電極の側壁
部８−１,８−２、及び電荷蓄積電極の底面部８−３を
形成する（工程６）。ここで、ポリＳｉ膜１９,２１,２
４の異方性エッチング工程６の前に、SiO2膜の堆積工程
３からポリＳｉ膜の堆積工程５を繰り返し、異方性エッ
チング工程６のエッチング膜厚をポリＳｉ膜２１の堆積
工程２以降に堆積したポリＳｉの全膜厚及びポリＳｉ膜
１９の膜厚相当分にしてエッチングしてもよく、繰り返
したことにより、繰り返した回数分の直立した電荷蓄積
電極の側壁部が得られ、その分セルの電荷蓄積電極の表
面積が増加し、セルの容量が増加する。Next, in FIG. 9, the poly-Si film 24, the poly-Si
By anisotropically etching the film 21 and the underlying poly-Si film 19 in an amount equivalent to the film thickness, the upright side walls 8-1 and 8-2 of the charge storage electrode and the bottom surface 8-3 of the charge storage electrode are formed. (Step 6). Here, the poly-Si films 19, 21, 2
Prior to the anisotropic etching step 6 of 4, the SiO2 film deposition step 3 to the poly-Si film deposition step 5 are repeated, and the etched film thickness of the anisotropic etching step 6 is changed to the poly-Si film 21 deposition step 2 and subsequent steps. The etching may be performed by an amount corresponding to the total film thickness of the deposited poly-Si and the film thickness of the poly-Si film 19. By repeating the process, the side wall portions of the charge storage electrode which are upright for the number of times of the repetition are obtained. The surface area of the charge storage electrode of the cell increases, and the capacity of the cell increases.
【００２５】次に図１０（ａ）では、SiO2膜２０、及び
酸化膜のサイドウォール２３を例えばウエットエッチン
グで除去する。この時、層間絶縁膜７もエッチングされ
るので、SiO2膜２０、及び２３として常圧ＣＶＤ法を用
いて形成されたＢＰＳＧ等のエッチングされやすい膜を
選ぶ必要がある。または工程１において層間絶縁膜７の
堆積後、エッチング・ストッパ−としてSi3N4膜を堆積
してもよい。前記ポリＳｉ膜８−１、８−２及び８−３
が電荷蓄積電極８を構成する。その後電荷蓄積電極８上
に容量絶縁膜２５を形成する。容量絶縁膜２５はＣＶＤ
法によるSi3N4膜と熱SiO2膜の（電荷蓄積電極の表面上
の自然酸化膜も含めて）３層膜（ＯＮＯ膜）で形成す
る。または熱SiO2膜の１層膜、またはTaO5膜等の他の誘
電体膜でもよい。その上に、Ｐを数％含有したポリＳｉ
膜２６をＣＶＤ法により堆積する。Next, in FIG. 10A, the SiO2 film 20 and the sidewalls 23 of the oxide film are removed by, for example, wet etching. At this time, since the interlayer insulating film 7 is also etched, it is necessary to select a film which is easily etched such as BPSG formed by the normal pressure CVD method as the SiO2 films 20 and 23. Alternatively, after depositing the interlayer insulating film 7 in Step 1, a Si3N4 film may be deposited as an etching stopper. The poly Si films 8-1, 8-2 and 8-3
Constitute the charge storage electrode 8. After that, the capacitor insulating film 25 is formed on the charge storage electrode 8. Capacitive insulating film 25 is CVD
It is formed by a three-layer film (ONO film) of the Si3N4 film and the thermal SiO2 film (including the natural oxide film on the surface of the charge storage electrode) by the method. Alternatively, it may be a single-layer film of a thermal SiO2 film or another dielectric film such as a TaO5 film. On top of this, poly-Si containing several percent of P
A film 26 is deposited by a CVD method.
【００２６】次に図１（ａ）では、フォトリソグラフィ
工程によりパタ−ニングを行い、ドライエッチングによ
りセルのプレ−ト電極１０及び容量絶縁膜９を形成す
る。プレ−ト電極１０としては、ポリＳｉ以外に、タン
グステンや、シリサイド等の他の導電膜を用いてもよい
ことは言うまでもない。Next, in FIG. 1A, patterning is performed by a photolithography process, and a plate electrode 10 and a capacitor insulating film 9 of the cell are formed by dry etching. It goes without saying that other conductive films such as tungsten and silicide may be used as the plate electrode 10 in addition to poly-Si.
【００２７】また工程２の後、工程３から工程６の代わ
りに以下に示す他の方法を用いてもよい。After the step 2, other methods shown below may be used instead of the steps 3 to 6.
【００２８】まず図１１では、第２導電性膜となるポリ
Ｓｉ膜２１堆積後（工程２）、ポリＳｉ膜２１の膜厚分
だけ異方性エッチングすることにより電荷蓄積電極の側
壁部８ー１を形成する（工程７）。First, in FIG. 11, after depositing a poly-Si film 21 serving as a second conductive film (step 2), anisotropic etching is performed by the thickness of the poly-Si film 21 to thereby form a side wall 8− of the charge storage electrode. 1 is formed (Step 7).
【００２９】次に図１２では、ＣＶＤ法により第３絶縁
膜となるＳｉＯ2膜を堆積後、異方性エッチングにより
酸化膜のサイドウォール２３を形成する（工程８）。Next, in FIG. 12, after depositing a SiO 2 film serving as a third insulating film by the CVD method, a sidewall 23 of an oxide film is formed by anisotropic etching (step 8).
【００３０】その後図１３では、第３導電性膜となるポ
リＳｉ膜２４を堆積後、ポリＳｉ膜２４及び１９の膜厚
分だけ異方性エッチングを行い電荷蓄積電極の側壁部８
ー２及び電荷蓄積電極の底面部８ー３を形成する（工程
９）。After that, in FIG. 13, after depositing a poly-Si film 24 serving as a third conductive film, anisotropic etching is performed by the thickness of the poly-Si films 24 and 19 to perform side wall portions 8 of the charge storage electrode.
2 and the bottom surface portion 8-3 of the charge storage electrode are formed (Step 9).
【００３１】ここで工程９の前に工程２、７、８をこの
順番で繰り返すことにより、電荷蓄積電極の側壁部を増
加することが可能である。また上記工程２の後、工程３
から工程６の方法を用いると、酸化膜のサイドウオール
２３の底面から電荷蓄積電極の側壁部８−２の上端まで
の高さが酸化膜２０の底面から電荷蓄積電極の側壁部８
−１の上端までの高さに比べ小さくなり、工程６の前
に、堆積工程３から工程５を繰り返していくと、いずれ
最外周の電荷蓄積電極の隣接する酸化膜のサイドウオー
ルの底面と最外周の電荷蓄積電極の上端までの高さが同
じになり、それ以降の繰り返し工程が不可能となる。し
かし、上記工程２の後、工程７から工程９の方法を用い
ると、酸化膜のサイドウオール２３の底面から電荷蓄積
電極の側壁部８−２の上端までの高さと、酸化膜２０の
底面から電荷蓄積電極の側壁部８−１の上端までの高さ
が同じになり、工程９の前に工程２、７、８をこの順番
で無限に繰り返しても問題にならない。次に図１０
（ｂ）では、図１０（ａ）と同様の工程を用いる。Here, by repeating steps 2, 7, and 8 in this order before step 9, it is possible to increase the number of side walls of the charge storage electrode. Also, after the above step 2, step 3
When the method of Step 6 to Step 6 is used, the height from the bottom surface of the sidewall 23 of the oxide film to the upper end of the side wall portion 8-2 of the charge storage electrode is increased from the bottom surface of the oxide film 20 to the side wall portion 8 of the charge storage electrode.
When the deposition step 3 to the step 5 are repeated before the step 6, the bottom of the sidewall of the oxide film adjacent to the outermost charge storage electrode will eventually be formed. The height to the upper end of the outer periphery of the charge storage electrode becomes the same, and the subsequent repetitive steps become impossible. However, after the above-described step 2, when the method of steps 7 to 9 is used, the height from the bottom surface of the sidewall 23 of the oxide film to the upper end of the sidewall portion 8-2 of the charge storage electrode and the bottom surface of the oxide film 20 The height of the charge storage electrode up to the upper end of the side wall portion 8-1 becomes the same, and it does not matter if steps 2, 7, and 8 are repeated in this order before step 9 indefinitely. Next, FIG.
In FIG. 10B, the same steps as those in FIG.
【００３２】また図１４には電荷容量Ｃの電荷蓄積電極
の高さＨ依存性につき、本実施例と従来例の計算値及び
実験値の比較を示す。ここで電荷蓄積電極の高さＨとは
層間絶縁膜７の上端からプレート電極１０の上端までの
長さとしている。本図から分かるように、本実施例では
従来例に比べて十分大きな電荷容量を持っている。FIG. 14 shows a comparison between the calculated value and the experimental value of the present embodiment and the conventional example regarding the dependency of the charge capacitance C on the height H of the charge storage electrode. Here, the height H of the charge storage electrode is a length from the upper end of the interlayer insulating film 7 to the upper end of the plate electrode 10. As can be seen from this figure, the present embodiment has a sufficiently large charge capacity as compared with the conventional example.
【００３３】図１５は本実施例の電荷容量Ｃの電圧依存
性を示している。プレート電圧が−２〜＋２Ｖの範囲に
おいてＣの減少は５％以内であり、十分な安定性がある
ことが分かる。なおＣ0はプレート電圧が０Ｖのときの
値である。FIG. 15 shows the voltage dependence of the charge capacitance C of this embodiment. When the plate voltage is in the range of -2 to +2 V, the decrease of C is within 5%, which indicates that there is sufficient stability. Note that C 0 is a value when the plate voltage is 0V.
【００３４】（実施例２）図１６は本発明の第二実施例
における半導体集積回路装置ＤＲＡＭのメモリ−・セル
の構造断面図を示すものである。(Embodiment 2) FIG. 16 is a sectional view showing the structure of a memory cell of a semiconductor integrated circuit device DRAM according to a second embodiment of the present invention.
【００３５】図１６（ａ）において、メモリ・セル用の
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極（ワード線）５から構成されている。メモ
リ・セル用キャパシタ・セルは電荷蓄積電極８ー５、８
ー３、８ー４、容量絶縁膜９、及びプレ−ト電極１０か
らなり、電荷は電荷蓄積電極８ー５、８ー３、８ー４に
蓄えられる。ビット線６はポリシリコン膜１６ａと高融
点金属のシリサイド膜１７ａの複合膜からなる。また２
はフィ−ルド酸化膜、７は層間絶縁膜、１３ａは上部絶
縁膜、１５は酸化膜のサイドウォールである。図１６
（ｂ）は図１６（ａ）のＸ−Ｙ断面図である。In FIG. 16A, a MOS transistor for a memory cell includes a source region 3, a drain region 4, a gate oxide film 11a and a gate electrode (word line) formed on the surface of a semiconductor substrate 1. 5 is comprised. The capacitor cells for the memory cells are composed of charge storage electrodes 8-5, 8
-3, 8-4, a capacitor insulating film 9, and a plate electrode 10. Electric charges are stored in the charge storage electrodes 8-5, 8-3, 8-4. The bit line 6 is formed of a composite film of a polysilicon film 16a and a refractory metal silicide film 17a. Also 2
Is a field oxide film, 7 is an interlayer insulating film, 13a is an upper insulating film, and 15 is a sidewall of the oxide film. FIG.
FIG. 17B is an XY cross-sectional view of FIG.
【００３６】図１６に示す構成によれば、電荷蓄積電極
８の底面上に、直立した単一または複数個の互いに分離
された柱状の部分及びそれらを囲む枠状部分を有し、そ
れらの表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。According to the configuration shown in FIG. 16, on the bottom surface of the charge storage electrode 8, there are provided one or a plurality of upstanding columnar portions separated from each other and a frame-like portion surrounding them. Since the capacitor is also used as a capacitor, the surface area of the capacitor is increased, and a larger charge capacity can be obtained in the same area as a conventional stacked capacitor cell.
【００３７】次に、本実施例のスタックト・キャパシタ
・セルの製造方法を説明する。図６に示すコンタクト溝
１８形成までは実施例１に示した通りである。Next, a method of manufacturing the stacked capacitor cell of this embodiment will be described. The process up to the formation of the contact groove 18 shown in FIG. 6 is as described in the first embodiment.
【００３８】その後に図１７では、全面にＰを数％含有
した第１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶ
Ｄ法により堆積することによりコンタクト溝１８を埋め
込む。その後Ｐを数％含有した第２導電性膜となるポリ
Ｓｉ膜を低温挿入ＣＶＤ法により堆積した後、フォトリ
ソグラフィ工程、及びドライエッチングにより柱状のポ
リＳｉ８ー４をセル部に形成する。この際、柱状のポリ
Ｓｉ８ー４は単一または複数個の互いに分離されたパタ
ーンを有している。Thereafter, in FIG. 17, a poly-Si film 19 serving as a first conductive film containing several% of P on the entire surface is inserted at a low temperature CV.
The contact groove 18 is buried by depositing by the D method. After that, a poly-Si film serving as a second conductive film containing several% of P is deposited by a low-temperature insertion CVD method, and then a columnar poly-Si 8-4 is formed in the cell portion by a photolithography process and dry etching. At this time, the columnar poly Si 8-4 has a single or a plurality of separated patterns.
【００３９】その後図１８では、ＣＶＤ法により第２絶
縁膜となるSiO2膜を全面に堆積した後、SiO2膜を異方性
エッチングし、SiO2膜のサイドウォ−ル２６を形成す
る。Thereafter, in FIG. 18, after depositing a SiO2 film to be a second insulating film on the entire surface by the CVD method, the SiO2 film is anisotropically etched to form a sidewall 26 of the SiO2 film.
【００４０】その後図１９では、低温挿入ＣＶＤ法によ
り全面にＰを数％含有した第３導電性膜となるポリＳｉ
膜を堆積後、異方性エッチングすることにより、前記柱
状のポリＳｉ膜８ー４を囲む直立した電荷蓄積電極の側
壁部８−５、及び電荷蓄積電極の底面部８−３を形成す
る。ここで、直立した電荷蓄積電極の側壁部８ー５は、
実施例１に示した工程により何重も形成することが可能
である。。Thereafter, in FIG. 19, a poly-Si film which becomes a third conductive film containing several% of P on the entire surface by a low-temperature insertion CVD method.
After depositing the film, anisotropic etching is performed to form an upright side wall portion 8-5 of the charge storage electrode surrounding the columnar poly-Si film 8-4 and a bottom surface portion 8-3 of the charge storage electrode. Here, the side wall portion 8-5 of the upright charge storage electrode is
Multiple layers can be formed by the steps shown in the first embodiment. .
【００４１】次に図２０では、酸化膜のサイドウォール
２６を例えばウエットエッチングで除去する。その結果
前記ポリＳｉ膜８−５、８−３及び８−４が電荷蓄積電
極８を構成する。その後、実施例１に示したように容量
絶縁膜９、プレート電極１０を形成する。Next, in FIG. 20, the side wall 26 of the oxide film is removed by, for example, wet etching. As a result, the poly-Si films 8-5, 8-3 and 8-4 constitute the charge storage electrode 8. After that, as shown in the first embodiment, the capacitor insulating film 9 and the plate electrode 10 are formed.
【００４２】なお、実施例１,２では第１導電性膜,第２
導電性膜,第３導電性膜をポリＳｉ膜、第１絶縁膜,第２
絶縁膜,第３絶縁膜をSiO2としたが、これに限定される
ことはなく、第１導電性膜,第２導電性膜,第３導電性膜
としてＷ等の高融点金属,ＷＳｉ2等の高融点シリサイド
膜などの導電性膜を用いてもよく、第１絶縁膜,第２絶
縁膜,第３絶縁膜としてＳｉ3Ｎ4等の絶縁膜を用いても
よい。さらに第１絶縁膜,第２絶縁膜,第３絶縁膜として
第１導電性膜,第２導電性膜,第３導電性膜で用いた導電
性膜以外の導電性膜を用いてもよい。例えば、第１導電
性膜,第２導電性膜,第３導電性膜をポリＳｉ膜とした場
合、第１絶縁膜,第２絶縁膜,第３絶縁膜をＷ等の高融点
金属等の被着膜を用いることが出来る。In the first and second embodiments, the first conductive film and the second
The conductive film and the third conductive film are a poly-Si film, the first insulating film, the second
Although the insulating film and the third insulating film are made of SiO 2 , the present invention is not limited to this. For the first conductive film, the second conductive film, and the third conductive film, a refractory metal such as W, WSi 2 Alternatively, a conductive film such as a high-melting-point silicide film may be used, and an insulating film such as Si 3 N 4 may be used as the first insulating film, the second insulating film, and the third insulating film. Further, a conductive film other than the conductive films used in the first conductive film, the second conductive film, and the third conductive film may be used as the first insulating film, the second insulating film, and the third insulating film. For example, when the first conductive film, the second conductive film, and the third conductive film are poly-Si films, the first insulating film, the second insulating film, and the third insulating film are formed of a high melting point metal such as W. A deposition film can be used.
【００４３】[0043]
【発明の効果】以上説明したように、本発明のスタック
ト・キャパシタ・セルによれば、電荷蓄積電極の底面に
直立した枠状部分を少なくとも２重以上、あるいは単一
あるいは互いに分離した複数個の柱状部分を持つことが
でき、その表面もキャパシタとして使用でき、従来のス
タックト・キャパシタ・セルと同一のセル面積でより大
きな電荷容量を得ることができ、その実用的効果は大き
い。また本発明のその製造方法によれば、導電性膜と被
着膜の堆積と異方性エッチングを繰り返すことによりセ
ルファラインでキャパシタを容易に形成できる。As described above, according to the stacked capacitor cell of the present invention, the frame-shaped portion upright on the bottom surface of the charge storage electrode is at least doubled, or a single or a plurality of frames separated from each other. It can have a columnar portion, the surface of which can be used as a capacitor, and a larger charge capacity can be obtained in the same cell area as a conventional stacked capacitor cell, and its practical effect is large. Further, according to the manufacturing method of the present invention, a capacitor can be easily formed by self-alignment by repeating deposition and anisotropic etching of a conductive film and a deposition film.
【図１】本発明の実施例１における半導体集積回路装置
のメモリ・セルの構造を示す断面図FIG. 1 is a sectional view showing the structure of a memory cell of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 2 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図３】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 3 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図４】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 4 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図５】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 5 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図６】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 6 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図７】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 7 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図８】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 8 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図９】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 9 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図10】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 10 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図11】同実施例における図１に至るまでの他の製造工
程を示した一部断面図FIG. 11 is a partial cross-sectional view showing another manufacturing process up to FIG. 1 in the embodiment.
【図12】同実施例における図１に至るまでの他の製造工
程を示した一部断面図FIG. 12 is a partial cross-sectional view showing another manufacturing process up to FIG. 1 in the embodiment.
【図13】同実施例における図１に至るまでの他の製造工
程を示した一部断面図FIG. 13 is a partial cross-sectional view showing another manufacturing process up to FIG. 1 in the embodiment.
【図14】同実施例と従来例における電荷容量の電荷蓄積
電極の高さ依存性を示す特性図FIG. 14 is a characteristic diagram showing the dependence of the charge capacity on the height of the charge storage electrode in the example and the conventional example.
【図15】同実施例における電荷容量の電圧依存性を示す
特性図FIG. 15 is a characteristic diagram showing voltage dependence of a charge capacity in the example.
【図16】本発明の実施例２における半導体集積回路装置
のメモリ・セルの構造を示す断面図FIG. 16 is a cross-sectional view illustrating a structure of a memory cell of a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図17】同実施例における図16に至るまでの製造工程を
示した一部断面図FIG. 17 is a partial cross-sectional view showing a manufacturing process up to FIG. 16 in the embodiment.
【図18】同実施例における図16に至るまでの製造工程を
示した一部断面図FIG. 18 is a partial cross-sectional view showing a manufacturing process up to FIG. 16 in the same embodiment.
【図19】同実施例における図１に至るまでの製造工程を
示した一部断面図FIG. 19 is a partial cross-sectional view showing a manufacturing process up to FIG. 1 in the embodiment.
【図20】同実施例における図16に至るまでの製造工程を
示した一部断面図FIG. 20 is a partial cross-sectional view showing a manufacturing process up to FIG. 16 in the example.
【図21】従来の半導体集積回路装置のメモリ・セルの構
造を示す断面図FIG. 21 is a cross-sectional view illustrating a structure of a memory cell of a conventional semiconductor integrated circuit device.
１ 半導体基板 ３ ソ−ス領域 ４ ドレイン領域 ５ ゲ−ト電極及びワ−ド線 ６ ビット線 ７ 層間絶縁膜 ８ 電荷蓄積電極 ９ 容量絶縁膜 １０ プレ−ト電極 １１ａ ゲ−ト酸化膜 ２５ 容量絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 3 Source region 4 Drain region 5 Gate electrode and word line 6 Bit line 7 Interlayer insulating film 8 Charge storage electrode 9 Capacitive insulating film 10 Plate electrode 11a Gate oxide film 25 Capacitive insulating film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 直人 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡田 昌三 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−91957（ＪＰ，Ａ) 特開 平３−228370（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Naoto Matsuo 1006 Kazuma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (56) References JP-A-3-91957 (JP, A) JP-A-3-228370 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/04 H01L 21 / 822 H01L 21/8242 H01L 27/108
Claims (6)
と、前記トランジスタ上に形成したスタックトキャパシ
タとを備えた半導体集積回路装置であって、 前記スタックトキャパシタは、電荷蓄積電極と、容量絶
縁膜と、前記電荷蓄積電極と対向電極をなすプレート電
極とが積層された構造となっており、 前記電荷蓄積電極は、底面部分と側壁部分とから構成さ
れ、層間絶縁膜中に形成されたコンタクト溝を介して、
前記トランジスタの一方の拡散層と電気的に接続され、 前記電荷蓄積電極の底面部分はすべて、表面が平坦にな
っている前記層間絶縁膜上に平坦に形成されており、 前記電荷蓄積電極の側壁部分は前記底面部分表面に、直
立した２重の枠状部分から構成され、前記底面部分表面
および前記枠状部分表面に、前記容量絶縁膜および前記
プレート電極が設けられており、 ビット線は、前記トランジスタの他方の拡散層に接触す
るとともに、前記トランジスタのサイドウォールに接触
するように形成されており、 前記ビット線は、前記層間絶縁膜中に形成されるととも
に、前記プレート電極下に位置している、半導体集積回
路装置。1. A semiconductor integrated circuit device comprising: a transistor formed on a semiconductor substrate; and a stacked capacitor formed on the transistor, wherein the stacked capacitor includes a charge storage electrode, a capacitance insulating film, And a charge storage electrode and a plate electrode serving as a counter electrode are laminated. The charge storage electrode includes a bottom surface portion and a side wall portion, and a contact groove formed in an interlayer insulating film. Through
Electrically connected to one of the diffusion layers of the transistor, all bottom surfaces of the charge storage electrode are formed flat on the interlayer insulating film having a flat surface, and sidewalls of the charge storage electrode The portion is constituted by an upright double frame-shaped portion on the bottom surface, and the capacitor insulating film and the plate electrode are provided on the bottom surface and the frame-shaped surface, respectively. The bit line is formed in the interlayer insulating film while being in contact with the other diffusion layer of the transistor and in contact with a side wall of the transistor. The bit line is located below the plate electrode. A semiconductor integrated circuit device.
と、前記トランジスタ上に形成されたスタックトキャパ
シタとを備えた半導体集積回路装置であって、 前記スタックトキャパシタは、電荷蓄積電極と、容量絶
縁膜と、前記電荷蓄積電極と対向電極をなすプレート電
極とが積層された構造となっており、 前記電荷蓄積電極は、底面部分、側壁部分、柱状部分と
から構成され、層間絶縁膜中に形成されたコンタクト溝
を介して、前記トランジスタの一方の拡散層と電気的に
接続され、 前記電荷蓄積電極の底面部分はすべて、表面が平坦にな
っている前記層間絶縁膜上に平坦に形成されており、 前記柱状部分は前記コンタクト溝上部の前記電荷蓄積電
極の底面部分上に形成され、 前記電荷蓄積電極の側壁部分は、前記底面部分表面に形
成されるとともに、前記柱状部分を囲む枠状部分から構
成され、前記底面部分表面、柱状部分表面および前記枠
状部分表面に、前記容量絶縁膜、およびプレート電極が
設けられ、 ビット線は、前記トランジスタの他方の拡散層に接触す
るとともに、前記トランジスタのサイドウォールに接触
するように形成されており、 前記ビット線は、前記層間絶縁膜中に形成されるととも
に、前記プレート電極下に位置している、半導体集積回
路装置。2. A semiconductor integrated circuit device comprising: a transistor formed on a semiconductor substrate; and a stacked capacitor formed on the transistor, wherein the stacked capacitor includes a charge storage electrode, a capacitor, and a capacitor. A film, a plate electrode serving as the charge storage electrode and a counter electrode are laminated, and the charge storage electrode includes a bottom portion, a side wall portion, and a columnar portion, and is formed in an interlayer insulating film. And electrically connected to one of the diffusion layers of the transistor through the contact groove, wherein the bottom surface portion of the charge storage electrode is entirely formed flat on the interlayer insulating film having a flat surface. Wherein the columnar portion is formed on a bottom portion of the charge storage electrode above the contact groove, and a side wall portion of the charge storage electrode is formed on the bottom portion surface. A capacitor insulating film and a plate electrode are provided on the bottom portion surface, the columnar portion surface and the frame portion portion surface, and a bit line is provided for the transistor. The bit line is formed in the interlayer insulating film and is located below the plate electrode, while being in contact with the other diffusion layer and in contact with the sidewall of the transistor. Semiconductor integrated circuit device.
タクト溝を形成する工程と、 前記コンタクト溝内部と前記層間絶縁膜表面上に、平坦
な第１導電性膜を形成する工程と、 前記コンタクト溝上部の前記第１導電性膜上に、側壁を
有する第１被着膜を形成する工程と、 前記第１被着膜の側壁および前記第１導電性膜の露出し
た表面上に、第２導電性膜を形成する工程と、 前記第２導電性膜上に第２被着膜を形成し、前記第２被
着膜を異方性エッチングすることにより、前記第２導電
性膜の側壁の周囲に第２被着膜を残置させる工程と、 前記第２導電性膜および前記第２被着膜上に、第３導電
性膜を形成する工程と、 前記第１導電性膜、前記第２導電性膜および前記第３導
電性膜を、前記層間絶縁膜が露出するまで異方性エッチ
ングすることにより、セルフアラインで、前記第２被着
膜の側壁の周囲に前記第３導電性膜を枠状に残置させる
とともに、前記第１被着膜の側壁の周囲に前記第２導電
性膜を枠状に残置させ、前記第１導電性膜、前記枠状の
第２導電性膜および前記枠状の前記第３導電性膜により
電荷蓄積電極を形成する工程と、 前記第１被着膜および前記第２被着膜を除去する工程
と、 前記電荷蓄積電極上に、容量絶縁膜およびプレート電極
を形成することにより、キャパシタを形成する工程とを
備えた半導体集積回路装置の製造方法。A step of forming a contact groove in a flat interlayer insulating film on a semiconductor substrate; a step of forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; Forming a first deposition film having a side wall on the first conductive film above the contact groove; and forming on the side wall of the first deposition film and an exposed surface of the first conductive film: Forming a second conductive film; forming a second deposition film on the second conductive film; and anisotropically etching the second deposition film to form a second deposition film. Leaving a second deposited film around the side wall; forming a third conductive film on the second conductive film and the second deposited film; Anisotropically etching the second conductive film and the third conductive film until the interlayer insulating film is exposed Thereby, the third conductive film is left in a frame shape around the side wall of the second deposition film in a self-aligned manner, and the second conductive film is formed around the side wall of the first deposition film. Forming a charge storage electrode with the first conductive film, the frame-shaped second conductive film, and the frame-shaped third conductive film; A method for manufacturing a semiconductor integrated circuit device, comprising: a step of removing the second deposition film; and a step of forming a capacitor by forming a capacitor insulating film and a plate electrode on the charge storage electrode.
タクト溝を形成する工程と、 前記コンタクト溝内部と前記層間絶縁膜表面上に、平坦
な第１導電性膜を形成する工程と、 前記コンタクト溝上部の前記第１導電性膜上に、側壁を
有する第１被着膜を形成する工程と、 前記第１被着膜の側壁および前記第１導電性膜の露出し
た表面上に、第２導電性膜を形成する工程と、 前記第２導電性膜を異方性エッチングすることにより、
前記第１被着膜の側壁の周囲にのみ第２導電性膜を残置
させる工程と、 前記第１導電性膜および前記残置した第２導電性膜を覆
うように第２被着膜を形成する工程と、 前記第２被着膜を、前記第１導電性膜が露出するまで異
方性エッチングすることにより、前記第２導電性膜の側
壁の周囲にのみ前記第２被着膜を残置させる工程と、 前記第１導電性膜および前記残置した第２被着膜を覆う
ように第３導電性膜を形成し、前記第１導電性膜および
第３導電性膜を、前記層間絶縁膜が露出するまで異方性
エッチングすることにより、セルフアラインで、前記第
２被着膜の側壁の周囲にのみ前記第３導電性膜を枠状に
残置させるとともに、前記第１被着膜の側壁の周囲にの
み前記第２導電性膜を枠状に残置させ、前記第１導電性
膜、前記枠状の第２導電性膜および前記枠状の前記第３
導電性膜により電荷蓄積電極を形成する工程と、 前記第１被着膜および前記第２被着膜を除去する工程
と、 前記電荷蓄積電極上に、容量絶縁膜およびプレート電極
を形成することにより、キャパシタを形成する工程とを
備えた半導体集積回路装置の製造方法。4. A step of forming a contact groove in a flat interlayer insulating film on a semiconductor substrate; a step of forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; Forming a first deposition film having a side wall on the first conductive film above the contact groove; and forming on the side wall of the first deposition film and an exposed surface of the first conductive film: Forming a second conductive film, and anisotropically etching the second conductive film,
Leaving a second conductive film only around the side wall of the first deposition film, and forming a second deposition film so as to cover the first conductive film and the remaining second conductive film. And anisotropically etching the second deposition film until the first conductive film is exposed, thereby leaving the second deposition film only around the side wall of the second conductive film. Forming a third conductive film so as to cover the first conductive film and the remaining second deposition film; and forming the first conductive film and the third conductive film on the interlayer insulating film. By performing anisotropic etching until it is exposed, the third conductive film is left in a frame shape only around the side wall of the second deposition film in a self-aligned manner, and the side wall of the first deposition film is removed. The second conductive film is left in a frame shape only around the first conductive film, and the first conductive film and the frame-shaped Conductive film and the frame-shaped third
Forming a charge storage electrode from a conductive film; removing the first and second deposition films; forming a capacitor insulating film and a plate electrode on the charge storage electrode; And a step of forming a capacitor.
タクト溝を形成する工程と、 前記コンタクト溝内部と前記層間絶縁膜表面上に、平坦
な第１導電性膜を形成する工程と、 前記コンタクト溝上部の前記第１導電性膜上に、柱状の
第２導電性膜を形成する工程と、 前記第１導電性膜および前記第２導電性膜を覆うように
被着膜を形成し、前記被着膜を、前記第１導電性膜が露
出するまで異方性エッチングをすることにより、セルフ
アラインで前記柱状の第２導電性膜の周囲にのみ前記被
着膜を残置させる工程と、 前記第１導電性膜および前記残置した第２被着膜を覆う
ように第３導電性膜を形成し、前記第１導電性膜および
第３導電性膜を、前記層間絶縁膜が露出するまで異方性
エッチングすることにより、セルフアラインで、前記被
着膜の側壁の周囲にのみ前記第３導電性膜を枠状に残置
させることにより、前記第１導電性膜、前記柱状第２導
電性膜、および前記枠状第３導電性膜により電荷蓄積電
極を形成する工程と、 前記第１被着膜および前記第２被着膜を除去する工程
と、 前記電荷蓄積電極上に、容量絶縁膜およびプレート電極
を形成することにより、キャパシタを形成する工程とを
備えた半導体集積回路装置の製造方法。5. A step of forming a contact groove in a flat interlayer insulating film on a semiconductor substrate; a step of forming a flat first conductive film inside the contact groove and on the surface of the interlayer insulating film; Forming a columnar second conductive film on the first conductive film above the contact groove; and forming a deposition film so as to cover the first conductive film and the second conductive film. And anisotropically etching the deposited film until the first conductive film is exposed, thereby leaving the deposited film only around the second columnar conductive film in a self-aligned manner. Forming a third conductive film so as to cover the first conductive film and the remaining second deposition film, exposing the interlayer insulating film to the first conductive film and the third conductive film; Anisotropic etching until self-aligned By leaving the third conductive film in a frame shape only around the side wall of the film, a charge storage electrode is formed by the first conductive film, the column-shaped second conductive film, and the frame-shaped third conductive film. Forming a capacitor, forming a capacitor insulating film and a plate electrode on the charge storage electrode, and forming a capacitor on the charge storage electrode. A method for manufacturing a semiconductor integrated circuit device comprising:
化膜とする請求項３、４または５に記載の半導体集積回
路装置の製造方法。6. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein the conductive film is made of polysilicon and the deposited film is made of an oxide film.
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|---|---|---|---|
| JP03075041A JP3120462B2 (en) | 1990-04-10 | 1991-04-08 | Semiconductor integrated circuit device and method of manufacturing the same |
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| JP9572990 | 1990-04-10 | ||
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| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03075041A Expired - Fee Related JP3120462B2 (en) | 1990-04-10 | 1991-04-08 | Semiconductor integrated circuit device and method of manufacturing the same |
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| Country | Link |
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| JP (1) | JP3120462B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740480A (en) * | 1993-07-30 | 1995-02-10 | Ikeda Bussan Co Ltd | Corrugated fiberboard and interior base material |
Families Citing this family (3)
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| KR930009594B1 (en) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | Lsi semiconductor memory device and manufacturing method thereof |
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
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1991
- 1991-04-08 JP JP03075041A patent/JP3120462B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740480A (en) * | 1993-07-30 | 1995-02-10 | Ikeda Bussan Co Ltd | Corrugated fiberboard and interior base material |
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