JPH0982912A - Semiconductor storage device and its manufacture - Google Patents

Semiconductor storage device and its manufacture

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JPH0982912A
JPH0982912A JP7235365A JP23536595A JPH0982912A JP H0982912 A JPH0982912 A JP H0982912A JP 7235365 A JP7235365 A JP 7235365A JP 23536595 A JP23536595 A JP 23536595A JP H0982912 A JPH0982912 A JP H0982912A
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JP
Japan
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capacitor
trench
formed
substrate
forming
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JP7235365A
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Japanese (ja)
Inventor
Masami Aoki
Yutaka Ishibashi
裕 石橋
正身 青木
Original Assignee
Toshiba Corp
株式会社東芝
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor storage device which facilitates the flattening of the surface of a cell and simplifies the manufacturing process, in a DRAM using an SOI substrate. SOLUTION: In a semiconductor storage device wherein a dynamic type memory cell constituted of an MOS transistor and a capacitor is formed on an SOI substrate wherein an Si layer 3 is formed on an Si substrate 1 via an SiO2 buried oxide film 2, a side wall insulating films 6 is formed on the gate side surface of the MOS transistor, a trench 10 reaching the Si substrate 1 is formed in the self-alignment manner with the side wall insulating films 6, and a storage electrode 13 of the capacitor is buried in the trench 10.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、支持基板上に絶縁層を介して半導体層を形成してなるSOI基板を用いた半導体記憶装置に係わり、特にキャパシタ構成の改良をはかった半導体記憶装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor memory device using the SOI substrate obtained by forming a semiconductor layer through an insulating layer on a supporting substrate, a semiconductor memory device and particularly aimed at improvement of the capacitor structure As a method for manufacturing.

【0002】 [0002]

【従来の技術】近年、1Gビット以降の高集積DRAM In recent years, highly integrated DRAM after the 1G-bit
実現のための有力な候補として、SOI基板を用いたダイナミック型RAM(DRAM)が注目されている。 As a potential candidate for the realization, dynamic RAM (DRAM) is being focused using an SOI substrate. このSOI−DRAMでは、次のような特徴があるため、 In the SOI-DRAM, because of the following characteristics,
より一層の微細化ができると期待されている。 It is expected that more can further miniaturization. (1) トランジスタ及びキャパシタが絶縁膜上に形成されるため、キャパシタに蓄えた電荷が基板に漏れる経路が完全に遮断されている。 (1) transistor and a capacitor is to be formed on the insulating film, route charge stored in the capacitor leaks to the substrate is completely blocked. このため、キャパシタの蓄積容量が小さくても、データ保持特性が良いばかりでなく、 Therefore, even with a small storage capacity of the capacitor, the data retention characteristics not only good,
ソフトエラー耐性が強い。 Strong resistance to soft errors. (2) トランジスタのチャネルが薄膜であるため、ショートチャネル効果を抑制することができる。 (2) for the channel of the transistor is a thin film, it is possible to suppress the short channel effect.

【0003】しかしながら、従来のSOI−DRAMにおいては、一般にバルクSiのセルと同じキャパシタ構造を採用していた(T.Eimori他、"ULSI DRAM/SIMOX wit However, in the conventional SOI-DRAM, generally they have adopted the same capacitor structure with a cell of a bulk Si (T.Eimori other, "ULSI DRAM / SIMOX wit
h Stacked Capacitor Cells for Low-Voltage Operatio h Stacked Capacitor Cells for Low-Voltage Operatio
n", International ElectronDevices Meeting ,Technic n ", International ElectronDevices Meeting, Technic
al Digest,p.45-48,1993 )。 al Digest, p.45-48,1993). 従って、SOI基板を用いた場合にも、ウェハ表面の段差は依然として厳しく、 Therefore, even in the case of using an SOI substrate, a step of the wafer surface is still severe,
フォトリソグラフィ工程や配線の加工が難しいという問題は改善されないまま存在している。 Are present without being improved the problem of processing of the photolithography process and wiring is difficult.

【0004】 [0004]

【発明が解決しようとする課題】このように従来、SO [Problems that the Invention is to Solve As described above, in the conventional, SO
I基板を用いたDRAMにおいても、ウェハ表面の段差は依然として厳しく、フォトリソグラフィ工程や配線の加工が難しいという問題があった。 Also in DRAM using I substrate, the step of the wafer surface is still severe, the processing of the photolithography process and wiring is difficult.

【0005】本発明は、上記事情を考慮してなされたもので、その目的とするところは、SOI基板を用いたD [0005] The present invention has been made in view of these circumstances, and an object, D using an SOI substrate
RAMにおいて、セル表面の平坦化が容易で、かつ製造工程が簡単な半導体記憶装置及びその製造方法を提供することにある。 In RAM, it is easy to flatten the surface of the cell, and manufacturing process is to provide a simple semiconductor memory device and a manufacturing method thereof.

【0006】 [0006]

【課題を解決するための手段】 In order to solve the problems]

(概要)上記課題を解決するために本発明は、次のような構成を採用している。 The present invention for solving the SUMMARY above problem employs the following configuration. 即ち、本発明(請求項1)は、 That is, the present invention (claim 1),
支持基板上に絶縁層を介して半導体層が形成されたSO SO in which a semiconductor layer is formed via an insulating layer on a support substrate
I基板にダイナミック型のメモリセルを形成した半導体記憶装置において、前記支持基板と絶縁層との境界部に、前記メモリセルのキャパシタを形成してなることを特徴とする。 In the semiconductor memory device formed with dynamic memory cells in I substrate, the boundary between the supporting substrate and the insulating layer, characterized in that by forming a capacitor of the memory cell.

【0007】また、本発明(請求項2)は、支持基板上に絶縁層を介して半導体層を形成してなるSOI基板に、MOSトランジスタ及びキャパシタからなるダイナミック型のメモリセルを形成した半導体記憶装置において、前記MOSトランジスタのゲート側面に側壁絶縁膜が形成され、この側壁絶縁膜と自己整合的に前記支持基板に達するトレンチが形成され、このトレンチ内に前記キャパシタの蓄積電極が埋め込まれてなることを特徴とする。 Further, the present invention (claim 2), an SOI substrate on a supporting substrate by forming a semiconductor layer over the insulating layer, MOS transistors and a semiconductor memory which is formed a dynamic memory cell comprising a capacitor in the device, the MOS sidewall insulation film on the gate side of the transistors are formed, the sidewall insulating films and the self-alignment trench reaching said supporting substrate is formed, comprising a storage electrode of the capacitor in the trench is filled it is characterized in.

【0008】また、本発明(請求項3)は、支持基板上に絶縁層を介して半導体層を形成してなるSOI基板にダイナミック型のメモリセルを形成した半導体記憶装置の製造方法において、前記SOI基板の半導体層に素子分離領域を形成する工程と、前記SOI基板の素子分離領域で囲まれた素子形成領域にMOSトランジスタを形成する工程と、前記MOSトランジスタのゲート側面に側壁絶縁膜を形成する工程と、前記壁絶縁膜をマスクに前記支持基板に達するトレンチを形成する工程と、前記トレンチの底部にキャパシタ用の絶縁膜を形成する工程と、前記トレンチ内にキャパシタ用の蓄積電極を埋め込む工程とを含むことを特徴とする。 Further, the present invention (Claim 3), in the method of manufacturing a semiconductor memory device formed of dynamic memory cells on an SOI substrate on a supporting substrate by forming a semiconductor layer over the insulating layer, wherein forming a step of forming an element isolation region in the semiconductor layer of the SOI substrate, a step of forming a MOS transistor in the element formation region surrounded by an element isolation region of the SOI substrate, a sidewall insulating film on the gate side of the MOS transistor embedding a step, a step of forming a trench reaching the support substrate said wall insulating film as a mask, forming an insulating film for a capacitor on the bottom of the trench, the storage electrode of the capacitor in the trench to characterized in that it comprises a step.

【0009】ここで、本発明の望ましい実施態様としては、次のものがあげられる。 [0009] Here, as a preferred embodiment of the present invention, the following can be mentioned. (1) キャパシタの蓄積電極は、MOSトランジスタのソース・ドレインの一方に接続されていること。 (1) the storage electrode of the capacitor, being connected to one of the source and drain of the MOS transistor. (2) 支持基板は半導体基板であり、トレンチに露出する半導体基板表面に拡散層が形成され、その上にキャパシタ絶縁膜を介して蓄積電極が埋込み形成されていること。 (2) supporting the substrate is a semiconductor substrate, a diffusion layer on a semiconductor substrate surface exposed to the trench is formed, the storage electrode through the capacitor insulating film is buried thereon. また、キャパシタ絶縁膜がSOIを構成する絶縁層の側面にも形成されていること。 Further, the capacitor insulating film is also formed on the side surface of the insulating layer included in the SOI. (3) トレンチの底部から順に、第1の金属層,キャパシタ絶縁膜,第2の金属層が積層され、その上に蓄積電極が埋込み形成されていること。 (3) in order from the bottom of the trench, the first metal layer, a capacitor insulating film, are laminated second metal layer, the storage electrode is buried thereon. (4) 支持基板と絶縁層の境界部に半球状のキャパシタを有すること。 (4) have a hemispherical capacitor border of the supporting substrate and the insulating layer. より具体的には、支持基板としての半導体基板はトレンチ部分下で半球状にエッチングされ、エッチングされた表面に拡散層が形成され、さらに表面上にキャパシタ絶縁膜を介して蓄積電極が埋め込まれている。 More specifically, the semiconductor substrate as a supporting substrate is etched hemispherical under trench portion, the diffusion layer is formed on the etched surface, it is embedded storage electrode through the capacitor insulating film further on the surface there. また、半導体基板のエッチング表面は粗面化されていること。 Further, the etched surface of the semiconductor substrate is roughened. (5) SOI基板の絶縁層の途中までトレンチが形成され、トレンチの内面に筒状の蓄積電極が形成され、その内面にキャパシタ絶縁膜を介して導電層が埋め込まれ、 (5) a trench is formed to the middle of the SOI substrate of the insulating layer, a cylindrical storage electrode on the inner surface of the trench is formed, a conductive layer is embedded through the capacitor insulating film on the inner surface thereof,
この導電層は支持基板としての半導体基板に導通していること。 The conductive layer that is conductive to the semiconductor substrate as a supporting substrate. (作用)本発明によれば、SOI基板の支持基板と絶縁層の境界部にキャパシタを形成しているため、キャパシタ形成に起因する凹凸を小さくすることができ、メモリセルの表面段差を最小限に抑えることが可能になる。 According to (action) the present invention, because it forms a capacitor in the boundary portion of the supporting substrate and the insulating layer of the SOI substrate, it is possible to reduce the unevenness due to capacitor formation, minimize the surface step of the memory cell it is possible to suppress the. その結果、フォトリソグラフィ工程や配線の加工を容易に行うことが可能となる。 As a result, it is possible to easily carry out processing of the photolithography process and wiring.

【0010】 [0010]

【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described by embodiments illustrated details of the present invention. (実施形態1)図1は、本発明の第1の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 1) FIG. 1 is a sectional view showing a cell structure of a SOI-DRAM according to the first embodiment of the present invention.

【0011】n型Si基板からなる支持基板1上にSi [0011] n-type Si Si on the support substrate 1 made of substrate
2等の埋込み酸化膜(絶縁層)2を介してSi層(半導体層)3が形成され、これによりSOI基板が構成されている。 O buried oxide film (insulating layer) such as 2 Si layer through 2 (semiconductor layer) 3 is formed, thereby an SOI substrate is formed. SOI基板の半導体層3には、素子分離のための素子分離層4が形成されている。 The semiconductor layer 3 of the SOI substrate, the element isolation layer 4 for element isolation is formed. そして、素子分離された各々の素子形成領域では、半導体層3上にゲート酸化膜5を介してゲート電極(ワード線WL)6が形成され、ゲート電極6の両側にソース・ドレインとなるn Then, in the element forming region of each, which are element isolation, the gate electrode (word line WL) 6 is formed via a gate oxide film 5 on the semiconductor layer 3, the source-drain on both sides of the gate electrode 6 n
型拡散層7が形成されている。 Type diffusion layer 7 is formed. これにより、スイッチング素子として機能するMOSトランジスタが構成されている。 Accordingly, MOS transistor functioning as a switching element is formed. ゲート電極6の上部及び側部には保護絶縁膜8, Protective insulating film 8 on the top and sides of the gate electrode 6,
9がそれぞれ形成されている。 9 are formed.

【0012】SOI基板の半導体層3及び絶縁層2を貫通して、支持基板1の表面に至る浅いトレンチ10が設けられている。 [0012] penetrates the semiconductor layer 3 and the insulating layer 2 of the SOI substrate, a shallow trench 10 reaching the surface of the supporting substrate 1 is provided. トレンチ10に露出した支持基板1の表面にはn型拡散層11が形成され、この拡散層11はプレート電極として作用する。 The surface of the support substrate 1 exposed in the trench 10 n-type diffusion layer 11 is formed, the diffusion layer 11 serves as a plate electrode. 支持基板1の露出部には、 The exposed portion of the supporting substrate 1,
キャパシタ絶縁膜12を介して蓄積電極(ストレージノード)となる導電材13が充填され、導電材13の上部側面がトランジスタのn型拡散層7の一方に接している。 Conductive material 13 as a storage electrode through the capacitor insulating film 12 (storage node) is the filling, top side of the conductive material 13 is in contact with one of the n-type diffusion layer 7 of the transistor. そして、蓄積電極13の絶縁はゲート側面の絶縁膜9により保たれている。 The insulation of the storage electrode 13 is kept by the insulating film 9 of the gate side.

【0013】また、上記のように構成された基板上に層間絶縁膜14が形成され、その上にビット線(BL)1 Further, the interlayer insulating film 14 on the substrate having the structure described above is formed, a bit line thereon (BL) 1
5が形成されている。 5 is formed. ビット線15は、ビット線コンタクト16によりトランジスタのn型拡散層7の他方に接続されている。 Bit line 15 is connected to the other n-type diffusion layer 7 of the transistor by a bit line contact 16.

【0014】図2は、図1に示すトレンチパターンを上から見た平面図である。 [0014] Figure 2 is a top plan view of a trench pattern shown in FIG. 本実施形態では、トレンチパターンはゲート電極6に対して自己整合的に形成されるので、結果的に図の斜線(一部のみを示してある)で示すようなパターンのトレンチ10となる。 In the present embodiment, since the trench pattern is formed in self-alignment with the gate electrode 6, a pattern trench 10, as shown by oblique lines results in FIG. (Shown only a portion).

【0015】本実施形態の構造によれば、SOI基板を用いていることから、ソフトエラー耐性に強く、ショートチャネル効果を抑制できるのは勿論のこと、次のような効果が得られる。 [0015] According to the structure of the present embodiment, since the SOI substrate is used, resistant to soft error resistance, it of course can be suppressed short channel effect, the following effects can be obtained. 即ち、SOI基板の支持基板1と絶縁層2の境界部にキャパシタを形成しているため、メモリセルの表面段差を最小限に抑えることができる。 That is, because it forms a capacitor in the boundary portion of the supporting substrate 1 and the insulating layer 2 of the SOI substrate, it is possible to minimize the surface step of the memory cell. このため、セル表面の平坦化が容易で、かつ製造工程が簡単となる。 Therefore, it is easy to flatten the surface of the cell, and the manufacturing process can be simplified. また、ゲート電極6の形成後にキャパシタを形成するために、ゲート電極形成に係わる熱負荷により、 Further, in order to form a capacitor after formation of the gate electrode 6, the thermal load concerning the gate electrode formation,
キャパシタ絶縁膜12の特性が劣化することがない。 Is not the characteristics of the capacitor insulating film 12 is deteriorated.

【0016】また、プレート電極がゲート電極6上に延在していないため、ビット線−プレート間のショートの危険がない。 Further, since the plate electrode does not extend over the gate electrode 6, the bit line - is no risk of short circuit between the plates. さらに、ビット線−プレート間の対向面積が小さいため、ビット線容量を低減することができる。 Further, the bit line - for facing area between the plates is small, it is possible to reduce the bit line capacitance.

【0017】次に、本実施形態の製造工程を簡単に説明する。 Next, a brief description will be made on a process of this embodiment. まず、SOI基板のSi層3に素子分離層4を形成する。 First, an element isolation layer 4 in the Si layer 3 of the SOI substrate. 次いで、ゲート酸化膜5,ゲート電極6,上部絶縁膜8,側壁絶縁膜9を形成し、ゲート電極6及び絶縁膜8,9をマスクにn型拡散層7を形成する。 Then, a gate oxide film 5, a gate electrode 6, an upper insulating layer 8, to form the sidewall insulating film 9, to form an n-type diffusion layer 7 of the gate electrode 6 and the insulating films 8 and 9 as a mask. 層間絶縁膜14を形成後、トレンチのパターニングを行い、ゲート部分に接して、支持基板部表面に達する浅いトレンチ10を形成する。 After forming the interlayer insulating film 14 and patterned trench, in contact with the gate portion, to form a shallow trench 10 reaching the support substrate surface.

【0018】次いで、支持基板1の露出部に支持基板1 [0018] Next, the support on the exposed portion of the support substrate 1 a substrate 1
と同型の不純物を注入した後、キャパシタ絶縁膜12を堆積する。 And after injecting the same type of impurities, depositing a capacitor insulating film 12. キャパシタ絶縁膜12としては各種の絶縁体を選択できるが、例えばTa 23等の高誘電体膜が望ましい。 The capacitor insulating film 12 can be selected various insulators, but for example, a high dielectric film such as Ta 2 O 3 is desirable. さらに、蓄積電極となる導電材13を堆積し、 Furthermore, by depositing a conductive material 13 as a storage electrode,
エッチバックによりトレンチ10内に充填し、拡散層7 Filling the trench 10 by etch-back, the diffusion layer 7
との接点を形成する。 To form a contact with. この後は、層間絶縁膜14を再び堆積した後、ビット線15を形成する。 Then, after re-deposited interlayer insulating film 14, to form a bit line 15.

【0019】本工程によれば、浅いトレンチ10はゲート電極6に対して、自己整合的に形成されるため、より微細なメモリセルを実現することが可能になる。 According to the present process, a shallow trench 10 for the gate electrode 6, to be self-aligned manner, it is possible to realize a finer memory cell. (実施形態2)図3は、本発明の第2の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 2) FIG. 3 is a sectional view showing a cell structure of a SOI-DRAM according to the second embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0020】本実施形態は、第1の実施形態のバリエーションであり、キャパシタ絶縁膜12を、トレンチ10 The present embodiment is a variation of the first embodiment, the capacitor insulating film 12, the trench 10
の底面だけではなく、トレンチ10の側面を覆うように形成したものである。 Not only the bottom surface, and is formed so as to cover the side surface of the trench 10. これにより、キャパシタを成す蓄積電極とプレートとの間の絶縁をより確実にしている。 Accordingly, and the insulation between the storage electrode and the plate forming the capacitor more securely. (実施形態3)図4は、本発明の第3の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 3) FIG. 4 is a sectional view showing a cell structure of a SOI-DRAM according to the third embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0021】本実施形態は、第1の実施形態1のバリエーションであり、絶縁膜を挟んで金属膜を形成してキャパシタを構成している。 [0021] The present embodiment is a first variation of the embodiment 1 to form a capacitor by forming a metal film sandwiching an insulating film. 即ち、トレンチ10の底部に第1の金属膜21を形成し、その上にキャパシタ絶縁膜2 That is, the first metal film 21 is formed on the bottom of the trench 10, the capacitor insulating film 2 formed thereon
2を介して第2の金属膜23を形成し、さらにその上蓄積電極13を埋込み形成している。 Through 2 forms a second metal film 23, and further the upper storage electrode 13 that was buried.

【0022】このような構成であっても第1の実施形態と同様の効果が得られる。 The same effect as such a structure is a be the first embodiment can be obtained. なお、キャパシタを構成する金属膜21,23にはW,Mo,Ti等を用いればよい。 Incidentally, the metal film 21, 23 constituting the capacitor can be used W, Mo, Ti, or the like. また、金属膜の代わりに、蓄積電極13や支持基板1と同じSiを用いることも可能である。 Further, instead of the metal film, it is also possible to use the same Si and the storage electrode 13 and the supporting substrate 1. (実施形態4)図5は、本発明の第4の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 4) FIG. 5 is a sectional view showing a cell structure of a SOI-DRAM according to the fourth embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0023】本実施形態は、キャパシタとなる支持基板表面を半球状に形成し、キャパシタの表面積を拡大した例である。 [0023] The present embodiment is to form the support substrate surface as a capacitor in a hemispherical shape, an example of an enlarged surface area of ​​the capacitor. 即ち、支持基板1に半球状のドームが形成され、ドームに露出する支持基板1の表面には拡散層31 That is, hemispherical dome is formed on the supporting substrate 1, the diffusion layer on the surface of the supporting substrate 1 which is exposed to the dome 31
が形成され、その上にキャパシタ絶縁膜32を介して蓄積電極33が埋込み形成され、さらにその上に蓄積電極13が埋込み形成されている。 There is formed, the storage electrode 33 via the capacitor insulating film 32 thereon is buried and further storage electrode 13 is buried thereon.

【0024】このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、トレンチ10の開口面積の数倍のキャパシタ面積を実現することができる。 [0024] With such a configuration, it of course the same effect as the first embodiment can be obtained, it is possible to realize a multiple of capacitor area of ​​the opening area of ​​the trench 10.

【0025】図6を用いて、簡単に工程を説明する。 [0025] with reference to FIG. 6, illustrating a simple process. まず、図6(a)に示すように、ゲート電極部に接して、 First, as shown in FIG. 6 (a), in contact with the gate electrode portion,
支持基板1の表面に達する浅いトレンチ10を形成した後、トレンチ10の側面に酸化膜等の絶縁膜35を形成する。 After forming the shallow trench 10 reaching the surface of the supporting substrate 1, an insulating film 35 such as an oxide film on the side surfaces of the trench 10.

【0026】次いで、図6(b)に示すように、ケミカルドライエッチング等を用いて、支持基板1の露出部のSiを選択的に除去し、トレンチ10に露出した支持基板表面部をドーム状にエッチングする。 [0026] Then, as shown in FIG. 6 (b), using a chemical dry etching, the Si of the exposed portion of the supporting substrate 1 is selectively removed, the dome-shaped supporting substrate surface portion exposed in the trench 10 etch.

【0027】次いで、図6(c)に示すように、露出部に支持基板1と同型の不純物の拡散源となる薄膜(PS [0027] Then, as shown in FIG. 6 (c), the exposed portion as a supporting substrate 1 and the same type diffusion source of the impurity thin film (PS
G,AsSG等)36を形成し、固相拡散により支持基板1に拡散層31を形成する。 G, to form the AsSG, etc.) 36, to form a diffusion layer 31 on the support substrate 1 by solid phase diffusion.

【0028】次いで、図6(d)に示すように、キャパシタ絶縁膜32を形成した後、蓄積電極となる導電材3 [0028] Then, as shown in FIG. 6 (d), after forming the capacitor insulating film 32, conductive material 3 serving as a storage electrode
3を堆積し、エッチバックによりドーム内に充填する。 3 was deposited to fill in the dome by etching back.
続いて、導電材33をマスクとしてキャパシタ絶縁膜3 Subsequently, the capacitor insulating film 3 conductive material 33 as a mask
2を除去した後、トレンチ10内に導電材13を埋込み形成し、拡散層7との接点を形成する。 After removal of 2, the conductive material 13 is buried in the trench 10 to form a contact with the diffusion layer 7.

【0029】このような工程によれば、基板に対するダメージを最小限に抑えたまま、キャパシタ面積を拡大することができる。 According to such a process, while minimizing the damage to the substrate, it is possible to increase the capacitor area. (実施形態5)図7は、本発明の第5の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 5) FIG. 7 is a sectional view showing a cell structure of a SOI-DRAM according to a fifth embodiment of the present invention. なお、図5と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, in FIG. 5, the same parts are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0030】本実施形態は、第4の実施形態のバリエーションであり、セル構造をNAND型レイアウトに配置したものである。 [0030] This embodiment is a variation of the fourth embodiment is obtained by placing the cell structure in the NAND layout. 即ち、MOSトランジスタが複数個直列接続され、各々の接続部に第4の実施形態で説明したようなトレンチ10と半球状のドームを形成し、その部分にキャパシタを形成している。 That, MOS transistors are a plurality connected in series, each of the connecting portion of the fourth trench 10 and hemispherical dome as described in the embodiment of formed to form a capacitor in that portion. (実施形態6)図8は、本発明の第6の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 6) FIG. 8 is a sectional view showing a cell structure of a SOI-DRAM according to a sixth embodiment of the present invention. なお、図5と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, in FIG. 5, the same parts are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0031】本実施形態は、第4の実施形態のバリエーションであり、支持基板1の露出部をドーム状にエッチングした後、ウェットエッチング等により、表面を粗面化したものである。 [0031] This embodiment is a variation of the fourth embodiment, after etching the exposed portions of the support substrate 1 in a dome shape by wet etching or the like, in which the surface is roughened. これにより、キャパシタの表面積を更に拡大することが可能となる。 Thus, it is possible to further enlarge the surface area of ​​the capacitor. (実施形態7)図9は、本発明の第7の実施形態に係わるSOI−DRAMのセル構成を示す断面図である。 (Embodiment 7) FIG. 9 is a sectional view showing a cell structure of a SOI-DRAM according to a seventh embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0032】本実施形態は、円筒型電極の内壁をキャパシタにした例である。 [0032] This embodiment is an example in which the inner wall of the cylindrical electrode to the capacitor. 即ち、トレンチ10はSOI基板の絶縁層2の途中まで形成され、このトレンチ10の内面に円筒型蓄積電極41が形成されている。 That is, the trench 10 is formed up to the middle of the SOI substrate of the insulating layer 2, the cylindrical storage electrode 41 is formed on the inner surface of the trench 10. そして、蓄積電極41の内壁にキャパシタ絶縁膜42が形成され、 Then, the capacitor insulating film 42 is formed on the inner wall of the storage electrode 41,
キャパシタ絶縁膜42を介して円筒内部に導電材43が充填されている。 Conductive material 43 is filled in the cylinder via a capacitor insulating film 42. この導電材43はコンタクト44により支持基板1に導通しており、プレート電極となる。 The conductive material 43 is conducting by the contact 44 to the supporting substrate 1, a plate electrode.

【0033】本実施形態によれば、スタック型キャパシタと同様にキャパシタ面積の拡大をはかることができ、 According to the present embodiment, it is possible to achieve the expansion of capacitor area like the stacked capacitor,
しかもキャパシタ形成による表面の凹凸を小さくすることができ、メモリセルの表面段差を最小限に抑えることが可能になる。 Moreover it is possible to reduce the unevenness of the surface of the capacitor formed, it is possible to minimize the surface step of the memory cell. また、ビット線−プレート間の対向面積が第1の実施形態よりも小さいため、ビット線容量を更に低減することができる。 The bit line - for facing area between the plates is smaller than the first embodiment, it is possible to further reduce the bit line capacitance.

【0034】図10を用いて、簡単に工程を説明する。 [0034] with reference to FIG. 10 will be described briefly step.
まず、図10(a)に示すように、ゲート電極部に接して、SOI基板の絶縁層2に達する浅いトレンチ10を形成する。 First, as shown in FIG. 10 (a), in contact with the gate electrode portion, to form a shallow trench 10 reaching the insulating layer 2 of the SOI substrate.

【0035】次いで、図10(b)に示すように、トレンチ10の側面に蓄積電極となる第1の導電材41を形成する。 [0035] Then, as shown in FIG. 10 (b), to form a first conductive material 41 serving as a storage electrode on the side surfaces of the trench 10. 次いで、図10(c)に示すように、キャパシタ絶縁膜42を堆積し、プレート電極となる第2の導電材43を堆積する。 Then, as shown in FIG. 10 (c), depositing a capacitor insulating film 42, depositing a second conductive material 43 serving as a plate electrode.

【0036】次いで、図10(d)に示すように、トレンチ10の底面を貫通し、支持基板1に達するコンタクト44を形成する。 [0036] Then, as shown in FIG. 10 (d), through the bottom surface of the trench 10, a contact 44 reaching the supporting substrate 1. この後は、第3の導電材45をトレンチ10に充填後、エッチバックすることで、キャパシタ構造を完成する。 After this, after filling the third conductive material 45 in trench 10, it is etched back to complete the capacitor structure. (実施形態8)図11及び図12は、本発明の第8の実施形態に係わるSOI−DRAMの製造工程を示すセル部分の断面図である。 (Embodiment 8) FIGS. 11 and 12 are sectional views of the eighth cell portion showing a manufacturing process of the SOI-DRAM according to a third embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0037】図11(a)に示すように、層間絶縁膜1 As shown in FIG. 11 (a), the interlayer insulating film 1
4にゲート部分に対して自己整合的にトレンチ10を設けた後に、側壁残しの要領で、スペーサ52を形成する。 After providing a self-aligned manner trench 10 with the gate portion 4, in the manner of leaving sidewalls to form a spacer 52. このスペーサ52としては、例えばBPSG膜やC As the spacer 52, for example, a BPSG film or a C
VD膜等を用いる。 Using the VD film, or the like. なお、スペーサ52を形成することから、側壁絶縁膜51は図1に示した側壁絶縁膜9よりも十分に薄くしてよい。 Incidentally, since the form of spacers 52, the sidewall insulating film 51 may be sufficiently thinner than the sidewall insulating film 9 shown in FIG.

【0038】次いで、図11(b)に示すように、トレンチ10内にキャパシタ絶縁膜12と蓄積電極13を埋込み、エッチバックの要領でトレンチ内部に残置する。 [0038] Then, as shown in FIG. 11 (b), leaving the capacitor insulating film 12 and the storage electrode 13 in the trench 10 buried in the trench interior in the manner of an etch-back.
蓄積電極13としては、ドープドポリSiやW等を用いればよい。 The storage electrode 13, may be used doped poly Si, W or the like.

【0039】次いで、図12(c)に示すように、スペーサ52を除去した後、ポリSiやW等からなるストラップ55を、エッチバックの要領で埋込み、蓄積電極とトランジスタのドレインとの接続部を形成する。 [0039] Then, as shown in FIG. 12 (c), after removing the spacers 52, a strap 55 made of poly-Si, W, etc., the connection of the buried, the drain of the storage electrode and the transistor in the manner of etchback to form. このとき、ストラップ55はトレンチ側面だけではなく、Si In this case, the strap 55 is not only the trench side, Si
層3の上面でもドレインと接することになる。 Come into contact with the drain in an upper surface of the layer 3.

【0040】次いで、図12(d)に示すように、層間絶縁膜14を再度形成した後に、ビット線15及びビット線コンタクト16形成する。 [0040] Then, as shown in FIG. 12 (d), after an interlayer insulating film 14 again, the bit line 15 and bit line contacts 16 are formed. このようにして作成されたSOI−DRAMでは、第1の実施形態と同様の効果が得られるのは勿論のこと、Si層3の上面でも蓄積電極とドレインとのコンタクトをとっているので、トレンチ10の側面でストラップをとる構造よりもコンタクト抵抗を下げることが可能になる。 In such SOI-DRAM was created in, the same effect as the first embodiment can be obtained of course, since also taking contact with the storage electrode and the drain the upper surface of the Si layer 3, a trench it is possible to reduce the contact resistance than the structure having strap 10 side of.

【0041】なお、本発明は上述した各実施形態に限定されるものではない。 [0041] The present invention is not limited to the above embodiments. キャパシタ絶縁膜としては、Ta The capacitor insulating film, Ta
23を始め、STO,BSTO,PZT等でも良い。 The 2 O 3 start, STO, BSTO, may be a PZT or the like.
また、蓄積電極となる導電材は、W,Ti,Pt,Ru Further, the conductive material serving as a storage electrode, W, Ti, Pt, Ru
などの金属、或いはTiN,WN,RuO 2などの金属化合物、或いはポリシリコン若しくはWSiなどのシリコン化合物でもよい。 Metals such as, or TiN, WN, metal compounds such as RuO 2, or may be a silicon compound such as polysilicon or WSi. その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 Other, without departing from the scope of the present invention can be modified in various ways.

【0042】 [0042]

【発明の効果】以上詳述したように本発明によれば、S According to the present invention as described in detail above, S
OI基板の支持基板と絶縁層の境界部にキャパシタを形成しているので、メモリセルの表面段差を最小限に抑えることが可能になる。 Since the capacitor is formed in the boundary portion of the supporting substrate and the insulating layer of the OI substrate, it is possible to minimize the surface step of the memory cell. その結果、フォトリソグラフィ工程や配線の加工を容易に行うことが可能となる。 As a result, it is possible to easily carry out processing of the photolithography process and wiring. 従って、高密度なメモリ装置を安価に提供することが可能となる。 Therefore, it is possible to inexpensively provide a high-density memory device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施形態に係わるDRAMのメモリセル構成を示す断面図。 Figure 1 is a cross-sectional view showing a memory cell structure of a DRAM according to a first embodiment.

【図2】図1のDRAMのレイアウトを示す平面図。 Figure 2 is a plan view showing a layout of a DRAM of Figure 1.

【図3】第2の実施形態に係わるDRAMのメモリセル構成を示す断面図。 3 is a cross-sectional view showing a memory cell structure of a DRAM according to a second embodiment.

【図4】第3の実施形態に係わるDRAMのメモリセル構成を示す断面図。 4 is a cross-sectional view showing a memory cell structure of a DRAM according to a third embodiment.

【図5】第4の実施形態に係わるDRAMのメモリセル構成を示す断面図。 5 is a sectional view showing a memory cell structure of a DRAM according to a fourth embodiment.

【図6】第4の実施形態のDRAMの製造工程を示す断面図。 6 is a sectional view showing the manufacturing process of the DRAM of the fourth embodiment.

【図7】第5の実施形態に係わるDRAMのメモリセル構成を示す断面図。 7 is a cross-sectional view showing a memory cell structure of a DRAM according to a fifth embodiment.

【図8】第6の実施形態に係わるDRAMのメモリセル構成を示す断面図。 8 is a cross-sectional view showing a memory cell structure of a DRAM according to the sixth embodiment.

【図9】第7の実施形態に係わるDRAMのメモリセル構成を示す断面図。 Figure 9 is a sectional view showing a memory cell structure of a DRAM according to a seventh embodiment.

【図10】第7の実施形態に係わるDRAMの製造工程を示す断面図。 Figure 10 is a sectional view showing a manufacturing process of a DRAM according to a seventh embodiment.

【図11】第8の実施形態に係わるDRAMの製造工程の前半を示す断面図。 Figure 11 is a sectional view showing the first half of the DRAM manufacturing process according to the eighth embodiment.

【図12】第8の実施形態に係わるDRAMの製造工程の後半を示す断面図。 Figure 12 is a sectional view showing the second half of the manufacturing process of the DRAM according to the eighth embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…支持基板 2…SiO 2埋込み酸化膜(絶縁層) 3…Si層(半導体層) 4…素子分離層 5…ゲート酸化膜 6…ゲート電極(ワード線) 7…n型拡散層 8…上部絶縁膜 9,51…側壁絶縁膜 10…トレンチ 11,31…n型拡散層 12,32,42…キャパシタ絶縁膜 13,33,41…導電材(蓄積電極) 14…層間絶縁膜 15…ビット線 16…ビット線コンタクト 21…第1の金属膜 22…キャパシタ絶縁膜 23…第2の金属膜 52…スペーサ 55…ストラップ 1 ... support substrate 2 ... SiO 2 buried oxide film (insulating layer) 3 ... Si layer (semiconductor layer) 4 ... isolation layer 5 ... gate oxide film 6 ... gate electrode (word line) 7 ... n-type diffusion layer 8 ... top insulating film 9,51 ... sidewall insulating film 10 ... trench 11 and 31 ... n-type diffusion layer 12,32,42 ... capacitor insulating film 13,33,41 ... conductive material (storage electrode) 14 ... interlayer insulating film 15 ... bit lines 16 ... bit line contact 21 ... first metal film 22 ... capacitor insulating film 23 ... second metal film 52 ... spacer 55 ... strap

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】支持基板上に絶縁層を介して半導体層が形成されたSOI基板にダイナミック型のメモリセルを形成した半導体記憶装置において、 前記支持基板と絶縁層との境界部に、前記メモリセルのキャパシタを形成してなることを特徴とする半導体記憶装置。 1. A semiconductor memory device formed of dynamic memory cells on the SOI substrate in which a semiconductor layer is formed via an insulating layer on a support substrate, the boundary between the supporting substrate and the insulating layer, the memory the semiconductor memory device characterized by comprising forming a cell capacitor.
  2. 【請求項2】支持基板上に絶縁層を介して半導体層を形成してなるSOI基板に、MOSトランジスタ及びキャパシタからなるダイナミック型のメモリセルを形成した半導体記憶装置において、 前記MOSトランジスタのゲート側面に側壁絶縁膜が形成され、この側壁絶縁膜と自己整合的に前記支持基板に達するトレンチが形成され、このトレンチ内に前記キャパシタの蓄積電極が埋め込まれてなることを特徴とする半導体記憶装置。 To 2. A SOI substrate obtained by forming a semiconductor layer through an insulating layer on a support substrate, a semiconductor memory device which forms the dynamic memory cells consisting of MOS transistors and a capacitor, a gate side of the MOS transistor sidewall insulating film is formed, the sidewall insulating films and the self-alignment trench reaching said supporting substrate is formed, a semiconductor memory device characterized by the accumulation electrode of the capacitor may become embedded in the trench.
  3. 【請求項3】支持基板上に絶縁層を介して半導体層を形成してなるSOI基板にダイナミック型のメモリセルを形成した半導体記憶装置の製造方法において、 前記SOI基板の半導体層に素子分離領域を形成する工程と、前記SOI基板の素子分離領域で囲まれた素子形成領域にMOSトランジスタを形成する工程と、前記M 3. A method of manufacturing a semiconductor memory device which forms the dynamic memory cells on the SOI substrate obtained by forming a semiconductor layer through an insulating layer on a supporting substrate, an element isolation region in the semiconductor layer of the SOI substrate forming a step of forming a MOS transistor in the element formation region surrounded by an element isolation region of the SOI substrate, the M
    OSトランジスタのゲート側面に側壁絶縁膜を形成する工程と、前記壁絶縁膜をマスクに前記支持基板に達するトレンチを形成する工程と、前記トレンチの底部にキャパシタ用の絶縁膜を形成する工程と、前記トレンチ内にキャパシタ用の蓄積電極を埋め込む工程とを含むことを特徴とする半導体記憶装置の製造方法。 Forming a sidewall insulating film on the gate side of the OS transistor, forming a trench reaching the support substrate said wall insulating film as a mask, forming an insulating film for a capacitor on the bottom of the trench, method of manufacturing a semiconductor memory device which comprises a step of embedding a storage electrode of the capacitor in the trench.
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