JPH07263649A - Semiconductor memory and its manufacture - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000007769 metal material Substances 0.000 claims abstract description 86
- 230000002093 peripheral effect Effects 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 238000003860 storage Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 24
- 239000011810 insulating material Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体メモリ装置およ
びその製造方法に係り、特に新しい構造の配線層および
高容量のキャパシタを有する半導体メモリ装置およびそ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a semiconductor memory device having a wiring layer of a new structure and a high capacity capacitor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＤＲＡＭ素子の集積度が増加するにつ
れ、１つのチップ内で単位セルが占める面積が減るよう
になり、これは結果的にキャパシタの面積の減少をもた
らした。したがって、集積度の増加と共に、単位面積に
確保されるキャパシタンスの増加は必須である。2. Description of the Related Art As the integration density of DRAM devices increases, the area occupied by unit cells within one chip decreases, which results in a decrease in the area of capacitors. Therefore, it is essential to increase the capacitance secured in a unit area as the integration degree increases.
【０００３】従来、限定された面積内で十分に大きいキ
ャパシタンスを確保するために、キャパシタの構造を３
次元的に形成する多くの方法が提案されている。１９８
８年に Kimura などは、キャパシタをビットライン上に
形成するＤＡＳＨ（DiagonalActive Stacked capacitor
cell with a Highly-packed storage node）を提案し
ている（参照文献：IEDM ' 88, "A New Stacked Capaci
tor DRAM Cell Characterized by a Storage Capacit
or on a Bit-line Structure" ）。Conventionally, in order to secure a sufficiently large capacitance within a limited area, the structure of the capacitor is three.
Many methods of forming dimensionally have been proposed. 198
In 8 years, Kimura et al. Developed DASH (Diagonal Active Stacked capacitor) that forms a capacitor on the bit line.
cell with a Highly-packed storage node) (reference: IEDM '88, "A New Stacked Capacitor
tor DRAM Cell Characterized by a Storage Capacit
or on a Bit-line Structure ").
【０００４】[0004]
【発明が解決しようとする課題】前記のＤＡＳＨは、ス
トレージ電極のサイズをリソグラフィ限界まで最大化さ
せ得るが、メモリセルアレイ部から周辺回路部に進む領
域での段差が大きい。これにより、後続する金属配線工
程は難しくなる。また、キャパシタンスを増加させるた
めにストレージ電極の高さを増加しようとする場合に
は、このような問題がさらに深刻になる。The above-mentioned DASH can maximize the size of the storage electrode up to the lithography limit, but has a large step in the region from the memory cell array section to the peripheral circuit section. As a result, the subsequent metal wiring process becomes difficult. In addition, when the height of the storage electrode is increased to increase the capacitance, such a problem becomes more serious.
【０００５】前述した問題点を解決するために、本出願
人は（発明者：Joo-young Yun の他一人）、新規の構造
の半導体メモリ装置およびその製造方法を発明したこと
があり、これを韓国の特許庁に韓国特許出願第９２−２
２５７０として出願して現在係属中である。図１は本出
願人による従来の半導体メモリ装置のレイアウト図であ
り、図２は前記図１の切断線ＡＡ′による断面図であ
り、メモリセルアレイ部および周辺回路部の一部分を示
す。In order to solve the above-mentioned problems, the present applicant (inventor: Joo-young Yun and others) has invented a semiconductor memory device having a novel structure and a method of manufacturing the same, and Korean Patent Application No. 92-2 to Korean Patent Office
It was filed as 2570 and is currently pending. 1 is a layout diagram of a conventional semiconductor memory device by the present applicant, and FIG. 2 is a cross-sectional view taken along the section line AA 'of FIG. 1, showing a part of a memory cell array portion and a peripheral circuit portion.
【０００６】図１および図２に示すように、半導体基板
２１に素子分離層２２を選択的に形成して活性領域６０
を限定した後、半導体基板２１のメモリセルアレイ部お
よび周辺回路部にそれぞれゲート絶縁膜２３、ゲート２
４、ソース２５およびドレイン２６を備える第１トラン
ジスタおよび第２トランジスタを形成する。次いで、前
記第１トランジスタおよび前記第２トランジスタ上に第
１絶縁膜を形成し、セルアレイ部に形成された前記第１
トランジスタのドレイン領域を露出させるビットライン
コンタクトホール５１を形成する。次に、ビットライン
コンタクトホール５１を通じて前記第１トランジスタの
ドレインに接続されるビットライン２９を形成したの
ち、第２絶縁膜を形成し、セルアレイ部の前記第１トラ
ンジスタのゲート２４と接続される第１金属層３２を形
成する。この際、第１金属層３２は、セルアレイ部に限
定されて形成される。次いで、第１金属層３２上に第３
絶縁膜を形成し、前記第１トランジスタのソースを露出
させるストレージノードコンタクトホール５０を形成す
る。次に、ストレージノードコンタクトホール５０を通
じて前記第１トランジスタのソースに接続されるストレ
ージ電極３４、誘電体膜３５およびプレート電極３６を
備えるキャパシタを形成する。次いで、プレート電極３
６上に第４絶縁膜を形成し、多数のブァイアホール（vi
a hole）７０、７０′を形成する。この際、ブァイアホ
ール７０、７０′は、第１金属層３２および周辺回路部
に形成された第２トランジスタのゲート、ソースおよび
ドレイン上にそれぞれ形成される。次に、ブァイアホー
ル７０、７０′を通じて第１金属層３２および第２トラ
ンジスタにそれぞれ接続される第２金属層８０を形成す
る。ここで、第２金属層８０は、周辺回路部の回路を連
結すると同時に、セルアレイ部に形成された第１金属層
３２を連結させる役割を果たす。As shown in FIGS. 1 and 2, an active region 60 is formed by selectively forming an element isolation layer 22 on a semiconductor substrate 21.
Of the gate insulating film 23 and the gate 2 in the memory cell array portion and the peripheral circuit portion of the semiconductor substrate 21, respectively.
4, forming a first transistor and a second transistor having a source 25 and a drain 26. Next, a first insulating film is formed on the first transistor and the second transistor, and the first insulating film is formed on the cell array portion.
A bit line contact hole 51 exposing the drain region of the transistor is formed. Next, after forming a bit line 29 connected to the drain of the first transistor through the bit line contact hole 51, a second insulating film is formed and connected to the gate 24 of the first transistor of the cell array portion. 1 The metal layer 32 is formed. At this time, the first metal layer 32 is formed only in the cell array portion. Then, a third layer is formed on the first metal layer 32.
An insulating film is formed and a storage node contact hole 50 exposing the source of the first transistor is formed. Next, a capacitor including the storage electrode 34 connected to the source of the first transistor through the storage node contact hole 50, the dielectric film 35, and the plate electrode 36 is formed. Then, the plate electrode 3
A fourth insulating film is formed on the substrate 6, and a large number of via holes (vi
a hole) 70, 70 'is formed. At this time, the via holes 70 and 70 'are formed on the gate, the source and the drain of the second transistor formed in the first metal layer 32 and the peripheral circuit portion, respectively. Next, a second metal layer 80 connected to the first metal layer 32 and the second transistor through the via holes 70 and 70 'is formed. Here, the second metal layer 80 serves to connect the circuits of the peripheral circuit unit and at the same time to connect the first metal layer 32 formed in the cell array unit.
【０００７】前述した従来の方法によると、キャパシタ
を形成する前に第１金属層３２を形成することにより、
メモリセルアレイ部と周辺回路部との段差が非常に低く
なり、キャパシタンスを増加させるために、ストレージ
電極３４の厚さを厚くしても前記段差に影響しない。し
かしながら、周辺回路部が第２金属層８０のみで連結さ
れるために、単一金属配線構成のように動作して、レイ
アウトおよび動作速度などの点で損失が大きい。これを
解決するために周辺回路部を二重金属配線構成にする
と、全体的には三重金属配線工程となるので工程が非常
に複雑になる。また、第２金属層で周辺回路部の配線を
連結するために、第２トランジスタのゲート、ソースお
よびドレインをそれぞれ露出させるブァイアホール７
０′の深さ（図２の参照符号ａ）が非常に深くなり、ブ
ァイアホール７０′の形成が難しい。さらに、ブァイア
ホール７０′の縦横比（aspect ratio）が増えて、ブァ
イアホール７０′内で後続する金属配線工程が施しにく
い。According to the conventional method described above, by forming the first metal layer 32 before forming the capacitor,
Since the step between the memory cell array section and the peripheral circuit section becomes very low and the capacitance is increased, even if the thickness of the storage electrode 34 is increased, the step is not affected. However, since the peripheral circuit portion is connected only by the second metal layer 80, the peripheral circuit portion operates like a single metal wiring structure, resulting in a large loss in terms of layout and operating speed. In order to solve this problem, if the peripheral circuit section has a double metal wiring structure, a triple metal wiring process is required as a whole, which makes the process very complicated. In addition, a via hole 7 exposing the gate, source and drain of the second transistor in order to connect the wiring of the peripheral circuit portion with the second metal layer.
The depth of 0 '(reference numeral a in FIG. 2) becomes very deep, and it is difficult to form the via hole 70'. Further, the aspect ratio of the via hole 70 'is increased, which makes it difficult to perform a subsequent metal wiring process in the via hole 70'.
【０００８】本発明の目的は、金属配線を容易に形成で
きる半導体メモリ装置を提供することにある。本発明の
他の目的は、前記半導体メモリ装置を製造するのに特に
適した半導体メモリ装置の製造方法を提供することにあ
る。An object of the present invention is to provide a semiconductor memory device in which metal wiring can be easily formed. Another object of the present invention is to provide a method of manufacturing a semiconductor memory device, which is particularly suitable for manufacturing the semiconductor memory device.
【０００９】[0009]
【課題を達成するための手段】前記目的を達成するため
に、本発明は、セルアレイ部と周辺回路部とに区分され
た半導体基板と、前記半導体基板のセルアレイ部に形成
された第１トランジスタおよび前記半導体基板の周辺回
路部に形成された第２トランジスタと、前記第１トラン
ジスタおよび前記第２トランジスタの上から前記半導体
基板の全面に形成され、前記第１トランジスタのゲート
を露出させる第１コンタクトホールと前記第２トランジ
スタのゲート、ソースおよびドレインをそれぞれ露出さ
せる第２コンタクトホールとを有する第１絶縁膜と、前
記第１絶縁膜上に形成され、前記第１コンタクトホール
を通じて前記第１トランジスタの前記ゲートに接続され
る第１金属物質の第１パターン層および前記第２コンタ
クトホールを通じて前記第２トランジスタのゲート、ソ
ースおよびドレインにそれぞれ接続される第１金属物質
の第２パターン層と、前記第１金属物質の第１パターン
層および第２パターン層の上から前記半導体基板の全面
に形成される第２絶縁膜と、前記第２絶縁膜上に形成さ
れ、前記第１トランジスタのソース領域に接続されるス
トレージ電極および前記ストレージ電極上に誘電体膜を
介して形成されたプレート電極を有するキャパシタと、
前記キャパシタの上から前記半導体基板の全面に形成さ
れる第３絶縁膜と、前記第２絶縁膜および前記第３絶縁
膜に形成され、前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールと、前記第３絶縁膜上に形成され、前記第１ブァイ
アホールを通じて前記第１金属物質の第１パターン層お
よび第２パターン層にそれぞれ接続される第２金属物質
の第３パターン層とを備えることを特徴とする半導体メ
モリ装置を提供する。In order to achieve the above object, the present invention provides a semiconductor substrate divided into a cell array portion and a peripheral circuit portion, a first transistor formed in the cell array portion of the semiconductor substrate, and A second transistor formed in a peripheral circuit portion of the semiconductor substrate, and a first contact hole formed on the entire surface of the semiconductor substrate from above the first transistor and the second transistor to expose the gate of the first transistor. A first insulating film having a second contact hole exposing a gate, a source and a drain of the second transistor respectively, and the first insulating film formed on the first insulating film, through the first contact hole. Through a first pattern layer of a first metal material connected to the gate and the second contact hole A second pattern layer of a first metal material connected to the gate, source and drain of the second transistor, and a first pattern layer and a second pattern layer of the first metal material over the entire surface of the semiconductor substrate. A second insulating film formed, a storage electrode formed on the second insulating film and connected to the source region of the first transistor, and a plate electrode formed on the storage electrode via a dielectric film. A capacitor having
A third insulating film formed on the entire surface of the semiconductor substrate from above the capacitor, and a first pattern layer and a second pattern layer of the first metal material formed on the second insulating film and the third insulating film. A first via hole exposing each of the first metal material and a second metal material formed on the third insulating film and connected to the first pattern layer and the second pattern material of the first metal material through the first via hole, respectively. A semiconductor memory device having three pattern layers is provided.
【００１０】本発明の望ましい実施例によると、前記第
３絶縁膜に形成され前記キャパシタの前記プレート電極
を露出させる第２ブァイアホールおよび前記第３絶縁膜
上に形成され前記第２ブァイアホールを通じて前記プレ
ート電極に接続される第２金属物質の第４パターン層を
さらに備える。本発明の他の実施例によると、前記第１
絶縁膜と前記第１金属物質の第１パターン層および第２
パターン層との間に形成され、前記第１コンタクトホー
ルのコンタクト抵抗を減少させジャンクションを保護す
るための障壁金属層をさらに備えることができる。According to a preferred embodiment of the present invention, a second via hole is formed in the third insulating film to expose the plate electrode of the capacitor, and the plate electrode is formed on the third insulating film through the second via hole. And a fourth patterned layer of a second metallic material connected to the. According to another embodiment of the present invention, the first
An insulating film, a first pattern layer of the first metal material, and a second
A barrier metal layer formed between the pattern layer and the first contact hole to reduce the contact resistance and protect the junction may be further provided.
【００１１】前記他の目的を達成するために、本発明
は、セルアレイ部と周辺回路部とからなる半導体メモリ
装置の製造方法において、半導体基板のセルアレイ部お
よび周辺回路部にそれぞれソースおよびドレインを形成
し、前記ソースおよび前記ドレインの間にゲート絶縁膜
を介してゲートを形成することにより第１トランジスタ
および第２トランジスタを形成するトランジスタ形成段
階と、前記トランジスタ形成段階で得られた結果物の全
面に第１絶縁膜を形成する第１絶縁膜形成段階と、前記
第１絶縁膜を部分的に蝕刻することにより、前記セルア
レイ部に形成された前記第１トランジスタのゲートを露
出させる第１コンタクトホールと前記周辺回路部に形成
された前記第２トランジスタのゲート、ソースおよびド
レインとをそれぞれ露出させる第２コンタクトホールを
形成するコンタクトホール形成段階と、前記コンタクト
ホール形成段階で得られた結果物の全面に第１金属物質
を蒸着した後パターニングすることにより、前記第１コ
ンタクトホールを通じて前記第１トランジスタのゲート
に接続される第１金属物質の第１パターン層、および前
記第２コンタクトホールを通じて前記第２トランジスタ
のゲート、ソースおよびドレインにそれぞれ接続される
第１金属物質の第２パターン層を形成する第１および第
２パターン層形成段階と、前記第１および第２パターン
層形成段階で得られた結果物の全面に第２絶縁膜を形成
する第２絶縁膜形成段階と、前記第２絶縁膜上に前記第
１トランジスタのソース領域に接続されるストレージ電
極を形成し、前記ストレージ電極上に誘電体膜を介して
プレート電極を形成することによりキャパシタを形成す
るキャパシタ形成段階と、前記キャパシタ形成段階で得
られた結果物の全面に第３絶縁膜を形成する第３絶縁膜
形成段階と、前記第２絶縁膜および前記第３絶縁膜を部
分的に蝕刻して前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールを形成する第１ブァイアホール形成段階と、前記第
１ブァイアホール形成段階で得られた結果物の全面に第
２金属物質を蒸着した後パターニングすることにより、
前記第１ブァイアホールを通じて前記第１金属物質の第
１パターン層および第２パターン層にそれぞれ接続され
る第２金属物質の第３パターン層を形成する第３パター
ン層形成段階とを備えることを特徴とする半導体メモリ
装置の製造方法を提供する。According to another aspect of the present invention, in a method for manufacturing a semiconductor memory device including a cell array portion and a peripheral circuit portion, a source and a drain are formed in the cell array portion and the peripheral circuit portion of a semiconductor substrate, respectively. And forming a gate between the source and the drain through a gate insulating film to form a first transistor and a second transistor, and forming a transistor on the entire surface of the resultant product obtained in the transistor forming step. A first insulating film forming step of forming a first insulating film; and a first contact hole exposing the gate of the first transistor formed in the cell array portion by partially etching the first insulating film. A gate, a source, and a drain of the second transistor formed in the peripheral circuit section, A step of forming a second contact hole to be exposed and a step of forming a second metal through the first contact hole by depositing a first metal material on the entire surface of the resultant obtained in the step of forming the contact hole and then patterning the first metal material. A first pattern layer of a first metal material connected to the gate of one transistor, and a second pattern layer of the first metal material connected to the gate, source and drain of the second transistor through the second contact hole, respectively. Forming first and second pattern layers, forming a second insulating film on the entire surface of the resultant obtained in the first and second pattern layer forming steps, and A storage electrode connected to the source region of the first transistor is formed on the insulating film, and the storage electrode is formed on the storage electrode. A capacitor forming step of forming a capacitor by forming a plate electrode via an electric film, and a third insulating film forming step of forming a third insulating film on the entire surface of the resultant product obtained in the capacitor forming step, A first via hole forming step of partially etching the second insulating film and the third insulating film to form first via holes exposing the first pattern layer and the second pattern layer of the first metal material, respectively; By depositing a second metal material on the entire surface of the resultant structure obtained in the first via hole formation process and then patterning the same,
A third pattern layer forming step of forming a third pattern layer of a second metal material connected to the first pattern layer and the second pattern layer of the first metal material through the first via hole, respectively. A method of manufacturing a semiconductor memory device is provided.
【００１２】本発明の望ましい実施例によると、前記ト
ランジスタ形成段階の後に、前記トランジスタ形成段階
で得られた結果物の全面に絶縁膜を形成する段階と、前
記絶縁膜を部分的に蝕刻して前記セルアレイ部に形成さ
れた前記第１トランジスタのドレイン領域を露出させる
ビットラインコンタクトホールを形成するビトラインコ
ンタクトホール形成段階と、前記ビットラインコンタク
トホール形成段階で得られた結果物の全面に導電物質を
蒸着した後パターニングすることにより、前記ビットラ
インコンタクトホールを通じて前記第１トランジスタの
ドレイン領域に接続されるビットラインを形成するビッ
トライン形成段階とをさらに備える。According to a preferred embodiment of the present invention, after the transistor forming step, an insulating layer is formed on the entire surface of the resultant structure obtained by the transistor forming step, and the insulating layer is partially etched. A bit line contact hole forming step of forming a bit line contact hole exposing a drain region of the first transistor formed in the cell array portion, and a conductive material on the entire surface of the resultant obtained in the bit line contact hole forming step. Forming a bit line connected to the drain region of the first transistor through the bit line contact hole by depositing and then patterning.
【００１３】[0013]
【作用】本発明は、セルアレイ部に形成された第１トラ
ンジスタのゲートと周辺回路部に形成された第２トラン
ジスタのゲート、ソースおよびドレインを露出させる第
１コンタクトホールおよび第２コンタクトホールを形成
した後、第１金属物質の第１パターン層および第２パタ
ーン層を形成し、前記第１金属物質の第１パターン層お
よび第２パターン層上にブァイアホールを形成してそれ
ぞれ第２金属物質の第３パターン層を連結する。したが
って、コンタクトホールおよびブァイアホールの縦横比
を減少させることができるため、金属配線を容易に形成
できる。According to the present invention, the first contact hole and the second contact hole for exposing the gate of the first transistor formed in the cell array portion and the gate, the source and the drain of the second transistor formed in the peripheral circuit portion are formed. Then, a first pattern layer and a second pattern layer of the first metal material are formed, and via holes are formed on the first pattern layer and the second pattern layer of the first metal material to form a third pattern of the second metal material. Connect the pattern layers. Therefore, the aspect ratio of the contact hole and the via hole can be reduced, and the metal wiring can be easily formed.
【００１４】[0014]
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図３は本発明の半導体メモリ装置の
レイアウト図であり、図４は図３の切断線ＢＢ′による
本発明の半導体メモリ装置の断面図であり、メモリセル
アレイ部および周辺回路部の一部分を示す。Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. 3 is a layout diagram of the semiconductor memory device of the present invention, and FIG. 4 is a sectional view of the semiconductor memory device of the present invention taken along the section line BB 'of FIG. 3, showing a part of the memory cell array portion and the peripheral circuit portion.
【００１５】図３および図４に示すように、メモリセル
アレイ部と周辺回路部とに区分される半導体基板１００
内に活性領域を限定するために、選択的に素子分離層１
０２が形成されている。前記セルアレイ部の活性領域に
は、一定した間隔を置いて形成されたソースおよびドレ
イン（図示せず）と、前記ソースとドレインとの間にゲ
ート絶縁膜１０３を介して形成されたゲート１０４とを
有する第１トランジスタが形成されている。前記周辺回
路部の活性領域にもソース１０５、ドレイン１０６およ
び前記ソースとドレインとの間にゲート絶縁膜１０３′
を介して形成されたゲート１０４′を有する第２トラン
ジスタが形成されている。ここで、前記第１トランジス
タのゲート１０４はワードラインに提供され、第１およ
び第２トランジスタのゲート１０４、１０４′の側面に
は絶縁物質からなる側壁スペーサ１０７が形成されてい
る。As shown in FIGS. 3 and 4, the semiconductor substrate 100 is divided into a memory cell array portion and a peripheral circuit portion.
In order to limit the active region in the device isolation layer 1 selectively
02 is formed. A source and a drain (not shown) formed at regular intervals and a gate 104 formed between the source and the drain via a gate insulating film 103 are formed in the active region of the cell array portion. A first transistor having the same is formed. The source 105, the drain 106, and the gate insulating film 103 'between the source and the drain are also formed in the active region of the peripheral circuit portion.
A second transistor is formed having a gate 104 'formed through. Here, the gate 104 of the first transistor is provided to a word line, and sidewall spacers 107 made of an insulating material are formed on side surfaces of the gates 104 and 104 'of the first and second transistors.
【００１６】前記第１および第２トランジスタ上には、
第１トランジスタのドレインを露出させるビットライン
コンタクトホール１０９ｈを有する第１絶縁膜が形成さ
れており、その上にビットラインコンタクトホール１０
９ｈを通じて第１トランジスタのドレインに接続される
ビットライン１０９が形成されている。ビットライン１
０９上には第２絶縁膜が形成されており、第１および第
２絶縁膜は、第１トランジスタのゲート１０４を露出さ
せる第１コンタクトホール１１２と、第２トランジスタ
のゲート１０４′、ソース１０５およびドレイン１０
６、およびビットライン１０９を露出させる第２コンタ
クトホール１１２′とを有する。前記第２絶縁膜上には
多数の第１金属物質の第１および第２パターン層１１
１、１１１′が形成されている。前記第１金属物質の第
１パターン層１１１は、第１コンタクトホール１１２を
通じて第１トランジスタのゲート１０４に接続され、第
１金属物質の第２パターン層１１１′は、第２コンタク
トホール１１２′を通じて第２トランジスタのゲート１
０４′、ソース１０５およびドレイン１０６とビットラ
インとにそれぞれ接続される。ここで、前記第１および
第２パターン層１１１、１１１′は第１金属物質を蒸着
した後、これをパターニングして形成されたものであ
る。On the first and second transistors,
A first insulating film having a bit line contact hole 109h exposing the drain of the first transistor is formed, and the bit line contact hole 10 is formed thereon.
A bit line 109 connected to the drain of the first transistor is formed through 9h. Bit line 1
A second insulating film is formed on 09, and the first and second insulating films include a first contact hole 112 for exposing the gate 104 of the first transistor, a gate 104 'of the second transistor, a source 105, and Drain 10
6 and a second contact hole 112 ′ exposing the bit line 109. A plurality of first and second pattern layers 11 of a first metal material are formed on the second insulating layer.
1, 111 'are formed. The first pattern layer 111 of the first metal material is connected to the gate 104 of the first transistor through the first contact hole 112, and the second pattern layer 111 ′ of the first metal material is connected through the second contact hole 112 ′. 2 transistor gate 1
04 ', the source 105 and the drain 106, and the bit line, respectively. Here, the first and second pattern layers 111 and 111 'are formed by depositing a first metal material and then patterning it.
【００１７】前記第１金属物質の第１および第２パター
ン層１１１、１１１′上には第１トランジスタのソース
を露出させるストレージノードコンタクトホール１１４
を有する第３絶縁膜１１３が形成されており、その上に
ストレージノードコンタクトホール１１４を通じて第１
トランジスタのソースに接続されるストレージ電極１１
５およびストレージ電極１１５上に順に形成された誘電
体膜１１６およびプレート電極１１７を有するキャパシ
タが形成されている。A storage node contact hole 114 exposing the source of the first transistor is formed on the first and second pattern layers 111 and 111 'of the first metal material.
Forming a third insulating film 113 having a storage node contact hole 114 thereon.
Storage electrode 11 connected to the source of the transistor
5 and the storage electrode 115, a capacitor having a dielectric film 116 and a plate electrode 117 sequentially formed is formed.
【００１８】前記キャパシタのプレート電極１１７上に
第４絶縁膜１１８が形成されており、第３絶縁膜１１３
および第４絶縁膜１１８は、第１金属物質の第１および
第２パターン層１１１、１１１′を露出させる第１ブァ
イアホール１１９を有する。また、第４絶縁膜１１８
は、プレート電極１１７を露出させる第２ブァイアホー
ル１１９′を有する。第４絶縁膜１１８上には、第１ブ
ァイアホール１１９を通じて第１金属物質の第１および
第２パターン層１１１、１１１′にそれぞれ接続される
第２金属物質の第３パターン層１２０および第２ブアィ
アホール１１９′を通じてプレート電極１１７に接続さ
れる第２金属物質の第４パターン層１２０′が形成され
ている。ここで、第３および第４パターン層１２０、１
２０′は、第２金属物質を蒸着した後、これをパターニ
ングして形成されたものである。A fourth insulating film 118 is formed on the plate electrode 117 of the capacitor, and the third insulating film 113 is formed.
The fourth insulating layer 118 has a first via hole 119 exposing the first and second pattern layers 111 and 111 'of the first metal material. In addition, the fourth insulating film 118
Has a second via hole 119 'exposing the plate electrode 117. On the fourth insulating layer 118, the third pattern layer 120 of the second metal material and the second via hole 119 are connected to the first and second pattern layers 111 and 111 'of the first metal material through the first via hole 119, respectively. A fourth pattern layer 120 'of a second metal material is formed that is connected to the plate electrode 117 through'. Here, the third and fourth pattern layers 120, 1
20 'is formed by depositing a second metal substance and then patterning it.
【００１９】本発明による半導体メモリ装置は、図４に
示したように、セルアレイ部に形成された第１トランジ
スタのゲート１０４を露出させる第１コンタクトホール
１１２を通じて第１金属物質の第１パターン層１１１が
接続されてワードラインの抵抗を減少させる。また、周
辺回路部に形成された第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６は、それぞれ
これらを露出させる第２コンタクトホール１１２′を通
じて、第１金属物質の第１および第２パターン層１１
１、１１１′と接続され、第１金属物質の第１および第
２パターン層１１１、１１１′は第１ブァイアホール１
１９を通じて第２金属物質の第３パターン層１２０と接
続される。As shown in FIG. 4, the semiconductor memory device according to the present invention includes a first pattern layer 111 of a first metal material through a first contact hole 112 exposing a gate 104 of a first transistor formed in a cell array part. Are connected to reduce the resistance of the word line. In addition, the gate 10 of the second transistor formed in the peripheral circuit section
4 ', the source 105 and the drain 106 are respectively exposed through the second contact hole 112' exposing the first and second patterned layers 11 of the first metal material.
The first and second pattern layers 111 and 111 'of the first metal material are connected to the first via holes 1 and 111'.
19 is connected to the third pattern layer 120 of the second metal material.
【００２０】したがって、第１金属物質の第１および第
２パターン層１１１、１１１′によりワードラインの抵
抗を減少すると同時に周辺回路部の配線を連結するの
で、金属配線の層数を増加させなくても周辺回路部で二
重金属配線を使用することができる。また、第１金属物
質の第２パターン層１１１′で周辺回路部の配線を連結
するので、第２コンタクトホール１１２′の縦横比（図
４の参照符号ｂ）および第１ブァイアホール１１９の縦
横比がいずれも減少して金属配線工程を容易に実施でき
る。Therefore, since the resistance of the word line is reduced by the first and second pattern layers 111 and 111 'of the first metal material and the wiring of the peripheral circuit portion is connected, the number of layers of the metal wiring is not increased. Can also use double metal wiring in the peripheral circuitry. In addition, since the wiring of the peripheral circuit portion is connected by the second pattern layer 111 ′ of the first metal material, the aspect ratio of the second contact hole 112 ′ (reference numeral b in FIG. 4) and the aspect ratio of the first via hole 119 are reduced. Any of these can be reduced and the metal wiring process can be easily performed.
【００２１】図５〜図１２は、本発明の第１実施例によ
る半導体メモリ装置の製造方法を説明するための断面図
であり、メモリセルアレイ部および周辺回路部の一部分
を示したものである。図５は、半導体基板１００上に第
１および第２トランジスタを形成する段階を示す。半導
体基板１００上に活性領域を限定するために、選択的に
素子分離層１０２を形成する。次いで、熱酸化工程によ
り半導体基板１００上にゲート絶縁膜１０３、１０３′
を形成した後、その上に導電物質、例えば不純物のドー
プされたポリシリコンまたはシリサイドを１０００〜２
０００Å程度の厚さで蒸着し、これをリソグラフィ工程
でパターニングすることにより、セルアレイ部および周
辺回路部にそれぞれトランジスタのゲート１０４、１０
４′を形成する。次に、ゲート１０４、１０４′の形成
された結果物上に不純物をイオン注入してソースおよび
ドレインを形成する。前述した工程により、セルアレイ
部の活性領域には、ワードラインに提供されるゲート１
０４、ソースおよびドレイン（図示せず）を有する第１
トランジスタが形成され、周辺回路部の活性領域にも同
様にゲート１０４′、ソース１０５およびドレイン１０
６を有する第２トランジスタが形成される。5 to 12 are sectional views for explaining a method of manufacturing a semiconductor memory device according to the first embodiment of the present invention, showing a part of a memory cell array portion and a peripheral circuit portion. FIG. 5 shows a step of forming first and second transistors on the semiconductor substrate 100. An element isolation layer 102 is selectively formed on the semiconductor substrate 100 to define an active region. Then, the gate insulating films 103 and 103 'are formed on the semiconductor substrate 100 by a thermal oxidation process.
After the formation of the conductive layer, a conductive material, for example, polysilicon or silicide doped with impurities, for 1000 to 2 is formed thereon.
By depositing a film having a thickness of about 000Å and patterning it by a lithography process, the gates 104 and 10 of the transistor are respectively formed in the cell array part and the peripheral circuit part.
4 '. Next, impurities are ion-implanted on the resultant product having the gates 104 and 104 'formed to form a source and a drain. According to the above process, the gate 1 provided to the word line is formed in the active region of the cell array unit.
04, first with source and drain (not shown)
A transistor is formed, and a gate 104 ', a source 105 and a drain 10 are similarly formed in the active region of the peripheral circuit section.
A second transistor having 6 is formed.
【００２２】この際、必要に応じて、第１および第２ト
ランジスタのゲート１０４、１０４′の側面部に絶縁物
質、例えば酸化物からなる側壁スペーサ１０７を形成し
てもよい。図６は、第１絶縁膜１０８、ビットラインコ
ンタクトホールおよびビットライン１０９を形成する段
階を示す。前記第１および第２トランジスタの形成され
た結果物の全面に、ゲート１０４、１０４′を絶縁させ
るために、絶縁物質、例えば酸化物またはＢＰＳＧを１
０００〜３５００Å程度の厚さで蒸着し、これをエッチ
バックすることにより、第１絶縁膜１０８を形成する。
次いで、リソグラフィ工程により前記第１絶縁膜１０８
を部分的に蝕刻して第１トランジスタのドレイン（図示
せず）を露出させるビットラインコンタクトホール（図
示せず）を形成する。次に、前記ビットラインコンタク
トホールの形成された結果物全面に導電物質、例えば不
純物のドープされたポリシリコンまたはシリサイドを１
０００〜１５００Å程度の厚さで蒸着した後、これをリ
ソグラフィ工程でパターニングする。その結果、前記ビ
ットラインコンタクトホールを通じて第１トランジスタ
のドレインに接続されるビットライン１０９が形成され
る。At this time, if necessary, sidewall spacers 107 made of an insulating material such as an oxide may be formed on the side surfaces of the gates 104 and 104 'of the first and second transistors. FIG. 6 shows a step of forming the first insulating film 108, the bit line contact hole and the bit line 109. An insulating material, for example, oxide or BPSG, is formed on the entire surface of the resultant structure of the first and second transistors to insulate the gates 104 and 104 '.
The first insulating film 108 is formed by depositing a film having a thickness of about 000 to 3500Å and etching it back.
Then, the first insulating film 108 is formed by a lithography process.
Is partially etched to form a bit line contact hole (not shown) exposing the drain (not shown) of the first transistor. Next, a conductive material, for example, polysilicon doped with impurities or silicide is formed on the entire surface of the resultant structure in which the bit line contact holes are formed.
After vapor deposition with a thickness of about 000 to 1500Å, this is patterned by a lithography process. As a result, a bit line 109 connected to the drain of the first transistor through the bit line contact hole is formed.
【００２３】図７は、第２絶縁膜１１０を形成する段階
を示す。ビットライン１０９を絶縁させるために、ビッ
トライン１０９上に絶縁物質、例えば酸化物またはＢＰ
ＳＧを１０００〜３０００Å程度の厚さで蒸着して第２
絶縁膜１１０を形成する。次いで、下部のビットライン
１０９により屈曲が発生した第２絶縁膜１１０の表面を
平坦化させるために、例えばエッチバックのような平坦
化工程を施す。FIG. 7 shows a step of forming the second insulating film 110. To insulate the bit line 109, an insulating material such as oxide or BP is provided on the bit line 109.
The SG is vapor-deposited in a thickness of about 1000 to 3000 Å and the second
The insulating film 110 is formed. Then, in order to flatten the surface of the second insulating film 110, which is bent by the lower bit line 109, a flattening process such as etch back is performed.
【００２４】図８は、第１および第２コンタクトホール
１１２、１１２′と第１金属物質の第１および第２パタ
ーン層１１１、１１１′を形成する段階を示す。リソグ
ラフィ工程で第２絶縁膜１１０を部分的に蝕刻し、第１
トランジスタのゲート１０４を露出させる第１コンタク
トホール１１２と、第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６とビットライ
ン１０９をそれぞれ露出させる第２コンタクトホール１
１２′とを形成する。この際、第２コンタクトホール１
１２′の高さ（“ｂ”参照）は、従来方法によるブァイ
アホールの高さ（図２の“ａ”参照）より低くなるため
に、蝕刻方法によるコンタクトホールの形成が容易であ
る。また、第２コンタクトホール１１２′の縦横比が従
来より減少するために、後続する金属工程を円滑に施す
ことができる。FIG. 8 shows a step of forming the first and second contact holes 112 and 112 'and the first and second pattern layers 111 and 111' of the first metal material. The second insulating film 110 is partially etched by a lithography process,
A first contact hole 112 exposing the gate 104 of the transistor and a gate 10 of the second transistor.
4 ', the second contact hole 1 for exposing the source 105 and drain 106 and the bit line 109, respectively
12 '. At this time, the second contact hole 1
Since the height of 12 '(see "b") is lower than the height of the via hole by the conventional method (see "a" in FIG. 2), the contact hole can be easily formed by the etching method. Further, since the aspect ratio of the second contact hole 112 'is smaller than that of the conventional one, the subsequent metal process can be smoothly performed.
【００２５】次いで、第１および第２コンタクトホール
１１２、１１２′の形成された結果物全面に第１金属物
質、例えばタングステンＷまたはチタニウムＴi のよう
な高融点の金属物質をスパッター法または化学気相蒸着
法により４０００〜１００００Å程度の厚さで蒸着す
る。次に、リソグラフィ工程で前記第１金属物質層をパ
ターニングすることにより、第１コンタクトホール１１
２を通じて第１トランジスタのゲート１０４に接続され
る第１金属物質の第１パターン層１１１と、第２コンタ
クトホール１１２′を通じて第２トランジスタのゲート
１０４′、ソース１０５およびドレイン１０６とビット
ライン１０９にそれぞれ接続される第１金属物質の第２
パターン層１１１′とを形成する。ここで、前記第１金
属物質層をパターニングする時、その下部の第２絶縁膜
１１０の表面が平坦化されているために、形成しようと
する第１金属物質の第１および第２パターン層１１１、
１１１′のピッチが小さくてもパターニングが容易であ
る。Then, a first metal material, for example, a metal material having a high melting point such as tungsten W or titanium Ti, is sputtered or chemically vapor-deposited on the entire surface of the resultant structure having the first and second contact holes 112 and 112 '. It is vapor-deposited to a thickness of about 4000 to 10000Å. Then, the first contact hole 11 is formed by patterning the first metal material layer in a lithography process.
The first patterned layer 111 of the first metal material connected to the gate 104 of the first transistor through 2 and the gate 104 ′ of the second transistor, the source 105 and the drain 106 and the bit line 109 through the second contact hole 112 ′, respectively. Second of the first metal material to be connected
A pattern layer 111 'is formed. Here, when the first metal material layer is patterned, the first and second pattern layers 111 of the first metal material to be formed are formed because the surface of the second insulating film 110 thereunder is planarized. ,
Patterning is easy even if the pitch of 111 'is small.
【００２６】第１金属物質の第１パターン層１１１はワ
ードラインの抵抗を減少させるワードラインストラッピ
ング金属配線層の役割を果たし、第１金属物質の第２パ
ターン層１１１′は周辺回路部の配線連結を容易にする
役割を果たす。また、第１金属物質の第１および第２パ
ターン層１１１、１１１′は半導体メモリ装置の多層配
線において最下層の金属配線層であり得る。第１金属物
質の第１および第２パターン層１１１、１１１′は、キ
ャパシタを形成する前に形成されるため、キャパシタ電
極物質の蒸着工程時または平坦化工程時の高温工程によ
り溶融され得るので、タングステンやチタニウムのよう
に溶融点の高い耐火金属を使用するのが望ましい。The first pattern layer 111 of the first metal material acts as a word line strapping metal wiring layer for reducing the resistance of the word line, and the second pattern layer 111 'of the first metal material is the wiring of the peripheral circuit part. It serves to facilitate the connection. In addition, the first and second pattern layers 111 and 111 'of the first metal material may be a metal wiring layer which is a lowermost layer in the multi-layer wiring of the semiconductor memory device. Since the first and second pattern layers 111 and 111 'of the first metal material are formed before forming the capacitor, they can be melted by a high temperature process during a deposition process or a planarization process of the capacitor electrode material. It is desirable to use refractory metals with a high melting point, such as tungsten and titanium.
【００２７】図９は、第３絶縁膜１１３を形成する段階
を示す。第１金属物質の第１および第２パターン層１１
１、１１１′が形成された結果物全面に、例えば低温酸
化物を２０００〜５０００Å程度の厚さで蒸着して第３
絶縁膜１１３を形成する。ここで、第３絶縁膜１１３の
表面を平坦化するためのエッチバック工程をさらに施す
こともできる。FIG. 9 shows a step of forming the third insulating film 113. First and second patterned layers 11 of first metallic material
For example, a low-temperature oxide is vapor-deposited to a thickness of 2000 to 5000 Å on the entire surface of the resultant structure on which 1, 111 'are formed.
The insulating film 113 is formed. Here, an etch back process for flattening the surface of the third insulating film 113 may be further performed.
【００２８】図１０は、ストレージノードコンタクトホ
ール１１４およびキャパシタを形成する段階を示す。リ
ソグラフィ工程で第３絶縁膜１１３、第２絶縁膜１１０
および第１絶縁膜１０８を部分的に蝕刻することによ
り、前記第１トランジスタのソースを露出させるストレ
ージノードコンタクトホール１１４を形成する。次い
で、ストレージノードコンタクトホール１１４が形成さ
れた結果物全面に導電物質、例えば不純物のドープされ
たポリシリコンを５０００Å以上の厚さで蒸着した後、
これをリソグラフィ工程でパターニングする。その結
果、ストレージノードコンタクトホール１１４を通じて
第１トランジスタのソースに接続されるストレージ電極
１１５が形成される。次いで、ストレージ電極１１５上
に誘電体膜として、例えばＯＮＯ（Oxide/Nitride/Oxid
e)膜または五酸化タンタル（Ta2O5)膜を１００Å以下の
厚さで形成し、続いて前記誘電体膜１６上に導電物質、
例えば不純物のドープされたポリシリコンを１０００〜
１５００Å程度の厚さで蒸着してプレート電極１１７を
形成する。前述した工程により、ストレージ電極１１
５、誘電体膜１１６およびプレート電極１１７を有する
キャパシタが得られる。FIG. 10 shows a step of forming the storage node contact hole 114 and the capacitor. In the lithography process, the third insulating film 113 and the second insulating film 110
By partially etching the first insulating film 108, a storage node contact hole 114 exposing the source of the first transistor is formed. Then, a conductive material, for example, polysilicon doped with impurities is deposited to a thickness of 5000 Å or more on the entire surface of the resultant product in which the storage node contact hole 114 is formed.
This is patterned by a lithography process. As a result, the storage electrode 115 connected to the source of the first transistor through the storage node contact hole 114 is formed. Then, a dielectric film such as ONO (Oxide / Nitride / Oxid) is formed on the storage electrode 115.
e) a film or a tantalum pentoxide (Ta 2 O 5 ) film is formed with a thickness of 100 Å or less, and then a conductive material is formed on the dielectric film 16.
For example, if the impurity-doped polysilicon is 1000 to
A plate electrode 117 is formed by vapor deposition with a thickness of about 1500Å. According to the above-mentioned process, the storage electrode 11
5, a capacitor having the dielectric film 116 and the plate electrode 117 is obtained.
【００２９】図１１は、第４絶縁膜１１８と第１および
第２ブァイアホール１１９、１１９′を形成する段階を
示す。前記キャパシタの形成された結果物全面に、プレ
ート電極１１７を絶縁させるために、例えば酸化物を１
０００〜３０００Åの厚さで蒸着したりまたは酸化工程
を施したりして第４絶縁膜１１８を形成する。次いで、
下部のキャパシタにより屈曲が生じた第４絶縁膜１１８
の表面を平坦化させるために、例えばエッチバックのよ
うな平坦化工程を施す。FIG. 11 shows a step of forming the fourth insulating film 118 and the first and second via holes 119 and 119 '. In order to insulate the plate electrode 117, for example, an oxide layer is formed on the entire surface of the resultant structure where the capacitor is formed.
The fourth insulating film 118 is formed by vapor deposition or by performing an oxidation process with a thickness of 000 to 3000Å. Then
Bending fourth insulating film 118 due to the lower capacitor
In order to flatten the surface of, the flattening step such as etch back is performed.
【００３０】次に、リソグラフィ工程で第４絶縁膜１１
８および第３絶縁膜１１３を部分的に蝕刻して、第１金
属物質の第１および第２パターン層１１１、１１１′を
それぞれ露出させる第１ブァイアホール１１９およびプ
レート電極１１７を露出させる第２ブァイアホール１１
９′を形成する。図１２は、第２金属物質の第３および
第４パターン層１２０、１２０′を形成する段階を示
す。第１および第２ブァイアホール１１９、１１９′の
形成された結果物全面に第２金属物質、例えばアルミニ
ウムを４０００〜８０００Åの厚さで蒸着した後、これ
をリソグラフィ工程によりパターニングする。その結
果、第１ブァイアホール１１９を通じて第１金属物質の
第１および第２パターン層１１１、１１１′にそれぞれ
接続される第２金属物質の第３パターン層１２０および
第２ブァイアホール１１９′を通じてプレート電極１１
７に接続される第２金属物質の第４パターン層１２０′
が形成される。ここで、前記第２金属物質層をパターニ
ングする時、ストレージ電極１１５とプレート電極１１
７の厚さだけ全体的に段差が形成されているが、形成し
ようとする第２金属物質の第３および第４パターン層１
２０、１２０′のピッチが大きいので、そのパターニン
グが容易である。Next, the fourth insulating film 11 is formed by a lithography process.
8 and the third insulating film 113 are partially etched to expose the first and second pattern layers 111 and 111 'of the first metal material, respectively, and the second via hole 11 to expose the plate electrode 117.
9 '. FIG. 12 shows the steps of forming the third and fourth patterned layers 120 and 120 'of the second metallic material. After depositing a second metal material, for example, aluminum to a thickness of 4000 to 8000 Å on the entire surface of the resultant product in which the first and second via holes 119 and 119 'are formed, it is patterned by a lithography process. As a result, the plate electrode 11 is formed through the third pattern layer 120 and the second via hole 119 'of the second metal material, which are connected to the first and second pattern layers 111, 111' of the first metal material, respectively, through the first via hole 119.
Fourth patterned layer 120 'of second metallic material connected to
Is formed. Here, when patterning the second metal material layer, the storage electrode 115 and the plate electrode 11 are formed.
Although the step is formed by the thickness of 7, the third and fourth pattern layers 1 of the second metal material to be formed are formed.
Since the pitch of 20, 120 'is large, its patterning is easy.
【００３１】図１３は、本発明の第２実施例による半導
体メモリ装置の製造方法を説明するための断面図であ
る。図１３に示すように、第１実施例の図５〜図８で説
明した方法により第１および第２トランジスタおよびビ
ットライン１０９を形成した後、第１トランジスタのゲ
ート１０４を露出させる第１コンタクトホール１１２
と、第２トランジスタのゲート１０４′、ソース１０５
およびドレイン１０６とビットライン１０９をそれぞれ
露出させる第２コンタクトホール１１２′を形成する。
次いで、第１および第２コンタクトホール１１２、１１
２′のコンタクト抵抗および後続する工程で形成される
第１金属物質の第１および第２パターン層によるストレ
スを減少させるために、結果物全面にチタニウムＴi ま
たはチタニウムナイトライドＴiNを１００〜１０００Å
程度の厚さで蒸着して障壁金属層１２２を形成する。FIG. 13 is a sectional view illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention. As shown in FIG. 13, after forming the first and second transistors and the bit line 109 by the method described in FIGS. 5 to 8 of the first embodiment, the first contact hole exposing the gate 104 of the first transistor. 112
And the gate 104 'and the source 105 of the second transistor
A second contact hole 112 'is formed to expose the drain 106 and the bit line 109, respectively.
Then, the first and second contact holes 112, 11
In order to reduce the contact resistance of 2'and the stress of the first and second pattern layers of the first metal material formed in the subsequent process, 100 to 1000 Å titanium Ti or titanium nitride TiN is formed on the entire surface of the resultant structure.
The barrier metal layer 122 is formed by vapor deposition with a certain thickness.
【００３２】障壁金属層１２２を形成した後、第１実施
例の図８〜図１２で説明した工程を同様に施す。図１４
は、本発明の第３実施例による半導体メモリ装置の製造
方法を説明するための断面図であり、メモリセルアレイ
部の一部分のみを示した。これは図３のレイアウト図の
切断線ＣＣ′による断面図である。After forming the barrier metal layer 122, the steps described in FIGS. 8 to 12 of the first embodiment are similarly performed. 14
FIG. 6A is a sectional view illustrating a method of manufacturing a semiconductor memory device according to a third embodiment of the present invention, showing only a part of a memory cell array portion. This is a sectional view taken along the section line CC 'of the layout diagram of FIG.
【００３３】図１４に示すように、第１実施例の図５〜
図１０で説明した方法により、第１および第２トランジ
スタ、ビットライン１０９、そして第１金属物質の第１
および第２パターン層１１１、１１１′を形成した後、
前記第１トランジスタのソースを露出させるストレージ
ノードコンタクトホール１１４を形成する。次いで、後
続する工程で形成されるキャパシタのストレージ電極と
ビットライン、またはストレージ電極と第１金属物質の
第１および第２金属パターン層の絶縁特性を強化させる
ために、ストレージノードコンタクトホール１１４の形
成された結果物全面に絶縁物質、例えば酸化物またはシ
リコン窒化物を蒸着する。次に、前記絶縁物質を異方性
蝕刻してストレージノードコンタクトホール１１４の側
面部に側壁スペーサ１２４を形成する。As shown in FIG. 14, as shown in FIGS.
According to the method described with reference to FIG. 10, the first and second transistors, the bit line 109, and the first first metal material are used.
And after forming the second pattern layers 111 and 111 ',
A storage node contact hole 114 exposing the source of the first transistor is formed. Then, a storage node contact hole 114 is formed to enhance the insulation characteristics of the storage electrode and the bit line of the capacitor, or the storage electrode and the first and second metal pattern layers of the first metal material, which are formed in a subsequent process. An insulating material such as oxide or silicon nitride is deposited on the entire surface of the resultant structure. Next, the insulating material is anisotropically etched to form sidewall spacers 124 on the side surfaces of the storage node contact holes 114.
【００３４】側壁スペーサ１２４を形成した後、第１実
施例の図１０〜図１２で説明した工程を同様に施す。図
１４は、本発明の第４実施例による半導体メモリ装置の
製造方法を説明するための断面図であり、メモリセルア
レイ部の一部分のみを示した。これは前記図３のレイア
ウト図の切断線ＣＣ′による断面図である。After forming the sidewall spacers 124, the steps described in the first embodiment with reference to FIGS. 10 to 12 are similarly performed. FIG. 14 is a sectional view illustrating a method of manufacturing a semiconductor memory device according to a fourth embodiment of the present invention, showing only a part of a memory cell array portion. This is a sectional view taken along the section line CC 'of the layout diagram of FIG.
【００３５】図１５に示すように、素子分離層１０２に
より活性領域が限定された半導体基板１００上に熱酸化
工程によりゲート絶縁膜１０３を形成した後、その上に
導電物質、例えば不純物のドープされたポリシリコンま
たはシリサイドを１０００〜２０００Å程度の厚さで蒸
着する。次いで、前記導電物質上に絶縁物質、例えば高
温酸化物を蒸着した後、前記絶縁物質層および導電物質
層をリソグラフィ工程によりパターニングすることによ
り、トランジスタのゲート１０４およびキャップ絶縁層
（図示せず）を形成する。次に、前記結果物全面に絶縁
物質を蒸着した後、これを異方性蝕刻してゲート１０４
の側面部に側壁スペーサ１０７を形成する。次いで、結
果物上に不純物をイオン注入してトランジスタのソース
１０５およびドレイン１０６を形成する。ここで、側壁
スペーサ１０７を形成する前にソース１０５およびドレ
イン１０６を形成してもよい。As shown in FIG. 15, a gate insulating film 103 is formed on a semiconductor substrate 100 having an active region defined by an element isolation layer 102 by a thermal oxidation process, and a conductive material such as impurities is doped on the gate insulating film 103. Polysilicon or silicide is deposited to a thickness of about 1000 to 2000 Å. Then, an insulating material, for example, a high temperature oxide is deposited on the conductive material, and then the insulating material layer and the conductive material layer are patterned by a lithographic process to form the gate 104 of the transistor and the cap insulating layer (not shown). Form. Next, after depositing an insulating material on the entire surface of the resultant structure, the insulating material is anisotropically etched to form the gate 104.
Sidewall spacers 107 are formed on the side surfaces of the. Then, impurities are ion-implanted on the resultant product to form the source 105 and the drain 106 of the transistor. Here, the source 105 and the drain 106 may be formed before forming the sidewall spacers 107.
【００３６】次いで、後続する工程でストレージノード
を形成する時、前記コンタクトホールの縦横比（“ｃ”
参照）を減少させゲートとのマージン（“ｄ”参照）を
増加させるために、前記結果物全面に導電物質、例えば
ポリシリコンを１０００〜３０００Åの厚さで蒸着す
る。次いで、リソグラフィ工程によりストレージノード
コンタクトホールが形成される部位の前記導電物質層を
ゲート１０４の上部の所定部位まで覆うようにパターニ
ングすることにより、パッド導電層１２５を形成する。
この際、前記キャップ絶縁層および側壁スペーサ１０７
はゲートをパッド導電層１２５から絶縁させる役割を果
たす。次に、パッド導電層１２５の形成された結果物全
面に絶縁物質、例えばＢＰＳＧを蒸着して第１絶縁膜を
形成し、続いてビットラインコンタクトホールおよびビ
ットライン（図示せず）を形成する。Then, when forming a storage node in a subsequent process, the aspect ratio (“c”) of the contact hole is formed.
Conductive layer, eg, polysilicon, is deposited to a thickness of 1000 to 3000 Å on the entire surface of the resultant structure in order to decrease the gate width (see "d") and increase the margin with the gate (see "d"). Then, a pad conductive layer 125 is formed by patterning the conductive material layer at a portion where the storage node contact hole is formed by a lithography process so as to cover a predetermined portion above the gate 104.
At this time, the cap insulating layer and the sidewall spacer 107 are formed.
Serves to insulate the gate from the pad conductive layer 125. Next, an insulating material, such as BPSG, is deposited on the entire surface of the resultant structure having the pad conductive layer 125 to form a first insulating film, and then a bit line contact hole and a bit line (not shown) are formed.
【００３７】前記ビットラインを形成した後、第１実施
例の図７〜図１２で説明した工程を同様に施すことがで
き、または第２実施例や第３実施例の工程を同様に施す
こともできる。ここで、パッド導電層１２５は、前述し
たようにストレージノードコンタクトホールが形成され
る部位のみに形成されることもでき、ビットラインコン
タクトホールが形成される部位にも形成され得る。After forming the bit lines, the steps described in FIGS. 7 to 12 of the first embodiment can be performed in the same manner, or the steps of the second and third embodiments can be performed in the same manner. You can also Here, the pad conductive layer 125 may be formed only in the portion where the storage node contact hole is formed as described above, or may be formed in the portion where the bit line contact hole is formed.
【００３８】[0038]
【効果】本発明によると、セルアレイ部のトランジスタ
のゲートと、周辺回路部のトランジスタのゲート、ソー
スおよびドレインを露出させる第１および第２コンタク
トホールを形成した後、第１金属物質の第１および第２
パターン層を形成し、前記第１金属物質の第１および第
２パターン層上にそれぞれ第１ブァイアホールを形成し
て第２金属物質の第３パターン層を連結する。According to the present invention, after forming the first and second contact holes exposing the gate of the transistor of the cell array portion and the gate, source and drain of the transistor of the peripheral circuit portion, the first and second contact layers of the first metal material are formed. Second
A pattern layer is formed, and first via holes are formed on the first and second pattern layers of the first metal material to connect the third pattern layer of the second metal material.
【００３９】したがって、前記第１金属物質の第１およ
び第２パターン層によりワードラインの抵抗を減少させ
ると同時に、周辺回路部の配線を連結するために、金属
配線の層数を増加させなくても周辺回路部で二重金属配
線を使用することができる。また、前記第１金属物質の
第２パターン層で周辺回路部の配線を連結するために、
第２コンタクトホールの縦横比および第１ブァイアホー
ルの縦横比が減少して金属配線が容易に形成できる。Therefore, the resistance of the word line is reduced by the first and second pattern layers of the first metal material, and at the same time, the number of metal wiring layers is not increased to connect the wirings of the peripheral circuit part. Can also use double metal wiring in the peripheral circuitry. In addition, in order to connect the wiring of the peripheral circuit part with the second pattern layer of the first metal material,
Since the aspect ratio of the second contact hole and the aspect ratio of the first via hole are reduced, the metal wiring can be easily formed.
【００４０】また、キャパシタを形成する前に第１金属
物質の第１および第２パターン層を形成するために、メ
モリセルアレイ部と周辺回路部間の段差を減少させ得
る。これにより、単にキャパシタのストレージ電極の高
さを増加させることだけで、高容量のキャパシタが得ら
れる。なお、本発明は前記実施例に限定されるものでは
なく、本発明の思想を逸脱しない範囲内において種々の
改変をなし得ることは無論である。Also, since the first and second pattern layers of the first metal material are formed before forming the capacitor, the step between the memory cell array part and the peripheral circuit part can be reduced. As a result, a high-capacity capacitor can be obtained by simply increasing the height of the storage electrode of the capacitor. The present invention is not limited to the above-mentioned embodiments, and it goes without saying that various modifications can be made without departing from the spirit of the present invention.
【図１】従来の半導体装置メモリ装置のレイアウト図で
ある。FIG. 1 is a layout diagram of a conventional semiconductor device memory device.
【図２】図１のＡ−Ａ′線断面図である。FIG. 2 is a sectional view taken along the line AA ′ of FIG.
【図３】本発明の半導体メモリ装置のレイアウト図であ
る。FIG. 3 is a layout diagram of a semiconductor memory device of the present invention.
【図４】図３のＢ−Ｂ′線断面図である。FIG. 4 is a sectional view taken along line BB ′ of FIG.
【図５】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図６】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図７】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図８】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図９】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図１０】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図１１】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図１２】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図１３】本発明の第２実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 13 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the second embodiment of the present invention.
【図１４】本発明の第３実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 14 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the third embodiment of the present invention.
【図１５】本発明の第４実施例による半導体メモリ装置
の製造方法を示す断面図である。FIG. 15 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the fourth embodiment of the present invention.
１００ 半導体基板 １０２ 素子分離層 １０４、１０４′ ゲート １０５ ソース １０６ ドレイン １０７ 側壁スペーサ １０８ 第１絶縁膜 １０９ ビットライン １１０ 第２絶縁膜 １１１ 第１パターン層 １１１′ 第２パターン層 １１２ 第１コンタクトホール １１２′ 第２コンタクトホール １１３ 第３絶縁膜 １１４ ストレージノードコンタクトホール １１５ ストレージ電極 １１６ 誘電体膜 １１７ プレート電極 １１８ 第４絶縁膜 １１９ 第１ブァイアホール １１９′ 第２ブァイアホール １２０ 第３パターン層 １２０′ 第４パターン層 100 semiconductor substrate 102 element isolation layers 104 and 104 'gate 105 source 106 drain 107 sidewall spacer 108 first insulating film 109 bit line 110 second insulating film 111 first pattern layer 111' second pattern layer 112 first contact hole 112 ' Second contact hole 113 Third insulating film 114 Storage node contact hole 115 Storage electrode 116 Dielectric film 117 Plate electrode 118 Fourth insulating film 119 First via hole 119 'Second via hole 120 Third pattern layer 120' Fourth pattern layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ 7735−4Ｍ 27/10 ６８１ Ａ 7735−4Ｍ ６８１ Ｄ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 27/04 21/822 H01L 27/04 C 7735-4M 27/10 681 A 7735-4M 681 D
Claims (12)
た半導体基板と、 前記半導体基板のセルアレイ部に形成された第１トラン
ジスタおよび前記半導体基板の周辺回路部に形成された
第２トランジスタと、 前記第１トランジスタおよび前記第２トランジスタの上
から前記半導体基板の全面に形成され、前記第１トラン
ジスタのゲートを露出させる第１コンタクトホールと前
記第２トランジスタのゲート、ソースおよびドレインを
それぞれ露出させる第２コンタクトホールとを有する第
１絶縁膜と、 前記第１絶縁膜上に形成され、前記第１コンタクトホー
ルを通じて前記第１トランジスタの前記ゲートに接続さ
れる第１金属物質の第１パターン層および前記第２コン
タクトホールを通じて前記第２トランジスタのゲート、
ソースおよびドレインにそれぞれ接続される第１金属物
質の第２パターン層と、 前記第１金属物質の第１パターン層および第２パターン
層の上から前記半導体基板の全面に形成される第２絶縁
膜と、 前記第２絶縁膜上に形成され、前記第１トランジスタの
ソース領域に接続されるストレージ電極および前記スト
レージ電極上に誘電体膜を介して形成されたプレート電
極を有するキャパシタと、 前記キャパシタの上から前記半導体基板の全面に形成さ
れる第３絶縁膜と、 前記第２絶縁膜および前記第３絶縁膜に形成され、前記
第１金属物質の第１パターン層および第２パターン層を
それぞれ露出させる第１ブァイアホールと、 前記第３絶縁膜上に形成され、前記第１ブァイアホール
を通じて前記第１金属物質の第１パターン層および第２
パターン層にそれぞれ接続される第２金属物質の第３パ
ターン層とを備えることを特徴とする半導体メモリ装
置。1. A semiconductor substrate divided into a cell array portion and a peripheral circuit portion, a first transistor formed in the cell array portion of the semiconductor substrate and a second transistor formed in the peripheral circuit portion of the semiconductor substrate, A first contact hole formed on the entire surface of the semiconductor substrate from above the first transistor and the second transistor to expose a gate of the first transistor and a gate, a source, and a drain of the second transistor, respectively; A first insulating film having two contact holes; a first pattern layer of a first metal material formed on the first insulating film and connected to the gate of the first transistor through the first contact hole; A gate of the second transistor through a second contact hole;
A second pattern layer of a first metal material connected to the source and the drain, and a second insulating film formed on the entire surface of the semiconductor substrate from the first pattern layer and the second pattern layer of the first metal material. A capacitor having a storage electrode formed on the second insulating film and connected to the source region of the first transistor, and a plate electrode formed on the storage electrode via a dielectric film; A third insulating film formed on the entire surface of the semiconductor substrate from above, and a first pattern layer and a second pattern layer of the first metal material, which are formed on the second insulating film and the third insulating film, respectively, are exposed. A first via hole, a first pattern layer of the first metal material and a second via formed on the third insulating layer;
A semiconductor memory device comprising: a third pattern layer of a second metal material, each of which is connected to the pattern layer.
タの前記プレート電極を露出させる第２ブァイアホール
および前記第３絶縁膜上に形成され前記第２ブァイアホ
ールを通じて前記プレート電極に接続される第２金属物
質の第４パターン層をさらに備えることを特徴とする請
求項１記載の半導体メモリ装置。2. A second via hole formed in the third insulating film and exposing the plate electrode of the capacitor, and a second metal formed on the third insulating film and connected to the plate electrode through the second via hole. The semiconductor memory device of claim 1, further comprising a fourth patterned layer of material.
ランジスタのドレイン領域に接続されるビットラインを
さらに備えることを特徴とする請求項１記載の半導体メ
モリ装置。3. The semiconductor memory device of claim 1, further comprising a bit line formed on the first insulating film and connected to a drain region of the first transistor.
１パターン層および第２パターン層との間に形成され、
前記第１コンタクトホールのコンタクト抵抗を減少させ
ジャンクションを保護するための障壁金属層をさらに備
えることを特徴とする請求項１記載の半導体メモリ装
置。4. The first insulating film and the first pattern layer and the second pattern layer of the first metal material are formed,
The semiconductor memory device of claim 1, further comprising a barrier metal layer for reducing a contact resistance of the first contact hole and protecting a junction.
び第２パターン層は、半導体メモリ装置の多層配線の最
下層の配線であることを特徴とする請求項１記載の半導
体メモリ装置。5. The semiconductor memory device as claimed in claim 1, wherein the first pattern layer and the second pattern layer of the first metal material are the lowermost wirings of the multilayer wiring of the semiconductor memory device.
形成され前記第１トランジスタの前記ソース領域を露出
させるストレージノードコンタクトホールと、前記スト
レージノードコンタクトホールの側面部に形成され絶縁
物質からなる側壁スペーサとをさらに備えることを特徴
とする請求項１記載の半導体メモリ装置。6. A storage node contact hole formed in the first insulating film and the second insulating film to expose the source region of the first transistor, and an insulating material formed on a side surface of the storage node contact hole. The semiconductor memory device according to claim 1, further comprising:
導体メモリ装置の製造方法において、 半導体基板のセルアレイ部および周辺回路部にそれぞれ
ソースおよびドレインを形成し、前記ソースおよび前記
ドレインの間にゲート絶縁膜を介してゲートを形成する
ことにより第１トランジスタおよび第２トランジスタを
形成するトランジスタ形成段階と、 前記トランジスタ形成段階で得られた結果物の全面に第
１絶縁膜を形成する第１絶縁膜形成段階と、 前記第１絶縁膜を部分的に蝕刻することにより、前記セ
ルアレイ部に形成された前記第１トランジスタのゲート
を露出させる第１コンタクトホールと前記周辺回路部に
形成された前記第２トランジスタのゲート、ソースおよ
びドレインとをそれぞれ露出させる第２コンタクトホー
ルを形成するコンタクトホール形成段階と、 前記コンタクトホール形成段階で得られた結果物の全面
に第１金属物質を蒸着した後パターニングすることによ
り、前記第１コンタクトホールを通じて前記第１トラン
ジスタのゲートに接続される第１金属物質の第１パター
ン層、および前記第２コンタクトホールを通じて前記第
２トランジスタのゲート、ソースおよびドレインにそれ
ぞれ接続される第１金属物質の第２パターン層を形成す
る第１および第２パターン層形成段階と、 前記第１および第２パターン層形成段階で得られた結果
物の全面に第２絶縁膜を形成する第２絶縁膜形成段階
と、 前記第２絶縁膜上に前記第１トランジスタのソース領域
に接続されるストレージ電極を形成し、前記ストレージ
電極上に誘電体膜を介してプレート電極を形成すること
によりキャパシタを形成するキャパシタ形成段階と、 前記キャパシタ形成段階で得られた結果物の全面に第３
絶縁膜を形成する第３絶縁膜形成段階と、 前記第２絶縁膜および前記第３絶縁膜を部分的に蝕刻し
て前記第１金属物質の第１パターン層および第２パター
ン層をそれぞれ露出させる第１ブァイアホールを形成す
る第１ブァイアホール形成段階と、 前記第１ブァイアホール形成段階で得られた結果物の全
面に第２金属物質を蒸着した後パターニングすることに
より、前記第１ブァイアホールを通じて前記第１金属物
質の第１パターン層および第２パターン層にそれぞれ接
続される第２金属物質の第３パターン層を形成する第３
パターン層形成段階とを備えることを特徴とする半導体
メモリ装置の製造方法。7. A method of manufacturing a semiconductor memory device comprising a cell array section and a peripheral circuit section, wherein a source and a drain are formed in the cell array section and the peripheral circuit section of a semiconductor substrate, respectively, and gate insulation is provided between the source and the drain. A transistor forming step of forming a first transistor and a second transistor by forming a gate through a film; and a first insulating film forming step of forming a first insulating film on the entire surface of the resultant product obtained in the transistor forming step. A first contact hole exposing the gate of the first transistor formed in the cell array part by partially etching the first insulating film, and the second transistor formed in the peripheral circuit part. A second contact hole exposing each of the gate, source and drain of Forming a contact hole, and depositing a first metal material on the entire surface of the resultant obtained in the forming the contact hole, and then patterning the first metal material to connect to the gate of the first transistor through the first contact hole. First and second patterns forming a first patterned layer of a first metallic material and a second patterned layer of a first metallic material connected to the gate, source and drain of the second transistor through the second contact hole, respectively. A layer forming step, a second insulating film forming step of forming a second insulating film on the entire surface of the resultant obtained in the first and second pattern layer forming steps, and the first transistor on the second insulating film. Forming a storage electrode connected to the source region of the substrate, and forming a plate electrode on the storage electrode via a dielectric film. A capacitor forming step of forming a capacitor by a third over the entire surface of the resultant structure obtained in the capacitor formation step
A third insulating film forming step of forming an insulating film, and partially etching the second insulating film and the third insulating film to expose the first pattern layer and the second pattern layer of the first metal material, respectively. Forming a first via hole; forming a first via hole; depositing a second metal material on the entire surface of the resultant obtained in the first via hole forming step; Third forming a third patterned layer of a second metallic material connected to the first patterned layer and the second patterned layer of material, respectively
And a step of forming a pattern layer.
キャパシタの前記プレート電極を露出させる第２ブァイ
アホールを形成する第２ブァイアホール形成段階と、 前記第３パターン層形成段階で前記第２ブァイアホール
を通じて前記プレート電極に接続される第２金属物質の
第４パターン層を形成する第４パターン層形成段階とを
さらに備えることを特徴とする請求項７記載の半導体メ
モリ装置の製造方法。8. A second via hole forming step of forming a second via hole exposing the plate electrode of the capacitor in the first via hole forming step, and the plate electrode through the second via hole in the third pattern layer forming step. The method of claim 7, further comprising forming a fourth patterned layer of a second metal material connected to the fourth patterned layer.
縁膜を形成する段階と、 前記絶縁膜を部分的に蝕刻して前記セルアレイ部に形成
された前記第１トランジスタのドレイン領域を露出させ
るビットラインコンタクトホールを形成するビトライン
コンタクトホール形成段階と、 前記ビットラインコンタクトホール形成段階で得られた
結果物の全面に導電物質を蒸着した後パターニングする
ことにより、前記ビットラインコンタクトホールを通じ
て前記第１トランジスタのドレイン領域に接続されるビ
ットラインを形成するビットライン形成段階とをさらに
備えることを特徴とする請求項７記載の半導体メモリ装
置の製造方法。9. A step of forming an insulating film on the entire surface of the resultant product obtained in the transistor forming step after the transistor forming step, and a step of partially etching the insulating film to form the cell array part. Forming a bit line contact hole exposing a drain region of the first transistor; forming a bit line contact hole; depositing a conductive material on the entire surface of the resultant material obtained in the forming the bit line contact hole; 9. The method of manufacturing a semiconductor memory device according to claim 7, further comprising: forming a bit line connected to the drain region of the first transistor through the bit line contact hole.
チタニウムの群から選択されたいずれか１つであること
を特徴とする請求項７記載の半導体メモリ装置の製造方
法。10. The method of claim 7, wherein the first metal material is any one selected from the group consisting of tungsten and titanium.
に、前記コンタクトホール形成段階で得られた結果物の
全面に金属物質を蒸着して障壁金属層を形成する障壁金
属層形成段階をさらに備えることを特徴とする請求項７
項に記載の半導体メモリ装置の製造方法。11. The method further comprising, after the contact hole forming step, a barrier metal layer forming step of forming a barrier metal layer by depositing a metal material on the entire surface of the resultant obtained in the contact hole forming step. Claim 7
Item 7. A method for manufacturing a semiconductor memory device according to item.
第２絶縁膜および前記第１絶縁膜を部分的に蝕刻して前
記セルアレイ部に形成された前記第１トランジスタのソ
ース領域を露出させるストレージノードコンタクトホー
ルを形成するストレージノードコンタクトホール形成段
階と、 前記ストレージノードコンタクトホール形成段階で得ら
れた結果物の全面に絶縁物質を蒸着し、これを異方性蝕
刻することにより、前記ストレージノードコンタクトホ
ールの側面部に絶縁物質からなる側壁スペーサを形成す
る側壁スペーサ形成段階とをさらに備えることを特徴と
する請求項７記載の半導体メモリ装置の製造方法。12. After the step of forming the second insulating film, the second insulating film and the first insulating film are partially etched to expose a source region of the first transistor formed in the cell array portion. A storage node contact hole forming step of forming a storage node contact hole, and an insulating material is deposited on the entire surface of the resultant obtained in the storage node contact hole forming step and anisotropically etched to form the storage node. 8. The method of manufacturing a semiconductor memory device according to claim 7, further comprising: forming a sidewall spacer made of an insulating material on a side surface of the contact hole.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P3969 | 1994-02-28 | ||
| KR1019940003969A KR950026000A (en) | 1994-02-28 | 1994-02-28 | Semiconductor memory device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263649A true JPH07263649A (en) | 1995-10-13 |
Family
ID=19378194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039732A Pending JPH07263649A (en) | 1994-02-28 | 1995-02-28 | Semiconductor memory and its manufacture |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH07263649A (en) |
| KR (1) | KR950026000A (en) |
| DE (1) | DE19504994A1 (en) |
| TW (1) | TW264567B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000036466A1 (en) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US6163046A (en) * | 1996-08-27 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815762B2 (en) | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| JPH1032316A (en) * | 1996-07-16 | 1998-02-03 | Nec Corp | Semiconductor device and its manufacturing method |
| KR100564422B1 (en) * | 1999-04-22 | 2006-03-28 | 주식회사 하이닉스반도체 | The Decoupling Capacitor Of MML Semiconductor Device And Method For Forming Thereof |
-
1994
- 1994-02-28 KR KR1019940003969A patent/KR950026000A/en not_active IP Right Cessation
-
1995
- 1995-01-27 TW TW084100765A patent/TW264567B/zh active
- 1995-02-15 DE DE19504994A patent/DE19504994A1/en not_active Withdrawn
- 1995-02-28 JP JP7039732A patent/JPH07263649A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163046A (en) * | 1996-08-27 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating semiconductor device |
| WO2000036466A1 (en) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW264567B (en) | 1995-12-01 |
| KR950026000A (en) | 1995-09-18 |
| DE19504994A1 (en) | 1995-08-31 |
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