JP2544367B2 - Thin film transistor liquid crystal display - Google Patents

Thin film transistor liquid crystal display

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JP2544367B2 JP62014018A JP1401887A JP2544367B2 JP 2544367 B2 JP2544367 B2 JP 2544367B2 JP 62014018 A JP62014018 A JP 62014018A JP 1401887 A JP1401887 A JP 1401887A JP 2544367 B2 JP2544367 B2 JP 2544367B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクス型の薄膜トランジスタ
(TFT:Thin Film Transistor)液晶表示装置に関する。
The present invention relates to an active matrix type thin film transistor (TFT) liquid crystal display device.

〔従来の技術〕[Conventional technology]

TFT液晶表示装置は複数の微小画素電極をマトリクス
配列し、各画素電極を各々に対応して設けたMOS型トラ
ンジスタからなるTFTによりスイッチング動作させてい
る。このため、第6図に回路構成を示すように、各TFT
のゲート電極はゲート線Gとして、またソース・ドレイ
ン電極の一方はソース・ドレイン線SDとして夫々直交方
向に延設し、これらを垂直走査用,水平走査用の各制御
線として用いている。なお、図においてLVSは垂直走査
回路、LHSは水平走査回路である。
In the TFT liquid crystal display device, a plurality of minute pixel electrodes are arranged in a matrix and each pixel electrode is switched by a TFT formed of a MOS transistor provided corresponding to each pixel electrode. Therefore, as shown in the circuit configuration of FIG.
Of the gate electrode G as a gate line G, and one of the source / drain electrodes as a source / drain line SD extending in orthogonal directions, and these are used as control lines for vertical scanning and horizontal scanning. In the figure, LVS is a vertical scanning circuit and LHS is a horizontal scanning circuit.

なお、この種の液晶表示装置としては、例えば特開昭
58−199323号公報に記載のものがある。
A liquid crystal display device of this type is disclosed in
58-199323.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

このようなTFT液晶表示装置においては、ソース・ド
レイン線に繋がるソース・ドレイン電極の一方がゲート
電極と短絡した場合には、ソース・ドレイン線の信号が
ソース・ドレイン電極を通してゲート電極に流れ込むこ
とになる。このため、ゲート電極とソース・ドレイン電
極が短絡した画素部分に画像欠陥が生じるのはもとよ
り、このゲート線に繋がる水平方向の画素部分が全て画
像欠陥となり、ディスプレイ全体として線状の画像欠陥
を生じるという問題がある。
In such a TFT liquid crystal display device, when one of the source / drain electrodes connected to the source / drain line is short-circuited with the gate electrode, the signal of the source / drain line flows into the gate electrode through the source / drain electrode. Become. Therefore, not only an image defect occurs in the pixel portion where the gate electrode and the source / drain electrode are short-circuited, but also all the pixel portions in the horizontal direction connected to this gate line become image defects, and linear image defects occur in the entire display. There is a problem.

したがって、この液晶表示装置では僅か一つの画素に
おける欠陥が線状の欠陥となって表示装置全体を不良と
し、製品の製造歩留を著しく低下させる原因になってい
る。
Therefore, in this liquid crystal display device, a defect in only one pixel becomes a linear defect and causes the entire display device to be defective, resulting in a significant decrease in the manufacturing yield of products.

本発明の目的は、ゲート電極とソース・ドレイン電極
との間が短絡した場合でも、線状の画像欠陥の、発生防
止して製品歩留を向上したTFT液晶表示装置を提供する
ことにある。
It is an object of the present invention to provide a TFT liquid crystal display device in which generation of linear image defects is prevented and the product yield is improved even when a gate electrode and a source / drain electrode are short-circuited.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の液晶表示装置は、ソース・ドレイン電極とソ
ース・ドレイン線とを電気的に分離して形成し、かつTF
T近傍に形成したコンデンサ用電極を介してソース・ド
レイン電極とソース・ドレイン線とを容量結合した構成
としている。
The liquid crystal display device of the present invention is configured such that a source / drain electrode and a source / drain line are electrically separated from each other, and
A source / drain electrode and a source / drain line are capacitively coupled via a capacitor electrode formed near T.

〔作用〕[Action]

このTFT液晶表示装置では、ソース・ドレイン電極と
ソース・ドレイン線とを容量結合させているため、通常
の交流駆動では両者を電気的に接続して正常な動作を可
能とする一方、ゲート電極とソース・ドレイン電極とが
短絡した場合でも他の画素のゲート電極への信号漏洩を
防止して線状の画像欠陥を防止し、製品歩留を向上する
ことが可能となる。
In this TFT liquid crystal display device, since the source / drain electrodes and the source / drain lines are capacitively coupled, in normal AC driving, both are electrically connected to enable normal operation, while the gate electrode and Even when the source and drain electrodes are short-circuited, it is possible to prevent signal leakage to the gate electrodes of other pixels, prevent linear image defects, and improve product yield.

〔実施例〕〔Example〕

以下、本発明を図面に示す実施例により説明する。 The present invention will be described below with reference to embodiments shown in the drawings.

第1図は本発明の一実施例の一部平面図、第2図は第
2図のAA線に沿う拡大断面図である。
FIG. 1 is a partial plan view of an embodiment of the present invention, and FIG. 2 is an enlarged sectional view taken along the line AA of FIG.

図示のように、ガラス基板1上にクロム膜を1000Åス
パッタした後、フォトリソグラフィ法によりゲート電極
2及びこれと一体にゲート線3を所要パターンに形成す
る。このとき、このゲート電極に隣接する位置にコンデ
ンサ用電極4を同時に形成しておく。この上に絶縁膜5
として窒化シリコン膜を3000ÅCVD法により形成する。
As shown in the figure, after a chromium film is sputtered on the glass substrate 1 for 1000 Å, the gate electrode 2 and the gate line 3 integrally with the gate electrode 2 are formed into a required pattern by photolithography. At this time, the capacitor electrode 4 is simultaneously formed in a position adjacent to the gate electrode. Insulating film 5 on this
Then, a silicon nitride film is formed by the 3000Å CVD method.

この上に半導体薄膜層としてアモルファスシリコン薄
膜をCVD法により3000Åの厚さに形成する。そして、フ
ォトリソグラフィ法によりレジストの島パターンを形成
した後、ドライエッチングによりアモルファスシリコン
層と島パターンである半導体薄膜層6を形成する。
An amorphous silicon thin film is formed on this as a semiconductor thin film layer by the CVD method to a thickness of 3000 Å. Then, a resist island pattern is formed by photolithography, and then an amorphous silicon layer and a semiconductor thin film layer 6 that is an island pattern are formed by dry etching.

この上にクロム膜を600Åスパッタし、続けてアルミ
ニウム膜を3000Åスパッタした後、フォトリソグラフィ
法によりソース・ドレイン電極7,8を所要パターンに形
成し、同時にこのソース・ドレイン電極とは分離された
状態にソース・ドレイン線9をパターン形成する。
Chromium film is sputtered on this 600 Å, aluminum film is sputtered 3,000 Å, and then source / drain electrodes 7 and 8 are formed in the required pattern by photolithography, and at the same time separated from these source / drain electrodes. Then, the source / drain lines 9 are patterned.

この場合、ソース・ドレイン電極8及びソース・ドレ
イン線9は前記コンデンサ用電極4と夫々横方向に5μ
m,奥方向に100μmの重なりを有するように形成し、ソ
ース・ドレイン電極8とコンデンサ用電極4及びソース
・ドレイン線9とコンデンサ用電極4とを夫々容量結合
させ、この結果ソース・ドレイン電極8とソース・ドレ
イン線9とをコンデンサ用電極4を介して相互に容量結
合させた構成としている。ここでは、ソース・ドレイン
電極8とソース・ドレイン線9の間の静電容量は約0.1p
Fであり、抵抗は6×1012Ωである。
In this case, the source / drain electrodes 8 and the source / drain lines 9 are 5 μ in the lateral direction with the capacitor electrodes 4 respectively.
The source / drain electrode 8 and the capacitor electrode 4 and the source / drain line 9 and the capacitor electrode 4 are capacitively coupled to each other, and as a result, the source / drain electrode 8 is formed. And the source / drain line 9 are capacitively coupled to each other via the capacitor electrode 4. Here, the capacitance between the source / drain electrode 8 and the source / drain line 9 is about 0.1 p.
It is F and the resistance is 6 × 10 12 Ω.

したがって、ソース・ドレイン電極8とソース・ドレ
イン線9における時定数は0.6秒になり、この時定数よ
りも長いパルス幅の信号をソース・ドレイン線9に印加
すればソース・ドレイン線9とソース・ドレイン電極8
を電気的に導通させることができる。
Therefore, the time constant of the source / drain electrode 8 and the source / drain line 9 is 0.6 seconds, and if a signal having a pulse width longer than this time constant is applied to the source / drain line 9, the source / drain line 9 and the source / drain line 9 are Drain electrode 8
Can be electrically conducted.

なお、ソース・ドレイン電極7には画素電極10を接属
させている。また、11は保護膜である。
A pixel electrode 10 is in contact with the source / drain electrode 7. Further, 11 is a protective film.

したがって、本実施例の構成によれば、前記したよう
に時定数よりも長いパルス幅の信号をソース・ドレイン
線9に印加すればこれをソース・ドレイン電極8に等価
に供給できる。したがって、従来のTFT液晶表示装置と
同様にTFTを駆動させ、画素電極10の充放電を実現して
液晶分子の偏光を可能とし画素表示を行うことができ
る。
Therefore, according to the configuration of this embodiment, if a signal having a pulse width longer than the time constant is applied to the source / drain line 9 as described above, it can be supplied to the source / drain electrode 8 equivalently. Therefore, similarly to the conventional TFT liquid crystal display device, the TFT can be driven to realize the charge and discharge of the pixel electrode 10 to polarize the liquid crystal molecules and display the pixel.

しかしながら、一方ではソース・ドレイン電極8とソ
ース・ドレイン線9は直流的に分離されているため、ゲ
ート電極2とソース・ドレイン電極8が一部において短
絡されても、ソース・ドレイン線9の信号がゲート電極
2及びゲート線3に流れ込み続けることがなく、これに
繋がる他の画素を含めた線状の画像欠陥の発生を防止で
きる。
However, on the other hand, since the source / drain electrode 8 and the source / drain line 9 are DC-separated, even if the gate electrode 2 and the source / drain electrode 8 are partially short-circuited, the signal of the source / drain line 9 is Does not continue to flow into the gate electrode 2 and the gate line 3, and it is possible to prevent the generation of a linear image defect including other pixels connected to the gate electrode 2.

第3図乃至第5図は夫々本発明の他の実施例を示して
おり、第1図及び第2図と同一部分には同一符号を付し
てある。
3 to 5 show other embodiments of the present invention, respectively, and the same parts as those in FIGS. 1 and 2 are designated by the same reference numerals.

第3図のものは、アモルファスシリコン6をパターン
形成した後にソース・ドレイン電極8とソース・ドレイ
ン線9を形成した場合の構成であり、この構成ではソー
ス・ドレイン電極8とソース・ドレイン線9の下側には
アモルファスシリコン6は存在しておらず、ソース・ド
レイン電極8とソース・ドレイン線9が直接コンデンサ
用電極4を介して容量結合している。
FIG. 3 shows a structure in which the source / drain electrodes 8 and the source / drain lines 9 are formed after the amorphous silicon 6 is patterned. In this structure, the source / drain electrodes 8 and the source / drain lines 9 are formed. The amorphous silicon 6 does not exist on the lower side, and the source / drain electrode 8 and the source / drain line 9 are capacitively coupled directly via the capacitor electrode 4.

第4図のものは、保護膜11上に更に一層の金属層を形
成してこれをソース・ドレイン電極8に導通させ、これ
をソース・ドレイン線9に対向配置してコンデンサ用電
極4として構成したものである。
In the structure shown in FIG. 4, a further metal layer is formed on the protective film 11 to make it conductive to the source / drain electrode 8, and this is arranged so as to face the source / drain line 9 to form the capacitor electrode 4. It was done.

第5図のものは、第4図のものと同じであり、この場
合にはアモルファスシリコン6とソース・ドレイン電極
8及びソース・ドレイン電極9を同時にパターン形成し
た構成である。
The structure shown in FIG. 5 is the same as that shown in FIG. 4, and in this case, the amorphous silicon 6, the source / drain electrodes 8 and the source / drain electrodes 9 are simultaneously patterned.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明のTFT液晶表示装置は、ソ
ース・ドレイン電極とソース・ドレイン線とを電気的に
分離して形成し、かつTFT近傍に形成したコンデンサ用
電極を介してソース・ドレイン電極とソース・ドレイン
線とを容量結合しているので、通常の交流駆動では両者
を電気的に接続して正常な動作を可能とする一方、ゲー
ト電極とソース・ドレイン電極とが短絡した場合でも他
の画素のゲート電極への信号漏洩を防止して線状の画像
欠陥を防止し、製品歩留の向上を実現できる。
As described above, the TFT liquid crystal display device of the present invention is configured such that the source / drain electrode and the source / drain line are electrically separated from each other, and the source / drain electrode is formed via the capacitor electrode formed near the TFT. Since the source and drain lines are capacitively coupled to each other, normal AC drive allows them to be electrically connected to enable normal operation, while other factors may occur even if the gate electrode and source / drain electrodes are short-circuited. It is possible to prevent signal leakage to the gate electrode of the pixel of (1), prevent linear image defects, and improve product yield.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例の要部の平面図、 第2図は第1図のAA線拡大断面図、 第3図乃至第5図は夫々に異なる他の実施例の拡大断面
図、 第6図は回路構成図である。 1……ガラス基板、2……ゲート電極、3……ゲート
線、4……コンデンサ用電極、5……絶縁層、6……ア
モルファスシリコン、7,8……ソース・ドレイン電極、
9……ソース・ドレイン線、10……画素電極、11……保
護膜。
FIG. 1 is a plan view of an essential part of an embodiment of the present invention, FIG. 2 is an enlarged sectional view taken along the line AA of FIG. 1, and FIGS. 3 to 5 are enlarged sectional views of different embodiments. FIG. 6 is a circuit configuration diagram. 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate line, 4 ... Capacitor electrode, 5 ... Insulating layer, 6 ... Amorphous silicon, 7,8 ... Source / drain electrodes,
9 ... Source / drain line, 10 ... Pixel electrode, 11 ... Protective film.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】画素電極に対応して形成した薄膜トランジ
スタのソース・ドレイン電極の一方と、このソース・ド
レイン電極に供給すべき信号が印加されるソース・ドレ
イン線とを分離して形成し、かつこの薄膜トランジスタ
の近傍に形成したコンデンサ用電極を介して前記ソース
・ドレイン電極とソース・ドレイン線とを容量結合した
ことを特徴とする薄膜トランジスタ液晶表示装置。
1. A source / drain electrode of a thin film transistor formed corresponding to a pixel electrode, and a source / drain line to which a signal to be supplied to the source / drain electrode is applied are formed separately. A thin film transistor liquid crystal display device, wherein the source / drain electrodes and the source / drain lines are capacitively coupled via a capacitor electrode formed in the vicinity of the thin film transistor.
【請求項2】コンデンサ用電極はゲート電極に隣接配置
した金属層で構成し、その一部がソース・ドレイン電極
及びソース・ドレイン線に夫々絶縁膜を介して対向配置
してなる特許請求の範囲第1項記載の薄膜トランジスタ
液晶表示装置。
2. The capacitor electrode is composed of a metal layer disposed adjacent to the gate electrode, and a part of the metal layer is disposed to face the source / drain electrode and the source / drain line with an insulating film interposed therebetween. A thin film transistor liquid crystal display device according to item 1.
【請求項3】コンデンサ用電極はソース・ドレイン電極
に導通する金属膜で形成し、絶縁膜を介してソース・ド
レイン線に対向配置してなる特許請求の範囲第1項記載
の薄膜トランジスタ液晶表示装置。
3. The thin film transistor liquid crystal display device according to claim 1, wherein the capacitor electrode is formed of a metal film that conducts to the source / drain electrodes, and is arranged so as to face the source / drain lines with an insulating film interposed therebetween. .
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