JPH05251700A - Thin film field effect type transistor - Google Patents

Thin film field effect type transistor

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JPH05251700A
JPH05251700A JP4898992A JP4898992A JPH05251700A JP H05251700 A JPH05251700 A JP H05251700A JP 4898992 A JP4898992 A JP 4898992A JP 4898992 A JP4898992 A JP 4898992A JP H05251700 A JPH05251700 A JP H05251700A
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gate electrode
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Inventor
Naoyasu Ikeda
直康 池田
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Nec Corp
日本電気株式会社
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Abstract

PURPOSE: To obtain a thin film electric field effect type transistor capable of giving the same field through voltage to any picture elements within a screen by making the parasitic capacity constant for the thin film field effect type transistor.
CONSTITUTION: Two TFTs are connected in parallel to one picture element for a chromium gate electrode 3 in such a manner that a drain electrode and a source electrode are located oppositely each other. As a result, overlap between gate electrode and drain electrode is deviated. And even through the CGS of an upper TFT increases or decreases, the CGS of a lower TFT decreases or increases by the same capacity so that the total value of CGSs remains constant.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、特にアクティブマトリクス型液晶ディスプレイに用いる、薄膜電界効果型トランジスタに関するものである。 The present invention relates, in particular used for an active matrix liquid crystal display, to a thin film field effect transistor.

【0002】 [0002]

【従来の技術】高画質な液晶ディスプレイのデバイスとして薄膜電界効果型トランジスタ(以下TFTと略する)が注目されている。 Thin film field effect transistor (hereinafter abbreviated as TFT) has attracted attention as a Related Art quality of the liquid crystal display device. 図11は従来のTFTを用いた液晶ディスプレイの画素部分の平面図、図12は図11 Figure 11 is a plan view of a pixel portion of the liquid crystal display using a conventional TFT, 12 11
の等価回路図、図13は図11の回路のTFTの各バスラインと画素電極の信号波形図である。 Equivalent circuit diagram of FIG. 13 is a signal waveform diagram of each bus line and the pixel electrode of the TFT in the circuit of Figure 11. 図11において、1は画素に画像信号を供給するためのクロムドレインバスライン、2はTFTをオンオフ動作するための信号を供給するクロムゲートバスライン、3はTFTのクロムゲート電極、5はTFTのクロムドレイン電極、7 11, 1 chromium drain bus lines for supplying image signals to the pixel, 2 chromium gate bus line for supplying a signal for on-off operation of the TFT, 3 the TFT chromium gate electrode 5 of the TFT chrome drain electrode, 7
はTFTのクロムソース電極、9はITO画素電極である。 Chromium source electrode of the TFT, 9 is ITO pixel electrode. 図12において、10はドレインバスライン、11 12, 10 is the drain bus line, 11
はゲートバスライン、12はTFT、14はクロムゲート電極3とクロムソース電極7の重なり部分にできる寄生容量CGS1、16は画素容量CLCである。 The gate bus lines 12 is TFT, 14 is the parasitic capacitance CGS1,16 possible to the overlapping portion of the chromium gate electrode 3 and the chromium source electrode 7 is a pixel capacitance CLC.

【0003】図12の構成の画素のドレインバスライン10及びゲートバスライン11に図13の実線で示されるような駆動電圧を印加すると、画素電圧は図13の点線で示される値になる。 [0003] When a drive voltage is applied as shown by the solid line in FIG. 13 to the drain bus line 10 and the gate bus line 11 of the configuration of the pixel in FIG. 12, the pixel voltage becomes a value indicated by a dotted line in FIG. 13. まず、画素電圧はゲート電圧がオフする前に一旦ドレイン電圧と同じ値に書き込まれる。 First, the pixel voltage is written once equal to the drain voltage before the gate voltage is turned off. 次にゲートがオフした時点で、画素電圧は印加されたドレイン電圧よりもΔVFT1だけ変動し、その後はその値を保持する。 Then when the gate is turned off, the pixel voltage changes by ΔVFT1 than applied drain voltage, then retains its value. この電圧変動ΔVFT1の原因は、 The cause of the voltage fluctuation ΔVFT1 is,
図11のようにゲートバスライン11と画素容量16が寄生容量CGS14により結合されているためで、その変動の大きさΔVFT1は、ゲートのオン電圧とオフ電圧の差をΔVGとすると、 In order to gate bus lines 11 and the pixel capacitor 16 as shown in FIG. 11 is coupled by the parasitic capacitance CGS14, size ΔVFT1 of the variation, when the difference between the ON voltage and the OFF voltage of the gate and [Delta] Vg,

【0004】 [0004]

【数1】 [Number 1]

【0005】なる式で示される値になる。 [0005] a value represented by the composed formula.

【0006】 [0006]

【発明が解決しようとする課題】ディスプレイの表示を画面全体にわたり輝度むらが無い均一な表示を得、液晶を長寿命化しようとする場合、液晶の駆動電圧は直流成分の無い交流電圧で駆動することが望ましい。 Obtain a uniform display luminance unevenness is not over the entire screen display of the display [0007] When attempting to longer life of the liquid crystal, the driving voltage of the liquid crystal is driven with no AC voltage direct current component it is desirable. このためにはΔVFT1の値は画面内の全ての画素で同じ大きさにする必要がある。 The value of ΔVFT1 in order should be the same size in all the pixels in the screen. しかし実際のディスプレイでは、画面内でパターンごとに重ね合わせのずれが発生する。 However, in the actual display, the deviation of the superposition for each pattern in the screen is generated. 例えばゲート電極とドレイン電極の重ね合わせがずれた場合を図14に挙げる。 For example cited case of overlapping of the gate electrode and the drain electrode is shifted in FIG. 14. 図14においてクロムゲート電極3に対して、クロムソース電極7は右方向にずれている。 Against chromium gate electrode 3 in FIG. 14, the chromium source electrode 7 is displaced to the right. このため、クロムゲート電極3とクロムソース電極7の重なり部分の面積が増加する。 Therefore, the area of ​​the overlapping portion of the chromium gate electrode 3 and the chromium source electrode 7 is increased. これはCGSの容量の増加になるので、式(1)においてΔVFTの値が変化する原因となる。 Since this will increase the capacity of CGS, causing the value of ΔVFT changes in the formula (1). CGSが変化した場合のCLC両端の電圧を一点鎖線で、ΔVFTの値をΔVFT2として図13に示す。 The voltage of the CLC across when CGS is changed by the one-dot chain line shown in FIG. 13 the value of ΔVFT as DerutaVFT2.

【0007】このように画素によりΔVFTの値が異なると、共通電極電位を中心値にして液晶を駆動した場合、例えば、ΔVFT1の電圧変動が起きた画素に直流電圧がかからないように共通電極電圧を調整すると、Δ [0007] When the value of ΔVFT Thus the pixels are different, when the liquid crystal is driven in the center value of the common electrode potential, for example, the common electrode voltage so as not DC voltage to the pixel voltage variation of ΔVFT1 occurs When you adjust, Δ
VFT2の電圧変動が起きた画素には直流成分がかかることになり、全ての画素を直流成分の無い交流信号で駆動することは不可能である。 The pixel voltage change of VFT2 occurs would take the DC component, it is not possible to drive all the pixels with no AC signals DC component.

【0008】 [0008]

【課題を解決するための手段】第1の発明は、絶縁基板上に形成されたゲート電極と、前記ゲート電極に重なる形でドレイン電極及びソース電極が形成される構造の薄膜電界効果型トランジスタにおいて、前記ゲート電極とオーバーラップしドレインバスラインに接続されるドレイン電極と画素電極に接続されるソース電極が配設され薄膜電界効果型トランジスタを構成し、前記ゲート電極もしくは前記ゲート電極が接続されているのと同一のゲートバスラインに接続された前記ゲート電極とは別のゲート補助電極とオーバーラップし前記画素電極に接続されるソース補助電極が配設され、前記ソース電極と前記ソース補助電極の幅は同一で、前記ソース電極とオーバーラップしている前記ゲート電極のエッジ部と前記ゲート補助電極とオー SUMMARY OF THE INVENTION The first invention includes a gate electrode formed on an insulating substrate, the thin film field effect transistor structure in which the drain electrode and the source electrode is formed in a manner overlapping the gate electrode , the gate electrode overlaps with the source electrode connected to the drain electrode and the pixel electrode connected to the drain bus lines are arranged to constitute a thin film field effect transistor, and the gate electrode or the gate electrode is connected a source auxiliary electrode disposed from said gate electrode connected to the same gate bus line which is connected to another gate auxiliary electrode and overlapping the pixel electrode and are you, the source auxiliary electrode and the source electrode width is the same, the gate auxiliary electrode and O and the edge portion of the source electrode and overlapping with that of the gate electrode ーラップしている前記ゲート電極もしくはゲート補助電極のエッジ部が平行で、前記ソース補助電極が前記ゲート電極もしくは前記ゲート補助電極に対して前記ゲート電極とオーバーラップする前記ドレイン電極と同じ方向からオーバーラップする構造を有することを特徴とする。 Rappu to have the parallel edge portions of the gate electrode or the gate auxiliary electrode, overlapping the same direction as the drain electrode of the source auxiliary electrode overlaps with the gate electrode to the gate electrode or the gate auxiliary electrode It characterized by having a structure.

【0009】第2の発明は、絶縁基板上に形成されたゲート電極と、前記ゲート電極とオーバーラップする形でドレイン電極及びソース電極が形成される構造の薄膜電界効果型トランジスタにおいて、前記ゲート電極とオーバーラップし画素電極に接続される第1のソース電極とドレインバスラインに接続される第1のドレイン電極が配設される第1の薄膜電界効果型トランジスタと、前記ゲート電極もしくは前記ゲート電極が接続されているのと同一の前記ゲートバスラインに接続される前記ゲート電極とは別の第2のゲート電極が接続され画素電極に接続される第2のソース電極とドレインバスラインに接続される第2のドレイン電極が配設される第2の薄膜電界効果型トランジスタとが構成され、前記第1のソース電極と前記第2のソ A second aspect of the present invention, a gate electrode formed on an insulating substrate, the thin film field effect transistor structure in which the drain electrode and the source electrode is formed in the gate electrode overlapping with the form, the gate electrode and overlapping the first first and the thin film field effect transistor having a first drain electrode is arranged to be connected to the source electrode and the drain bus line, the gate electrode or the gate electrode connected to the pixel electrode There is connected to the second source electrode and the drain bus lines and said gate electrode connected to the same of the gate bus line and the connected which is connected to the pixel electrode is connected to another second gate electrode the second and second thin film field effect transistor having a drain electrode are arranged in is configured, the second source and the first source electrode that ス電極の幅は同一で、前記第1のソース電極とオーバーラップしている前記ゲート電極のエッジ部と前記第2のゲート電極とオーバーラップしている前記ゲート電極もしくは第2のゲート電極のエッジ部が平行で、前記第2のソース電極が前記ゲート電極もしくは前記第2のゲート電極に対して前記第1のゲート電極とオーバーラップする前記第1のドレイン電極と同じ方向からオーバーラップする構造を有することを特徴とする。 The width of the scan electrodes at the same edge of the first source electrode and overlapping with an edge portion of the gate electrode and the second gate electrode overlaps to which the gate electrode or the second gate electrode parts are parallel, the structure in which the second source electrode are overlapped from the same direction as the first drain electrode overlapping the gate electrode of the first to the gate electrode or the second gate electrode characterized in that it has.

【0010】 [0010]

【作用】第1の発明のTFTは、従来のTFTとは別にゲート電極と画素電極の重ね合わせ部分を形成する。 [Action] TFT of the first invention, the conventional TFT forming the overlapping portions of the separate gate electrode and the pixel electrode. そしてTFTのゲート電極とソース電極の重ね合わせがずれて重ね合わせ部分の面積が増加または減少した場合、 And if the area of ​​superposition deviated overlapping portions of the gate electrode and the source electrode of the TFT is increased or decreased,
この面積と同じだけTFTとは別に設けたゲート電極と画素電極の重ね合わせ部分の面積が減少または増加するような構造を形成する。 Area of ​​the overlapping parts of the same by separately provided gate electrode and the pixel electrode and the TFT this area to form a structure such as decreases or increases.

【0011】第2の発明のTFTは、ゲート電極に対し、従来のTFTとはソース電極及びドレイン電極が反対に配置された構造をとる。 [0011] TFT of the second invention, with respect to the gate electrode, the conventional TFT have a structure in which a source electrode and a drain electrode disposed on the opposite. この結果、仮に重ね合わせがずれてTFTのCGSの容量が増加もしくは減少しても、もう一方のTFTのCGSまたはもう一方のゲート電極とソース電極の重なり部分の容量が同じだけ減少もしくは増加するため、1画素に接続されたTFTのCG As a result, even if increase or decrease the capacity of the TFT of CGS and if superposition deviation, the capacity of the overlapping portion of the other TFT of CGS or other gate electrode and the source electrode is decreased or increased by the same , TFT CG of which is connected to a pixel
Sの総量は変化しない。 The total amount of S does not change. よってディスプレイの面内で重ね合わせにばらつきが生じても、常に一定のCGS値を得ることができ、ΔVFTの値を画面内で一定にできる。 Therefore, even if variations occur in the overlay in the plane of the display, can always obtain a constant CGS values ​​can be the value of ΔVFT constant within the screen.

【0012】 [0012]

【実施例】(第1の実施例)図1は本発明の第1の実施例によるTFTを使用した液晶ディスプレイの画素のT EXAMPLES (First Embodiment) FIG. 1 is a pixel of the liquid crystal display using a TFT according to a first embodiment of the present invention T
FT部分の平面図である。 It is a plan view of the FT section. 図1において、1はクロムドレインバスライン、2はクロムゲートバスライン、3はTFTを形成する第1のクロムゲート電極、4はクロムソース電極との重ね合わせを形成する第2のクロムゲート電極、5は第1のクロムドレイン電極、7は第1のクロムソース電極、8は第2のクロムソース電極、9はI In Figure 1, 1 is the chromium drain bus lines, 2 chromium gate bus line, the first chromium gate electrode forming the TFT 3, 4 and the second chromium gate electrode to form a superposition of the chromium source electrode, 5 the first chromium drain electrode, the first chromium source electrode 7, the second chromium source electrode 8, 9 I
TO画素電極である。 A TO pixel electrode.

【0013】図2に図1の等価回路を示す。 [0013] FIG. 2 shows an equivalent circuit of FIG. 図2において、10はドレインバスライン、11はゲートバスライン、12はTFT、14は第1のクロムゲート電極3と第1のクロムソース電極7との重なり部分に形成される寄生容量CGS1、15は第2のクロムゲート電極4と第2のクロムソース電極8との重なり部分に形成される寄生容量CGS2、16は画素容量CLCである。 2, the drain bus line 10, the parasitic capacitance 11 is the gate bus line, 12 is TFT, 14 is formed in the overlapping portion of the first chromium gate electrode 3 and the first chromium source electrode 7 CGS1,15 the parasitic capacitance CGS2,16 formed overlap between the second chromium gate electrode 4 and the second chromium source electrode 8 is a pixel capacitance CLC. ゲートバスラインの信号がオフした際の画素電圧の変動量をΔVFTとすると、ΔVFTは When the signal of the gate bus line is to DerutaVFT the variation of the pixel voltage when turned off, DerutaVFT is

【0014】 [0014]

【数2】 [Number 2]

【0015】なる式で表される。 [0015] consisting of the formula.

【0016】次に図1の構造のTFTにおいて、ゲート電極とドレイン電極の重ね合わせがずれた場合を図3に示す。 [0016] Then the TFT structure of Figure 1, shows a case where overlapping of the gate electrode and the drain electrode is shifted in FIG. 図3ではゲート電極に対してドレイン電極が左方向にずれた場合を示している。 Drain electrode shows a case where shifted to the left with respect to FIG. 3, gate electrode. このときソース電極の幅Wは一定なので、第1のゲート電極3と第1のソース電極7の重ね合わせ部分の面積は増加するが、同じ面積だけ第2のゲート電極4と第2のソース電極8の重ね合わせ部分の面積は減少する。 Since this time the width W of the source electrode of the constant, but the area of ​​the first gate electrode 3 overlapped portion of the first source electrode 7 is increased, by the same area as the second gate electrode 4 and the second source electrode area of ​​8 overlapping portions of reduced. この結果、図2のCGS1の容量は増加するが、その分CGS2の容量が減少するため、重ね合わせがずれてもCGS1とCGS2の合計の容量は変化しない。 As a result, although increasing the capacity of CGS1 in Figure 2, to reduce the capacity of that amount CGS2 are superposition does not change the capacitance of the sum of even CGS1 and CGS2 displaced. 式(2)において、CGS1+CG In the formula (2), CGS1 + CG
S2が一定であればΔVFTは変化しない。 S2 is ΔVFT does not change if it is fixed. これは、ゲート電極に対してドレイン電極が逆方向にずれた場合でも同様である。 This is true even if the drain electrode displaced in the opposite direction to the gate electrode. よってこの構造により、ΔVFTは目合わせのズレに関係なく一定の値をとることがわかる。 Thus by this structure, DerutaVFT is seen to take a constant value irrespective of the shift of the visual alignment.

【0017】図4は本発明の第1の実施例によるTFT The TFT according to the first embodiment of FIG. 4 is the invention
を使用した液晶ディスプレイの画素のTFT部分の平面図について示す。 It shows the plan view of the TFT of the pixel of the liquid crystal display was used. これは第2のクロムゲート電極4を用いない場合の実施例である。 This is an example of a case of not using the second chromium gate electrode 4. 図4において、1はクロムドレインバスライン、2はクロムゲートバスライン、3 4, 1 chromium drain bus lines, 2 chromium gate bus lines, 3
はTFTを形成する第1のクロムゲート電極、5は第1 The first chromium gate electrode forming the TFT, the 5 first
のクロムドレイン電極、7は第1のクロムソース電極、 Chromium drain electrode of the first chromium source electrode 7,
8は第2のクロムソース電極、9はITO画素電極である。 8 The second chromium source electrode, 9 is ITO pixel electrode. 図4の等価回路は図2と同様の回路になる。 The equivalent circuit of Figure 4 is a circuit similar to FIG.

【0018】次に図4の構造のTFTにおいて、ゲート電極とドレイン電極の重ね合わせがずれた場合を図5に示す。 [0018] Next, in the TFT structure of Figure 4, showing a case where overlapping of the gate electrode and the drain electrode is shifted in FIG. 5. 図5ではゲート電極に対してドレイン電極が左方向にずれた場合を示している。 Drain electrode shows a case where shifted to the left with respect to FIG. 5 in the gate electrode. このとき第1のソース電極7の幅と第2のソース電極8の幅Wは同じなので、第1のゲート電極3と第1のソース電極7の重ね合わせ部分の面積は増加するが、同じ面積だけ第1のゲート電極3と第2のソース電極8の重ね合わせ部分の面積は減少する。 Since this time width of the first source electrode 7 and the width W of the second source electrode 8 same, although the first gate electrode 3 area of ​​the overlapping portion of the first source electrode 7 is increased, the same area only the area between the first gate electrode 3 overlapped portion of the second source electrode 8 is reduced. この結果、やはり前述の第2のクロムゲート電極4を用いた実施例と同様の原理で、ΔVFTは目合わせのズレに関係なく一定の値をとることがわかる。 As a result, again the same principle as the embodiment using a second chromium gate electrode 4 described above, DerutaVFT is seen to take a constant value irrespective of the shift of the visual alignment.

【0019】第1の実施例はTFTが1つであり、第2 [0019] The first embodiment is a TFT one, second
のゲート電極4と第2のソース電極8で構成される容量の部分にはTFTは構成されていないので、後述の第2 Since the gate electrode 4 of the TFT in the portion of the volume consists of a second source electrode 8 is not configured, the later 2
の実施例に比べ簡単な構造で作成が可能であるという特徴を有する。 It has a characteristic that a simple structure compared with the embodiment is capable of creating. また第2のゲート電極4と第2のソース電極8で構成される容量の部分にはチャネルが形成されておらず、従って光感度がないため遮光層を設ける必要が無いという特徴を有する。 And has a second gate electrode 4 not a channel is formed in the portion of the volume consists of a second source electrode 8, thus characterized that there is no need to provide a light shielding layer since there is no photosensitivity.

【0020】(第2の実施例)図6は本発明の第2の実施例によるTFTを使用した液晶ディスプレイの画素のTFT部分の平面図である。 [0020] (Second Embodiment) FIG. 6 is a plan view of the TFT of the pixel of the liquid crystal display using a TFT according to a second embodiment of the present invention. 図6において、1はクロムドレインバスライン、2はクロムゲートバスライン、3 6, 1 chromium drain bus lines, 2 chromium gate bus lines, 3
はTFTを形成する第1のクロムゲート電極、5は第1 The first chromium gate electrode forming the TFT, the 5 first
のTFTを形成する第1のクロムドレイン電極、6は第2のTFTを形成する第2のクロムドレイン電極、7は第1のTFTを形成する第1のクロムソース電極、8は第2のTFTを形成する第2のクロムソース電極、9はITO画素電極である。 The first chromium drain electrode which form TFT, the second chromium drain electrode forming the second TFT 6, first chromium source electrode forming the first TFT 7, 8 second TFT the second chromium source electrode forming the, 9 is ITO pixel electrode.

【0021】図7に図6の等価回路を示す。 [0021] Figure 7 shows an equivalent circuit of FIG. 図7において、10はドレインバスライン、11はゲートバスライン、12及び13はTFT、14は第1のクロムゲート電極3と第1のクロムソース電極7との重なり部分に形成される寄生容量CGS1、15は第1のクロムゲート電極3と第2のクロムソース電極8との重なり部分に形成される寄生容量CGS2、16は画素容量CLCである。 7, the drain bus line 10, 11 denotes a gate bus line, the parasitic capacitance 12 and 13 TFT, 14 is formed on the overlapping portion of the first chromium gate electrode 3 and the first chromium source electrode 7 CGS1 , 15 parasitic capacitance CGS2,16 formed overlapping portions of the first chromium gate electrode 3 and the second chromium source electrode 8 is a pixel capacitance CLC. ゲートバスラインの信号がオフした際の画素電圧の変動量をΔVFTとすると、ΔVFTは、 When the signal of the gate bus line is to DerutaVFT the variation of the pixel voltage when turned off, DerutaVFT is

【0022】 [0022]

【数3】 [Number 3]

【0023】なる式で示される。 [0023] made formula.

【0024】次に図6の構造のTFTにおいて、ゲート電極とドレイン電極の重ね合わせがずれた場合を図8に示す。 [0024] Next in the TFT structure of Figure 6 shows a case where overlapping of the gate electrode and the drain electrode is shifted in FIG. 図8ではゲート電極に対してドレイン電極が左方向にずれた場合を示している。 Drain electrode shows a case where shifted to the left with respect to the gate electrode 8. このときソース電極の幅W1及びW2は一定なので、第1のクロムゲート電極3 Since this time widths W1 and W2 of the source electrode is constant, the first chromium gate electrode 3
と第1のクロムソース電極7の重ね合わせ部分の面積は減少するが、同じ面積だけ第1のクロムゲート電極3と第2のクロムソース電極8の重ね合わせ部分の面積は増大する。 If the area of ​​the overlapping portions of the first chromium source electrode 7 is decreased, the area of ​​the first chromium gate electrode 3 by the same area overlapping portions of the second chromium source electrode 8 increases. この結果、図6のCGS1の容量は増加するが、その分CGS2の容量が減少するため、重ね合わせがずれてもCGS1とCGS2の合計の容量は変化しない。 As a result, although CGS1 capacity of 6 is increased, to reduce the capacity of that amount CGS2 are superposition does not change the capacitance of the sum of even CGS1 and CGS2 displaced. 式(3)において、CGS1+CGS2が一定であればΔVFTは変化しない。 In the formula (3), ΔVFT does not change if CGS1 + CGS2 is constant. これは、ゲート電極に対してドレイン電極が逆方向にずれた場合でも同様である。 This is true even if the drain electrode displaced in the opposite direction to the gate electrode.
よってこの構造により、ΔVFTは目合わせのズレに関係なく一定の値をとることがわかる。 Thus by this structure, DerutaVFT is seen to take a constant value irrespective of the shift of the visual alignment.

【0025】図9は本発明の第2の実施例によるTFT [0025] Figure 9 TFT according to a second embodiment of the present invention
を使用した液晶ディスプレイの画素のTFT部分の平面図について示す。 It shows the plan view of the TFT of the pixel of the liquid crystal display was used. これは第2のクロムゲート電極4を用いて本発明を実現した場合の実施例である。 This is an example of a case where the present invention using a second chromium gate electrode 4. 図9において、1はクロムドレインバスライン、2はクロムゲートバスライン、3はTFTを形成する第1のクロムゲート電極、4はTFTを形成する第2のクロムゲート電極、 9, 1 chromium drain bus lines, 2 chromium gate bus line, the first chromium gate electrode forming the TFT 3, the second chromium gate electrode forming the TFT 4,
5は第1のクロムドレイン電極、6は第2のクロムドレイン電極、7は第1のクロムソース電極、8は第2のクロムソース電極、9はITO画素電極である。 5 The first chromium drain electrode, 6 is a second chromium drain electrode, 7 a first chromium source electrode, the 8 second chromium source electrode, 9 is ITO pixel electrode. 図9の等価回路は図6と同様の回路になる。 The equivalent circuit of FIG. 9 is a circuit similar to FIG.

【0026】次に図9の構造のTFTにおいて、ゲート電極とドレイン電極の重ね合わせがずれた場合を図10 [0026] Next, in TFT structure of Figure 9, Figure 10 a case of overlapping of the gate electrode and the drain electrode is deviated
に示す。 To show. 図10ではゲート電極に対してドレイン電極が左方向にずれた場合を示している。 Drain electrode shows a case where shifted to the left with respect to FIG. 10 in the gate electrode. このときソース電極の幅W1及びW2は一定なので、第1のゲート電極3と第1のソース電極7の重ね合わせ部分の面積は増加するが、同じ面積だけ第2のゲート電極4と第2のソース電極8の重ね合わせ部分の面積は減少する。 Since this time widths W1 and W2 of the source electrode is constant, although the first gate electrode 3 area of ​​the overlapping portion of the first source electrode 7 is increased, the same area only with the second gate electrode 4 second area of ​​the overlapping portion of the source electrode 8 is reduced. この結果、図9のCGS1の容量は増加するが、その分CGS2の容量が減少するため、重ね合わせがずれてもCGS1とC As a result, the capacity of CGS1 of Figure 9 increases, the capacity of that amount CGS2 decreases, and CGS1 be deviated overlay C
GS2の合計の容量は変化しない。 The sum of the capacity of the GS2 does not change. 式(3)において、 In the formula (3),
CGS1+CGS2が一定であればΔVFTは変化しない。 CGS1 + CGS2 is ΔVFT does not change if it is fixed. これはゲート電極に対してドレイン電極が逆方向にずれた場合でも同様である。 This is the same even when the drain electrode to the gate electrode shifted in the opposite direction. よってこの構造により、やはりΔVFTは目合わせのズレに関係なく一定の値をとることがわかる。 Therefore, by this structure, still ΔVFT it can be seen that take a constant value regardless of the deviation of the eye alignment.

【0027】本発明の薄膜電界効果型トランジスタは1 The thin film field effect transistor of the present invention is 1
画素に2つのTFTを配設してあるので、一方のTFT Because are disposed two TFT in a pixel, one TFT
が破壊されても画素電極に全く信号電圧が供給されなくなるようなことがないため、画素の表示欠陥が減少する冗長性を有する。 There because at all signal voltage to the pixel electrode be destroyed never such is not supplied, with redundancy to reduce display defects of pixels. またゲート電極とソース電極の重ね合わせ部分は2箇所ともTFTを構成しており、TFTの他に補助電極を設ける必要がないので、画素に占める素子の面積の割合を第1の実施例よりも小さくすることができる。 The partial superposition of the gate electrode and the source electrode constitute a TFT with two places, it is not necessary to provide in addition to the auxiliary electrode of the TFT, than in the first embodiment the ratio of the area of ​​the element occupying the pixel it can be reduced.

【0028】本発明の薄膜電界効果型トランジスタを用いてゲートバスライン400本、ドレインバスラインR The gate bus line 400 with a thin film field effect transistor of the present invention, the drain bus line R
GB各640本の携帯型コンピュータ用のディスプレイを作成したところ、従来は表示面内で発生していた輝度むらが視認されない程度に低減した。 GB was created a display for each 640 of the portable computer, conventionally reduced to the extent that luminance unevenness which occurs in the display plane is not visually recognized. また表示の焼き付き現象が無くなり、液晶の寿命が延びた。 Also there is no indication of sticking phenomenon, the liquid crystal of longevity.

【0029】なお上記2つの実施例においては、画素電極の透明導電膜としてITOを用いたが、In 23やSn 23も使用できる。 [0029] In the above two embodiments, although using ITO as a transparent conductive film of the pixel electrode, an In 2 O 3 and Sn 2 O 3 can also be used. また各層間絶縁膜として、S As the interlayer insulating film, S
iN Xの代わりにSiO 2を用いても良い。 It may be used SiO 2 instead of iN X. 更にゲート電極及びバスライン、ドレイン電極及びドレインバスライン、ソース電極のクロムの代わりに、Ta,Al,M Further the gate electrode and the bus line, the drain electrode and the drain bus lines, instead of the chromium source electrode, Ta, Al, M
o,Ti等の他の金属を用いることも可能である。 o, it is also possible to use other metals such as Ti.

【0030】 [0030]

【発明の効果】以上述べてきたように、本発明の薄膜電界効果型トランジスタは、寄生容量CGSの差により発生するフィードスルー電圧ΔVFTの差に起因する輝度むら、焼き付き等の現象を低減することができる。 As has been described above, according to the present invention, thin film field effect transistor of the present invention, luminance unevenness caused by the difference between the feed-through voltage ΔVFT generated by the difference of the parasitic capacitance CGS, reducing the phenomena such as seizure can. また液晶にかかる直流成分を小さくすることができるので、 Also it is possible to reduce the DC component applied to the liquid crystal,
液晶自体を長寿命化できる等の効果を有する。 The liquid crystal itself has the effect of such possible long life.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例の構造を示す平面図である。 1 is a plan view showing the structure of a first embodiment of the present invention.

【図2】第1の実施例の等価回路図である。 Figure 2 is an equivalent circuit diagram of the first embodiment.

【図3】第1の実施例において重ね合わせがずれた場合の平面図である。 3 is a plan view when the superposition is shifted in the first embodiment.

【図4】第2のゲート電極を用いない第1の実施例を示す図である。 4 is a diagram showing a first embodiment which does not use the second gate electrode.

【図5】図4の構成のTFTにおいて重ね合わせがずれた場合を示す図である。 5 is a diagram showing a case where overlapping is shifted in the TFT configuration of Figure 4.

【図6】本発明の第2の実施例の構造を示す平面図である。 6 is a plan view showing the structure of a second embodiment of the present invention.

【図7】第2の実施例の等価回路図である。 7 is an equivalent circuit diagram of the second embodiment.

【図8】第2の実施例において重ね合わせがずれた場合の平面図である。 8 is a plan view when the superposition is shifted in the second embodiment.

【図9】第2のゲート電極を用いた第2の実施例を示す図である。 9 is a diagram showing a second embodiment using the second gate electrode.

【図10】図9の構成のTFTにおいて重ね合わせがずれた場合を示す図である。 10 is a diagram showing a case where overlapping is shifted in the TFT configuration of Figure 9.

【図11】従来のTFTの構造を示す平面図である。 11 is a plan view showing a structure of a conventional of the TFT.

【図12】従来のTFTの等価回路である。 FIG. 12 is an equivalent circuit of the conventional of the TFT.

【図13】図12の各部の信号波形図である。 13 is a signal waveform diagram of each part in FIG. 12.

【図14】従来のTFTの重ね合わせがずれた場合の平面図である。 14 is a plan view when the superposition shifts conventional of the TFT.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 クロムドレインバスライン 2 クロムゲートバスライン 3 第1のクロムゲート電極 4 第2のクロムゲート電極 5 第1のクロムドレイン電極 6 第2のクロムドレイン電極 7 第1のクロムソース電極 8 第2のクロムソース電極 9 ITO画素電極 10 ドレインバスライン 11 ゲートバスライン 12,13 TFT 14 CGS1 15 CGS2 16 CLC 1 chromium drain bus line 2 chromium gate bus line 3 first chromium gate electrode 4 and the second chromium gate electrode 5 first chromium drain electrode 6 and the second chromium drain electrode 7 first chromium source electrode 8 and the second chromium The source electrode 9 ITO pixel electrode 10 drain bus line 11 gate bus lines 12,13 TFT 14 CGS1 15 CGS2 16 CLC

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁基板上に形成されたゲート電極と、前記ゲート電極に重なる形でドレイン電極及びソース電極が形成される構造の薄膜電界効果型トランジスタにおいて、前記ゲート電極とオーバーラップしドレインバスラインに接続されるドレイン電極と画素電極に接続されるソース電極が配設され薄膜電界効果型トランジスタを構成し、前記ゲート電極もしくは前記ゲート電極が接続されているのと同一のゲートバスラインに接続された前記ゲート電極とは別のゲート補助電極とオーバーラップし前記画素電極に接続されるソース補助電極が配設され、 1. A gate electrode formed on the insulating substrate, the thin film field effect transistor structure in which the drain electrode and the source electrode is formed in a manner overlapping the gate electrode, the gate electrode overlaps with the drain bus a source electrode connected to the drain electrode and the pixel electrode connected to the line constitute arranged to thin film field effect transistor, connected to the same gate bus line and the said gate electrode or the gate electrode is connected a source auxiliary electrode arranged to be connected to another gate auxiliary electrode and overlapping the pixel electrode and the gate electrode,
    前記ソース電極と前記ソース補助電極の幅は同一で、前記ソース電極とオーバーラップしている前記ゲート電極のエッジ部と前記ゲート補助電極とオーバーラップしている前記ゲート電極もしくはゲート補助電極のエッジ部が平行で、前記ソース補助電極が前記ゲート電極もしくは前記ゲート補助電極に対して前記ゲート電極とオーバーラップする前記ドレイン電極と同じ方向からオーバーラップする構造を有することを特徴とする薄膜電界効果型トランジスタ。 The width of the source electrode and the source auxiliary electrode at the same edge portion of said source electrode overlaps to an edge portion of the gate electrode is the gate auxiliary electrode overlaps to which the gate electrode or the gate auxiliary electrode are parallel, thin film field effect transistor characterized by having a structure in which the source auxiliary electrode are overlapped in the same direction as the drain electrode of said overlapped with the gate electrode to the gate electrode or the gate auxiliary electrode .
  2. 【請求項2】絶縁基板上に形成されたゲート電極と、前記ゲート電極とオーバーラップする形でドレイン電極及びソース電極が形成される構造の薄膜電界効果型トランジスタにおいて、前記ゲート電極とオーバーラップし画素電極に接続される第1のソース電極とドレインバスラインに接続される第1のドレイン電極が配設される第1 2. A gate electrode formed on the insulating substrate, the thin film field effect transistor structure in which the gate electrode overlapping with the drain electrode and the source electrode in the form is formed, overlaps with the gate electrode the first drain electrode connected to the first source electrode and the drain bus lines connected to the pixel electrode is arranged 1
    の薄膜電界効果型トランジスタと、前記ゲート電極もしくは前記ゲート電極が接続されているのと同一の前記ゲートバスラインに接続される前記ゲート電極とは別の第2のゲート電極が接続され画素電極に接続される第2のソース電極とドレインバスラインに接続される第2のドレイン電極が配設される第2の薄膜電界効果型トランジスタとが構成され、前記第1のソース電極と前記第2のソース電極の幅は同一で、前記第1のソース電極とオーバーラップしている前記ゲート電極のエッジ部と前記第2のゲート電極とオーバーラップしている前記ゲート電極もしくは第2のゲート電極のエッジ部が平行で、前記第2のソース電極が前記ゲート電極もしくは前記第2のゲート電極に対して前記第1のゲート電極とオーバーラップする前記第1 Of the thin film field effect transistor, to the gate electrode or the pixel electrode is connected to another of the second gate electrode and the gate electrode connected to the same of the gate bus line and the gate electrode is connected the second drain electrode and a second thin film field effect transistor disposed to be connected to the second source electrode and the drain bus line is configured to be connected, to the first source electrode and the second the width of the source electrode are identical, edge of the first source electrode and overlapping with an edge portion of the gate electrode and the second gate electrode overlaps to which the gate electrode or the second gate electrode parts are parallel, the first to the second source electrode is said first overlapped with the gate electrode with respect to the gate electrode or the second gate electrode ドレイン電極と同じ方向からオーバーラップする構造を有することを特徴とする薄膜電界効果型トランジスタ。 The thin film field-effect transistor characterized by having a structure overlapping the same direction as the drain electrode.
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