JP2845487B2 - Active matrix type liquid crystal display - Google Patents
Active matrix type liquid crystal displayInfo
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えば薄膜トランジスタ(TFT)をアク
ティブ素子として用いたアクティブマトリックス型液晶
表示素子に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an active matrix type liquid crystal display device using, for example, a thin film transistor (TFT) as an active device.
(従来の技術) 液晶を用いた表示装置は、テレビ表示やグラフィック
ディスクプレイ等を指向した大容量、高密度のアクティ
ブマトリックス型液晶表示素子の開発及び実用化が盛ん
である。このような表示装置では、クロストークのない
高コントラスト表示が行えるように、各画素の駆動と制
御を行う手段として半導体スイッチが用いられる。その
半導体スイッチとしては、透過型表示が可能であり大面
積化も容易である等の理由から、透明絶縁基板上に形成
されたTFTが通常用いられている。2. Description of the Related Art In a display device using a liquid crystal, a large-capacity, high-density active matrix type liquid crystal display element for television display, graphic display and the like is actively developed and put into practical use. In such a display device, a semiconductor switch is used as a means for driving and controlling each pixel so that high-contrast display without crosstalk can be performed. As the semiconductor switch, a TFT formed on a transparent insulating substrate is usually used because a transmissive display is possible and the area can be easily increased.
この種の液晶表示素子の駆動方法は次の通りである。
即ち、TFTのゲートに走査線選択電圧(Vg,on)が印加さ
れている期間(スイッチング期間)に、表示画素電極の
電位が映像信号電位と同電位に設定され、TFTのゲート
に走査線非選択電圧(Vg,off)が印加されている期間
は、表示画素電極がこの電位を保持する。この結果、表
示画素電極と、所定の電位に設定されている対向電極と
の間に挟持されている液晶層に、映像信号電圧に応じた
電位差がかかる。そして、この電位差に応じて液晶層の
配列状態が変化することにより、この部分の光透過率も
変化し、画像表示が行なわれる。また、液晶層は直流駆
動すると、液晶分子の電気分解により劣化し寿命が短く
なるため、交流駆動を行う。一般的には、対向電極の電
位を直流電位に設定し、この対向電去の電位に対して映
像信号電圧を偶奇フレームで正負対称に設定することに
よって、交流駆動が行われる。即ち、映像信号電圧はあ
る直流電圧(Vsc)と、映像信号に対応した正負対称な
交流電圧(Vsa)とが加算されたものである。The driving method of this type of liquid crystal display element is as follows.
That is, during a period (switching period) in which the scanning line selection voltage (Vg, on) is applied to the TFT gate, the potential of the display pixel electrode is set to the same potential as the video signal potential, and the scanning line non-scanning is applied to the TFT gate. While the selection voltage (Vg, off) is being applied, the display pixel electrode holds this potential. As a result, a potential difference according to the video signal voltage is applied to the liquid crystal layer sandwiched between the display pixel electrode and the counter electrode set to a predetermined potential. When the arrangement state of the liquid crystal layer changes in accordance with the potential difference, the light transmittance of this portion also changes, and an image is displayed. When the liquid crystal layer is driven by a direct current, the liquid crystal layer is degraded due to electrolysis of liquid crystal molecules and the life is shortened. Generally, the AC drive is performed by setting the potential of the counter electrode to a DC potential and setting the video signal voltage to be symmetrical between the potential of the counter-electrification in the even and odd frames. That is, the video signal voltage is obtained by adding a certain DC voltage (Vsc) and a positive / negative symmetric AC voltage (Vsa) corresponding to the video signal.
ここで一般に、TFTのゲート・ソース間には寄生容量
(Cgs)が存在する。このCgsのため、走査信号電圧がV
g,onからVg,offに切り替わる際に、容量分割により表示
画素電極の△Vpだけ負側にシフトする。このシフト量
は、△Vp〜△Vg*Cgs/(Cgs+C1c)という関係にある。
ここで、△Vg=Vg,on−Vg,offであり、C1cは液晶層の容
量を表している。そこで、この△Vp分だけ対向電極の電
域を負側にシフトさせることにより、液晶層に印加され
る電圧が偶奇フレームで等しくなるようにする。Here, generally, a parasitic capacitance (Cgs) exists between the gate and the source of the TFT. Because of this Cgs, the scanning signal voltage is V
When switching from g, on to Vg, off, the capacitance is shifted to the negative side by ΔVp of the display pixel electrode due to capacitance division. This shift amount has a relationship of ΔVp to ΔVg * Cgs / (Cgs + C1c).
Here, ΔVg = Vg, on−Vg, off, and C1c represents the capacity of the liquid crystal layer. Therefore, the voltage applied to the liquid crystal layer is made equal in the even-odd frame by shifting the electric field of the counter electrode to the negative side by ΔVp.
しかしながら、C1cは印加される電圧に対して容量変
化を示すため、映像信号ごとに△Vpの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異ある。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカーが生じる。However, since C1c shows a change in capacitance with respect to the applied voltage, the value of ΔVp differs for each video signal. That is, the optimum counter electrode potential differs for each video signal. Generally, the counter electrode potential is set to the same potential for all pixels at the same time. Therefore, in a display screen to which various video signal voltages are applied, the optimum counter electrode potential cannot be set for all pixels at the same time. . As a result, flicker, which is a flicker of the display screen, occurs.
そこで、この種の液晶表示素子では、例えば特開昭56
−162793号公報に記載されているように、各画素ごとに
印加電圧に対する容量変化のない蓄積容量(Cs)をClc
と並列に新たに挿入することにより、△Vpの映像信号電
圧依存性を低減させようとすることがある。Therefore, in this type of liquid crystal display device, for example,
As described in Japanese Patent Application Laid-Open No. 162793, the storage capacitance (Cs) having no capacitance change with respect to the applied voltage is set to Clc
In some cases, it is attempted to reduce the dependence of ΔVp on the video signal voltage by newly inserting the video signal in parallel with.
第4図(a),(b)はそれぞれ従来のTFTアレイ基
板における一画素の断面図及び平面図で、同図(a)は
同図(b)のC−C′面を矢印方向からみたときの断面
に対応している。同図に示すように、TFT1はガラス基板
2上に形成され、走査線3と一体のゲート電極4、ゲー
ト絶縁膜5、信号線6と一体のドレイン電極7、表示画
素電極8に接続されたソース電極9、及び半導体膜10か
ら構成されている。また、走査線3と概略平行な方向に
は、補助容量形成用配線11が表示画素電極8と部分的に
ゲート絶縁膜5を介して対向するように形成されてお
り、表示画素電極8と補助容量形成用配線11の重なり部
分で不可的な蓄積容量(Cs)が得られる。4 (a) and 4 (b) are a cross-sectional view and a plan view, respectively, of one pixel in a conventional TFT array substrate. FIG. 4 (a) is a view of the CC ′ plane of FIG. It corresponds to the cross section at the time. As shown in the figure, a TFT 1 is formed on a glass substrate 2 and connected to a gate electrode 4 and a gate insulating film 5 integrated with a scanning line 3, a drain electrode 7 integrated with a signal line 6, and a display pixel electrode 8. It comprises a source electrode 9 and a semiconductor film 10. In a direction substantially parallel to the scanning line 3, an auxiliary capacitance forming wiring 11 is formed so as to partially face the display pixel electrode 8 with the gate insulating film 5 interposed therebetween, and the display pixel electrode 8 is An impermissible storage capacitance (Cs) is obtained at the overlapping portion of the capacitance forming wiring 11.
(発明が解決しようとする課題) しかしながら、第4図に示すように、表示画素電極8
と補助容量形成用配線11の間でCSを形成する場合、製造
工程中でのごみ等により、表示画素電極8と補助容量形
成用配線11の間でショートし、画像における点欠陥が多
く発生していた。(Problems to be Solved by the Invention) However, as shown in FIG.
When the CS is formed between the display pixel electrode 8 and the auxiliary capacitance forming wiring 11 due to dust in the manufacturing process, a large number of point defects occur in the image. I was
そこで、この発明は、このような事情に鑑みてなされ
たもので、画素電極と容量形成用配線間でのショートに
よる点欠点が低減されるアクティブマトリックス型液晶
表示素子を提供することを目的としている。Accordingly, the present invention has been made in view of such circumstances, and an object of the present invention is to provide an active matrix type liquid crystal display element in which point defects caused by a short circuit between a pixel electrode and a capacitance forming wiring are reduced. .
[発明の構成] (課題を解決するための手段) この発明は、第1絶縁基板上でゲート電極、ゲート絶
縁膜、半導体膜、ソース電極及びドレイン電極から構成
される薄膜トランジスタを、ゲート電極と一体の行選択
線及びドレイン電極と一体の列選択線の交点付与に配置
してマトリックス状にし、且つ薄膜トランジスタのソー
ス電極に画素電極を接続してなるアレイ基板と、第2絶
縁基板上に共通電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリクス型液晶表示素子
であって、アレイ基板上には画素電極の外周部に沿う形
状で且つ画素電極とゲート絶縁膜及び半導体膜を介して
対向する容量形成用電極が設けられている。[Constitution of the Invention] (Means for Solving the Problems) According to the present invention, a thin film transistor including a gate electrode, a gate insulating film, a semiconductor film, a source electrode and a drain electrode on a first insulating substrate is integrated with the gate electrode. And an array substrate in which pixel electrodes are connected to the source electrodes of the thin film transistors, and a common electrode is formed on the second insulating substrate. An active matrix type liquid crystal display device comprising a liquid crystal sandwiched between an opposing substrate formed thereon, and a liquid crystal display element having a shape along an outer peripheral portion of a pixel electrode on an array substrate, and a pixel electrode, a gate insulating film, and a semiconductor film. A capacitance forming electrode is provided to face the electrode.
(作 用) この発明では、容量形成用電極と画素電極の間に、ゲ
ート絶縁膜に加え半導体膜を介在させているため、ゲー
ト絶縁膜のみが存在している場合に比べ、容量形成用電
極と画素電極の間のショートが減少する。また、半導体
膜或いはソース電極の形状を工夫することにより、開口
率を著しく損なうことなく、画素電極における容量形成
用電極との間でCsを形成する部分と形成しない部分での
段切れによる非導通を防止することができる。(Operation) In the present invention, since the semiconductor film is interposed between the capacitance forming electrode and the pixel electrode in addition to the gate insulating film, the capacitance forming electrode is compared with the case where only the gate insulating film is present. The short circuit between the pixel electrode and the pixel electrode is reduced. In addition, by devising the shape of the semiconductor film or the source electrode, the non-conduction due to disconnection of the step between the portion where Cs is formed and the portion where the Cs is not formed between the pixel electrode and the capacitor forming electrode is achieved without significantly reducing the aperture ratio. Can be prevented.
(実施例) 以下、図面を参照してこの発明を詳細に説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は、この発明の一実施例における一画素の断面
図である。同図において、例えばガラスからなる絶縁基
板20の一主面上には、例えば遮光性材料であるCr(クロ
ム)膜をスパッタ法で被膜した後、所定の形状にフォト
エッチングすることによりゲート電極21と容量形成用電
極22が同時に形成され、更に、これを覆うように例えば
酸化シリコン(SiOx)からなるゲート絶縁膜23がプラズ
マCVD法により形成されている。そして、ゲート絶縁膜2
3の上のゲート電極21に対向する部分には、例えばi型
の水素化アモルファスシリコン(a−Si:H)膜をプラズ
マCVD法で被膜した後、所定の形状にフォトエッチング
することにより半導体膜24が設けられている。そして、
半導体膜24のソース領域側に隣接するゲート絶縁膜23上
には、例えばITO(インジウム・チン・オキサイド)膜
をスパッタ法で被膜した後、所定の形状にフォトエッチ
ングすることにより画素電極25が設けられている。ま
た、ソース領域には奏す電極26の一端が接続され、ソー
ス電遅26の他端の画素電極25上に延在して接続されてい
る。更に、ドレイン領域にはドレイン電極27の一端が接
続されている。ここで、ドレイン電極27とソース電極26
とは、例えばMo(モリブデン)膜とAl(アルミニウム)
膜とをスパッタ法で順次被膜した後、所定の形状にフォ
トエッチングするという同じ工程で形成している。こう
して、ゲート電極21、ゲート絶縁膜23、半導体膜24、ソ
ース電極26及びドレイン電極27から構成されるTFT28を
有する書房のアレイン基板29が得られる。一方、例えば
ガラスからなる絶縁基板30の一主面上には、例えばITO
からなる共通電極31を形成することにより、対向基板32
が構成されている。そして、アレイ基板29の一主面上に
は、更に全面に例えば低温キュア型のポリイミド(PI)
からなる配向膜33が形成されており、また、対向基板32
の一主面上にも全面に同じく、例えば低温キュア型のポ
リイミドからなる配向膜34が形成されている。そして、
アレイ基板29と対向基板32の一主面上に、各々の配向膜
33,34を所定の方向に布等でこすることにより、ラビン
グする配向処理がそれぞれ施されるようになる。更に、
アレイ基板29と対向基板32とは互いの一主面側が対向し
且つ互いの配向軸が概略90゜をなすように組み合わせら
れ、これにより得られる間隙には液晶35が挟持されてい
る。FIG. 1 is a sectional view of one pixel in one embodiment of the present invention. In the figure, on one main surface of an insulating substrate 20 made of, for example, glass, for example, a Cr (chromium) film, which is a light-shielding material, is coated by a sputtering method, and then photo-etched into a predetermined shape to form a gate electrode 21. And a capacitor forming electrode 22 are simultaneously formed, and a gate insulating film 23 made of, for example, silicon oxide (SiOx) is formed by a plasma CVD method so as to cover this. Then, the gate insulating film 2
For example, an i-type hydrogenated amorphous silicon (a-Si: H) film is coated by plasma CVD on a portion facing the gate electrode 21 on the upper surface 3 and then photo-etched into a predetermined shape to form a semiconductor film. 24 are provided. And
The pixel electrode 25 is provided on the gate insulating film 23 adjacent to the source region side of the semiconductor film 24 by, for example, coating an ITO (indium tin oxide) film by a sputtering method and then performing photoetching into a predetermined shape. Have been. One end of an electrode 26 is connected to the source region, and is connected to the pixel electrode 25 at the other end of the source electrode 26. Further, one end of a drain electrode 27 is connected to the drain region. Here, the drain electrode 27 and the source electrode 26
Means, for example, Mo (molybdenum) film and Al (aluminum)
The film is formed by the same process of sequentially coating the film with a sputtering method and then performing photoetching into a predetermined shape. Thus, an array substrate 29 of a bookstore having a TFT 28 including the gate electrode 21, the gate insulating film 23, the semiconductor film 24, the source electrode 26, and the drain electrode 27 is obtained. On the other hand, on one main surface of the insulating substrate 30 made of, for example, glass, for example, ITO
By forming the common electrode 31 made of
Is configured. On one main surface of the array substrate 29, for example, a low-temperature curing type polyimide (PI)
An alignment film 33 made of
Similarly, an alignment film 34 made of, for example, a low-temperature curing type polyimide is formed on the entire main surface of the substrate. And
Each alignment film is formed on one main surface of the array substrate 29 and the counter substrate 32.
By rubbing the cloths 33 and 34 in a predetermined direction with a cloth or the like, rubbing alignment treatments are respectively performed. Furthermore,
The array substrate 29 and the opposing substrate 32 are combined such that one main surface side faces each other and their respective alignment axes form approximately 90 °, and a liquid crystal 35 is sandwiched in a gap obtained thereby.
第2図はこの実施例のアレイ基板29における一画素を
示す概略平面図であり、第1図は第2図のA−A′部分
を矢印方向からみたときの断面図に対応している。同図
において、ゲート電極21と一体の行選択線40及びドレイ
ン電極27と一体の列選択線41は概略直交しており、この
交点付近にはTFT28が配置されている。また、容量形成
用電極22は画素電極25の外周部に沿う形状を有してお
り、更に、ソース電極26と画素電極25の接続部に対向す
る部分では半導体膜24が一部切断されている。FIG. 2 is a schematic plan view showing one pixel on the array substrate 29 of this embodiment, and FIG. 1 corresponds to a cross-sectional view taken along the line AA 'in FIG. In the figure, a row selection line 40 integrated with the gate electrode 21 and a column selection line 41 integrated with the drain electrode 27 are substantially orthogonal, and a TFT 28 is arranged near the intersection. In addition, the capacitance forming electrode 22 has a shape along the outer peripheral portion of the pixel electrode 25, and further, the semiconductor film 24 is partially cut at a portion facing the connection portion between the source electrode 26 and the pixel electrode 25. .
この実施例では、容量形成用電極22と画素電極25の間
(Cs部)にゲート絶縁膜23と半導体膜24が存在するた
め、ゲート絶縁膜23のみの場合に比べ、容量形成用電極
22と画素電極25のショートの確率が約1/6に減少した。
また、Cs部に半導体膜24を残したことにより画素電極25
の段切れが発生し、画素電極25の中央部と外周部で非導
通になることがあるが、ソース電極26が上述した半導体
膜24の切断部と対向する画素電極25上及びその近辺に形
成されているため、ソース電極26の働きで画素電極25の
中央部と外周部の電気的接続が得られる。実際に、半導
体膜24の切断部が存在する場合には、これが存在しない
場合に比べ、表示画像における点欠陥数が約1/6に減少
した。In this embodiment, since the gate insulating film 23 and the semiconductor film 24 exist between the capacitance forming electrode 22 and the pixel electrode 25 (Cs portion), the capacitance forming electrode is compared with the case where only the gate insulating film 23 is provided.
The probability of a short between 22 and the pixel electrode 25 has been reduced to about 1/6.
Also, since the semiconductor film 24 is left in the Cs portion, the pixel electrode 25
May occur, and non-conduction may occur between the central portion and the outer peripheral portion of the pixel electrode 25, but the source electrode 26 is formed on the pixel electrode 25 facing the cut portion of the semiconductor film 24 and in the vicinity thereof. Therefore, the electrical connection between the central portion and the outer peripheral portion of the pixel electrode 25 can be obtained by the function of the source electrode 26. Actually, when the cut portion of the semiconductor film 24 is present, the number of point defects in the display image is reduced to about 1/6 as compared with the case where the cut portion is not present.
第3図(a),(b)は、それぞれ本発明の他の実施
例における一画素の断面図及び平面図で、同図(a)は
同図(b)のB−B′面を矢印方向からみたときの断面
に対応している。この実施例は第1図及び第2図に示し
た実施例に比べ、容量形成用電極22とソース電極26の形
状が異なっている。即ち、容量形成用電極22は完全に画
素電極25の外周部に沿う形状を有していて、第2図に示
したような切断部は存在しない。また、ソース電極26は
前の場合より拡張され、容量形成用電極22で囲まれた領
域内と対向する画素電極25にまで延在されている。3 (a) and 3 (b) are a cross-sectional view and a plan view, respectively, of one pixel in another embodiment of the present invention, and FIG. 3 (a) shows an arrow BB 'plane in FIG. 3 (b). It corresponds to the cross section when viewed from the direction. This embodiment differs from the embodiment shown in FIGS. 1 and 2 in the shapes of the capacitance forming electrode 22 and the source electrode 26. That is, the capacitance forming electrode 22 has a shape completely along the outer peripheral portion of the pixel electrode 25, and there is no cut portion as shown in FIG. Further, the source electrode 26 is expanded as compared with the previous case, and extends to the pixel electrode 25 facing the region surrounded by the capacitance forming electrode 22.
この実施例は、第1図及び第2図に示した実施例と同
様の効果を有している。即ち、Cs部にゲート絶縁膜23と
半導体膜24が存在するため、ゲート絶縁膜23のみの場合
に比べ、容量形成用電極22と画素電極25のショートが減
少する。また、画素電極25に上述した段切れが生じて
も、容量形成用電極22で囲まれた領域内と対向する画素
電極25にまで延在されたソース電極26は、画素電極25の
中央部と外周部を電気的に接続することができる。This embodiment has the same effect as the embodiment shown in FIG. 1 and FIG. That is, since the gate insulating film 23 and the semiconductor film 24 exist in the Cs portion, the short circuit between the capacitance forming electrode 22 and the pixel electrode 25 is reduced as compared with the case where only the gate insulating film 23 is provided. Further, even if the above-described disconnection occurs in the pixel electrode 25, the source electrode 26 extending to the pixel electrode 25 facing the region surrounded by the capacitance forming electrode 22 is located at the center of the pixel electrode 25. The outer peripheral portion can be electrically connected.
[発明の効果] この発明は、TFTと画素電極の接続部や半導体膜の形
状の工夫等により、TFTアレイ基板における点欠陥を従
来に比べ減少させることができ、製造時の製品歩留りが
大幅に向上する。[Effects of the Invention] According to the present invention, point defects in a TFT array substrate can be reduced as compared with the prior art by devising a connection portion between a TFT and a pixel electrode and a shape of a semiconductor film, and the product yield during manufacturing is greatly reduced. improves.
第1図は請求項1記載の発明の一実施例を示す断面図、
第2図は本発明の一実施例を示す平面図、第3図は本発
明の他の実施例の断面図及び平面図、第4図は従来のア
クティブマトリックス型液晶表示素子を示す概略図であ
る。 20,30……絶縁基板,21……ゲート電極 22……容量形成用電極,23……ゲート絶縁膜 24……半導体膜,25……画素電極 26……ソース電極,27……ドレイン電極 28……薄膜トランジスタ,29……アレイ基板 31……共通電極,32……対向基板 35……液晶,40……行選択線 44……列選択線FIG. 1 is a sectional view showing an embodiment of the invention described in claim 1,
FIG. 2 is a plan view showing one embodiment of the present invention, FIG. 3 is a sectional view and a plan view of another embodiment of the present invention, and FIG. 4 is a schematic view showing a conventional active matrix type liquid crystal display device. is there. 20, 30 ... insulating substrate, 21 ... gate electrode 22 ... capacitance forming electrode, 23 ... gate insulating film 24 ... semiconductor film, 25 ... pixel electrode 26 ... source electrode, 27 ... drain electrode 28 … Thin film transistor, 29… Array substrate 31… Common electrode, 32… Counter substrate 35… Liquid crystal, 40… Row select line 44… Column select line
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G02F 1/136 G02F 1/1343 G09F 9/30 H01L 29/78──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G02F 1/136 G02F 1/1343 G09F 9/30 H01L 29/78
Claims (4)
膜、半導体膜、ソース電極及びドレイン電極から構成さ
れる薄膜トランジスタを、前記ゲート電極と一体の行選
択線及びドレイン電極と一体の列選択線の交点付近に配
置してマトリックス状に、且つ前記薄膜トランジスタの
前記ソース電極に画素電極を接続してなるアレイ基板
と、第2絶縁基板上に共通電極を形成してなる対向基板
との間に液晶を挟持してなるアクティブマトリックス型
液晶表示素子において、 前記アレイ基板上には前記画素電極に対して前記ゲート
絶縁膜及び前記半導体膜を介して対向し前記行選択線に
沿った第1容量形成用電極部を含む容量形成用電極が配
置され、前記半導体膜は前記容量形成形電極に沿って配
置されることを特徴とするアクティブマトリックス型液
晶表示素子。1. A thin-film transistor comprising a gate electrode, a gate insulating film, a semiconductor film, a source electrode and a drain electrode on a first insulating substrate, comprising: a row selection line integral with the gate electrode; and a column selection integral with the drain electrode. Between the array substrate in which a pixel electrode is connected to the source electrode of the thin film transistor and a common electrode formed on a second insulating substrate; In an active matrix type liquid crystal display device sandwiching liquid crystal, a first capacitor is formed on the array substrate along the row selection line, facing the pixel electrode via the gate insulating film and the semiconductor film. An electrode for capacitance formation including an electrode portion for the electrode, and the semiconductor film is arranged along the electrode for capacitance formation. Liquid crystal display device.
用電極部と略平行し、前記ソース電極に対して前記第1
容量形成用電極部よりも離間した第2容量形成用電極部
に含む前記画素電極の外周部に沿ったリング状であるこ
とを特徴とする請求項1記載のアクティブマトリックス
型液晶表示素子。2. The capacitor forming electrode is substantially parallel to the first capacitor forming electrode portion, and the first capacitor forming electrode portion is arranged in parallel with the first electrode.
2. The active matrix type liquid crystal display element according to claim 1, wherein the active matrix type liquid crystal display element has a ring shape along the outer peripheral portion of the pixel electrode included in the second capacitance forming electrode portion separated from the capacitance forming electrode portion.
導体膜の一部は切断されていることを特徴とする請求項
2記載のアクティブマトリックス型液晶表示素子。3. The active matrix liquid crystal display device according to claim 2, wherein a part of said semiconductor film along said first capacitance forming electrode portion is cut.
部を越えて延在されると共に、前記容量形成用電極で囲
まれる領域内で前記画素電極と電気的に接続されること
を特徴とする請求項2記載のアクティブマトリックス型
液晶表示素子。4. The device according to claim 1, wherein the source electrode extends beyond the first capacitance forming electrode portion and is electrically connected to the pixel electrode in a region surrounded by the capacitance forming electrode. The active matrix type liquid crystal display device according to claim 2, wherein
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JP9880589A JP2845487B2 (en) | 1989-04-20 | 1989-04-20 | Active matrix type liquid crystal display |
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