JP2541518B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、
特に、半導体集積回路装置の保護素子に関するものであ
る。TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit device,
In particular, it relates to a protection element for a semiconductor integrated circuit device.
半導体集積回路装置の入力保護素子の一つとして、離
隔して設けた同一導電型の２つの半導体領域と、この２
つの半導体領域間のフィールド絶縁膜と、このフィール
ト絶縁膜上の層間絶縁膜と、この層間絶縁膜上のアルミ
ニウム膜からなるゲート電極とでダイオード形態に構成
したクランプMISFETがある。クランプMISFETのゲート絶
縁膜は、素子分離絶縁膜及びその上の層間絶縁膜からな
る。なお、前記クランプMISFETについては、例えば、特
願昭59−194668号公報に記載されている。As one of the input protection elements of a semiconductor integrated circuit device, two semiconductor regions of the same conductivity type provided apart from each other are provided.
There is a clamp MISFET formed in a diode form by a field insulating film between two semiconductor regions, an interlayer insulating film on the field insulating film, and a gate electrode made of an aluminum film on the interlayer insulating film. The gate insulating film of the clamp MISFET is composed of an element isolation insulating film and an interlayer insulating film thereover. The clamp MISFET is described, for example, in Japanese Patent Application No. 59-194668.
本発明者は前記技術を検討した結果、次の問題点を見
出した。The present inventor has found the following problems as a result of examining the above-mentioned technique.
半導体基板に構成される半導体素子は、微細化されつ
つある。これに伴って、MISFETのゲート絶縁膜の膜厚も
薄くされる。しかし、フィールド絶縁膜及び層間絶縁膜
の膜厚は、微細化に比例して薄くされるというものでは
ない。このため、MISFETのゲート絶縁膜の絶縁破壊耐圧
が、微細化とともに低下するにも拘らず、フィールド絶
縁膜及びその上の層間絶縁膜をゲート絶縁膜としたクラ
ンプMISFETのしきい値は、ほとんど低下しない。このた
め、前記クランプMISFETでは、内部回路を構成している
MISFET等の半導体素子を静電気等の過大な電気エネルギ
ーから保護することが困難である。Semiconductor elements formed on a semiconductor substrate are being miniaturized. Along with this, the film thickness of the gate insulating film of the MISFET is also reduced. However, the film thicknesses of the field insulating film and the interlayer insulating film are not thinned in proportion to miniaturization. Therefore, although the breakdown voltage of the gate insulating film of the MISFET decreases with miniaturization, the threshold value of the clamp MISFET using the field insulating film and the interlayer insulating film above it as the gate insulating film is almost decreased. do not do. Therefore, the clamp MISFET constitutes an internal circuit.
It is difficult to protect semiconductor elements such as MISFETs from excessive electric energy such as static electricity.
本発明の目的は、保護素子の信頼性を向上することが
可能な技術を提供することにある。An object of the present invention is to provide a technique capable of improving the reliability of the protection element.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
すなわち、同一導電型の２つの半導体領域と、この２
つの半導体領域を分離する素子分離絶縁膜と、素子分離
絶縁膜の上面に被着した第１導電層と、第１導電層の上
面に接続しかつ第１導電層より大きな面積を有する第２
導電層と、第１導電層と第２導電層の間の層間絶縁膜と
でMISFETを構成し、さらに前記第１導電層又は第２導電
層を前記２つの半導体領域のいずれかに接続して保護素
子を構成する。That is, two semiconductor regions of the same conductivity type and
An element isolation insulating film for separating two semiconductor regions, a first conductive layer deposited on the upper surface of the element isolation insulating film, and a second conductive layer connected to the upper surface of the first conductive layer and having a larger area than the first conductive layer
A MISFET is formed of a conductive layer and an interlayer insulating film between the first conductive layer and the second conductive layer, and the first conductive layer or the second conductive layer is connected to either of the two semiconductor regions. It constitutes a protection element.
上記した手段によれば、保護素子のゲート絶縁膜が薄
くなることによってしきい値が下るので、外部電極から
流入した過大な電気エネルギーを前記クランプMISFETに
よって迅速に放出することができる。According to the above-mentioned means, the threshold value is lowered due to the thinning of the gate insulating film of the protection element, so that the excessive electric energy flowing from the external electrode can be quickly released by the clamp MISFET.
第１図は本実施例の保護回路の平面図であり、第２図
は第１図の等価回路、第３図は第１図のＡ−Ａ切断線に
おける断面図、第４図は第１図のＢ−Ｂ切断線における
断面図、第５図は第１図のＣ−Ｃ切断線における断面図
である。なお、第１図は構成を解り易くするため、フィ
ールド絶縁膜以外の絶縁膜を図示していない。FIG. 1 is a plan view of a protection circuit of this embodiment, FIG. 2 is an equivalent circuit of FIG. 1, FIG. 3 is a sectional view taken along the line AA of FIG. 1, and FIG. FIG. 5 is a sectional view taken along the line BB of FIG. 5, and FIG. 5 is a sectional view taken along the line CC of FIG. Note that FIG. 1 does not show insulating films other than the field insulating film in order to make the configuration easy to understand.
まず、第２図を用いて保護回路の構成を説明する。 First, the configuration of the protection circuit will be described with reference to FIG.
第２図において、BPはボンディングパッドであり、半
導体集積回路装置の外部電極として用いる。２はボンデ
ィングパッドBPから延在する配線である。In FIG. 2, BP is a bonding pad, which is used as an external electrode of the semiconductor integrated circuit device. Reference numeral 2 is a wiring extending from the bonding pad BP.
保護回路は、ＰチャネルクランプMISFETQp1、Ｎチャ
ネルクランプMISFETQn1、抵抗素子Ｒ、Ｐチャネルクラ
ンプMISFETQp2、ＮチャネルクランプMISFETQn2からなっ
ている。後述するように、クランプMISFETQp1、Qn1のゲ
ート絶縁膜は、クランプMISFETQp2、Qn2のそれより厚く
なっている。このため、クランプMISFETQp1、Qn1のしき
い値は、クランプMISFETQp2、Qn2のそれより高くなって
いる。抵抗素子Ｒの一方に配線２が接続され、他方に配
線14が接続している。INは例えば入力バッファ回路を構
成するインバータであり、ＰチャネルMISFETとＮチャネ
ルMISFETとによって構成してある。The protection circuit includes a P channel clamp MISFETQp 1 , an N channel clamp MISFETQn 1 , a resistance element R, a P channel clamp MISFETQp 2 , and an N channel clamp MISFETQn 2 . As will be described later, the gate insulating films of the clamp MISFETs Qp 1 and Qn 1 are thicker than those of the clamp MISFETs Qp 2 and Qn 2 . Therefore, the threshold values of the clamp MISFETs Qp 1 and Qn 1 are higher than those of the clamp MISFETs Qp 2 and Qn 2 . The wiring 2 is connected to one side of the resistance element R, and the wiring 14 is connected to the other side. IN is, for example, an inverter that constitutes an input buffer circuit, and is constituted by a P channel MISFET and an N channel MISFET.
クランプMISFETQp1は、ＰチャネルMISFETのゲート電
極を配線２に接続することによってダイオード形態に構
成したものである。クランプMISFETQn1は、ＮチャネルM
ISFETのゲート電極を配線２に接続することによってダ
イオード形態に構成したものである。クランプMISFETQp
2は、ＰチャネルMISFETのゲート電極を電源電位Vcc例え
ば5Vに接続することによってダイオード形態に構成して
ある。クランプMISFETQn2は、ＮチャネルMISFETのゲー
ト電極を回路の接地電位Vss例えば0Vに接続することに
よってダイオード形態に構成したものである。The clamp MISFET Qp 1 is formed in a diode form by connecting the gate electrode of the P-channel MISFET to the wiring 2. Clamp MISFETQn 1 is N channel M
This is configured in a diode form by connecting the gate electrode of the ISFET to the wiring 2. Clamp MISFETQp
2 is configured in a diode form by connecting the gate electrode of the P-channel MISFET to the power supply potential Vcc, for example, 5V. The clamp MISFET Qn 2 is configured in a diode form by connecting the gate electrode of the N-channel MISFET to the ground potential Vss of the circuit, for example, 0V.
次に、前記保護回路の具体的な構成を第１図及び第３
図〜第５図を用いて説明する。Next, a specific configuration of the protection circuit will be described with reference to FIGS.
This will be described with reference to FIGS.
前記ＰチャネルクランプMISFETQp1は、p-型単結晶シ
リコンからなる半導体基板１のボンディングパッドBPの
近傍に形成したn-型ウエル領域７内に構成してある。ク
ランプMISFETQp1は、離隔して形成した２つのp+型半導
体領域８、この２つのp+型半導体領域８の間の素子分離
絶縁膜すなわちフィールド絶縁膜６、フィールド絶縁膜
６の上面に被着している多結晶シリコン膜３、多結晶シ
リコン膜３に接続孔４を通して接続しているアルミニウ
ム膜2G1、アルミニウム膜2G1と多結晶シリコン膜３の間
の絶縁膜５からなっている。フィールド絶縁膜６は、半
導体基板１の表面の酸化による酸化シリコン膜である。
絶縁膜５は例えばCVDによる酸化シリコン膜とこの上に
リンシリケートガラス（PSG）膜を積層して構成してい
る。The P channel clamp MISFET Qp 1 is formed in the n − type well region 7 formed in the vicinity of the bonding pad BP of the semiconductor substrate 1 made of p − type single crystal silicon. The clamp MISFET Qp 1 is attached to the two p + type semiconductor regions 8 formed apart from each other, the element isolation insulating film between the two p + type semiconductor regions 8, that is, the field insulating film 6, and the upper surface of the field insulating film 6. Is formed of a polycrystalline silicon film 3, an aluminum film 2G 1 connected to the polycrystalline silicon film 3 through a contact hole 4, and an insulating film 5 between the aluminum film 2G 1 and the polycrystalline silicon film 3. The field insulating film 6 is a silicon oxide film formed by oxidizing the surface of the semiconductor substrate 1.
The insulating film 5 is composed of, for example, a silicon oxide film formed by CVD and a phosphosilicate glass (PSG) film laminated on the silicon oxide film.
多結晶シリコン膜３とアルミニウム膜2G1とでクラン
プMISFETQp1のゲート電極を構成している。多結晶シリ
コン膜３とアルミニウム膜2G1の間の絶縁膜５及びフィ
ールド絶縁膜６が、クランプMISFETQp1のゲート絶縁膜
を構成している。多結晶シリコン膜３の下では、ゲート
絶縁膜はフィールド絶縁膜６のみからなっている。それ
以外の部分は、バーズビーク6Aとその上の絶縁膜５、ま
たはp+型半導体領域８の上面の薄い酸化シリコン膜９と
その上の絶縁膜５からなっている。ただし、酸化シリコ
ン膜９は、絶縁膜５、フィールド絶縁膜６と較べて極め
て薄いため、実質的にクランプMISFETQP1のゲート絶縁
膜としての機能を有していない。The polycrystalline silicon film 3 and the aluminum film 2G 1 form the gate electrode of the clamp MISFET Qp 1 . The insulating film 5 and the field insulating film 6 between the polycrystalline silicon film 3 and the aluminum film 2G 1 form the gate insulating film of the clamp MISFET Qp 1 . Below the polycrystalline silicon film 3, the gate insulating film is composed only of the field insulating film 6. The other part is composed of the bird's beak 6A and the insulating film 5 thereon, or the thin silicon oxide film 9 on the upper surface of the p + type semiconductor region 8 and the insulating film 5 thereon. However, since the silicon oxide film 9 is extremely thin as compared with the insulating film 5 and the field insulating film 6, it does not substantially function as the gate insulating film of the clamp MISFET QP 1 .
２つのp+型半導体領域８の１つに、絶縁膜５上を延在
するアルミニウム膜からなる電源電位Vcc例えば5V配線1
0が、絶縁膜５及び薄い酸化シリコン膜９を除去してな
る接続孔４を通して接続している。なお、配線10は別の
接続孔４を通してn-型ウエル領域７に接続している。２
つのp+型半導体領域８のうちの前記と異るp+型半導体領
域８に、アルミニウム膜からなる配線２の一部が接続孔
４を通して接続している。このp+型半導体領域８に接続
している配線２の一部と、ゲート電極の一部であるアル
ミニウム膜2G1とを一体に形成することにより、クラン
プMISFETQp1のダイオード形態を成している。In one of the two p + type semiconductor regions 8, the power supply potential Vcc made of an aluminum film extending over the insulating film 5 is, for example, 5V wiring 1
0 is connected through the connection hole 4 formed by removing the insulating film 5 and the thin silicon oxide film 9. The wiring 10 is connected to the n − type well region 7 through another connection hole 4. Two
One of the and-yl p + -type semiconductor region 8 of the p + -type semiconductor region 8, a portion of the wiring 2 made of aluminum film is connected through the connection hole 4. A part of the wiring 2 connected to the p + type semiconductor region 8 and the aluminum film 2G 1 which is a part of the gate electrode are integrally formed to form a diode form of the clamp MISFET Qp 1 . .
第１図及び第３図に示すように、p+型半導体領域８の
上面の酸化シリコン膜９及びフィールド絶縁膜６の端部
すなわちバーズビーク6Aの部分は、フィールド絶縁膜６
の多結晶シリコン膜３の下の部分より膜厚が薄い。多結
晶シリコン膜３は、バーズビーク6A及び酸化シリコン膜
９上に達しないような幅（クランプMISFETQp1のチャネ
ル長方向）になっている。すなわち、静電気等の過大な
電気エネルギーによってバーズビーク6A又は酸化シリコ
ン膜９を破壊しないようにしている。As shown in FIGS. 1 and 3, the silicon oxide film 9 on the upper surface of the p + type semiconductor region 8 and the end portion of the field insulating film 6, that is, the portion of the bird's beak 6A is the field insulating film 6
The film thickness is smaller than that of the lower part of the polycrystalline silicon film 3. The polycrystalline silicon film 3 has a width (in the channel length direction of the clamp MISFET Qp 1 ) that does not reach the bird's beak 6A and the silicon oxide film 9. That is, the bird's beak 6A or the silicon oxide film 9 is not destroyed by excessive electric energy such as static electricity.
クランプMISFETQp1のチャネル長方向におけるアルミ
ニウム膜2G1の幅は、一方のp+型半導体領域８から他方
のp+型半導体領域８に達する程度になっている。換言す
れば、アルミニウム膜2G1は、それと多結晶シリコン膜
３に過大な電気エネルギーが印加された際に、バーズビ
ーク6Aの下部にチャネルを形成することができるような
長さを有している。なお、フィールド絶縁膜６のバーズ
ビーク6A以外の部分は、多結晶シリコン膜３によってチ
ャネルが形成される。The width of the aluminum film 2G 1 in the channel length direction of the clamp MISFET Qp 1 is such that it extends from one p + type semiconductor region 8 to the other p + type semiconductor region 8. In other words, the aluminum film 2G 1 has such a length that a channel can be formed under the bird's beak 6A when excessive electric energy is applied to it and the polycrystalline silicon film 3. A channel is formed by the polycrystalline silicon film 3 in a portion of the field insulating film 6 other than the bird's beak 6A.
酸化シリコン膜９及びバーズビーク6Aすなわち絶縁破
壊耐圧の低い部分の上は、絶縁膜５で覆れている。これ
により、過大な電気エネルギーに対するアルミニウム膜
2G1とp+型半導体領域８の間の絶縁破壊耐圧が、十分な
大きさになっている。The insulating film 5 covers the silicon oxide film 9 and the bird's beak 6A, that is, the portion having a low breakdown voltage. As a result, the aluminum film against excessive electric energy
The dielectric breakdown voltage between 2G 1 and the p + type semiconductor region 8 is sufficiently large.
ＮチャネルクランプMISFETQn1は、２つのn+型半導体
領域11、フィールド絶縁膜６、多結晶シリコン膜３、ア
ルミニウム膜2G2、絶縁膜５及びフィールド絶縁膜６の
下部に設けたＰ型チャネルストッパ領域12からなってい
る。チャネルストッパ領域12以外の構成は、前記Ｐチャ
ネルクランプMISFETQp1と同様である。The N channel clamp MISFET Qn 1 is a P type channel stopper region provided under the two n + type semiconductor regions 11, the field insulating film 6, the polycrystalline silicon film 3, the aluminum film 2G 2 , the insulating film 5 and the field insulating film 6. It consists of 12. The configuration other than the channel stopper region 12 is the same as that of the P channel clamp MISFETQp 1 .
アルミニウム膜2G2及び多結晶シリコン膜３に過大な
電気エネルギーが印加された際には、チャネルストッパ
領域12に反転層が形成されて２つのn+型半導体領域11間
が導通するようになっている。When excessive electric energy is applied to the aluminum film 2G 2 and the polycrystalline silicon film 3, an inversion layer is formed in the channel stopper region 12 so that the two n + type semiconductor regions 11 are electrically connected. There is.
このように、ゲート絶縁膜の一部であるフィールド絶
縁膜６の上面にゲート電極の一部である多結晶シリコン
膜３を被着させて、クランプMISFETQp1、Qn1のしきい値
が低下するようにしている。In this way, by depositing the polycrystalline silicon film 3 which is a part of the gate electrode on the upper surface of the field insulating film 6 which is a part of the gate insulating film, the threshold values of the clamp MISFETs Qp 1 and Qn 1 are lowered. I am trying.
また、しきい値が低下していることにより、クランプ
MISFETQp1、Qn1の導通時におけるチャネル抵抗が低減す
る。Also, because the threshold is lowered, the clamp
The channel resistance when MISFETQp 1 and Qn 1 are conducting is reduced.
また、ゲート絶縁膜のほとんどの部分は、多結晶シリ
コン膜３の下のフィールド絶縁膜６からなっている。こ
のため、フィールド絶縁膜６の全面に絶縁膜５（デポジ
ット膜）を設けてゲート絶縁膜を構成した場合により、
ゲート絶縁膜の膜厚の変動が小さい。これは、クランプ
MISFETQp1、Qn1の電気的な特性が向上していることを意
味している。Most of the gate insulating film is composed of the field insulating film 6 under the polycrystalline silicon film 3. Therefore, depending on the case where the gate insulating film is formed by providing the insulating film 5 (deposit film) on the entire surface of the field insulating film 6,
The variation in the thickness of the gate insulating film is small. This is a clamp
This means that the electrical characteristics of MISFETQp 1 and Qn 1 are improved.
また、フィールド絶縁膜６の全面に絶縁膜５を設け、
この絶縁膜５の前記多結晶シリコン膜３が設けられてい
る部分を選択的に除去してフィールド絶縁膜６の上面を
部分的に露出させ、この露出したフィールド絶縁膜６の
上面と、バーズビーク6A、p+型半導体領域８又はn+型半
導体領域11の上の絶縁膜５に被着するようにアルミニウ
ム膜2G1又は2G2を設けてクランプMISFETQp1又はQn1を構
成することも考えられる。しかし、フィールド絶縁膜６
上の絶縁膜５を部分的に除去するエッチング時にフィー
ルド絶縁膜６がエッチングされてしまう。すなわち、エ
ッチングのばらつきによってクランプMISFETQp1又はQn1
のしきい値が変動することになる。Further, the insulating film 5 is provided on the entire surface of the field insulating film 6,
The portion of the insulating film 5 where the polycrystalline silicon film 3 is provided is selectively removed to partially expose the upper surface of the field insulating film 6, and the exposed upper surface of the field insulating film 6 and the bird's beak 6A. , C + MISFET Qp 1 or Qn 1 may be formed by providing the aluminum film 2G 1 or 2G 2 so as to be deposited on the insulating film 5 on the p + type semiconductor region 8 or the n + type semiconductor region 11. However, the field insulating film 6
The field insulating film 6 is etched during the etching for partially removing the upper insulating film 5. That is, clamp MISFET Qp 1 or Qn 1
The threshold value of fluctuates.
しかし、本願では、多結晶シリコン膜３をフィールド
絶縁膜６に被着させるため、フィールド絶縁膜６の膜厚
がエッチングによって変動することがない。However, in the present application, since the polycrystalline silicon film 3 is deposited on the field insulating film 6, the film thickness of the field insulating film 6 does not change due to etching.
ここで、前記クランプMISFETp1、Qn1の動作を説明す
る。Here, the operation of the clamp MISFETs p 1 and Qn 1 will be described.
ボンディングパッドBP（アルミニウム膜）にマイナス
（−）の過大な電気エネルギーが流入すると、それによ
ってＰチャネルクランプMISFETQp1が導通状態となる。
このため、そのマイナスの過大なエネルギーは、クラン
プMISFETQp1を通ってを配線10に放出される。マイナス
の電気エネルギーに対してＮチャネルクランプMISFETQn
1は、非導通状態となる。Minus the bonding pads BP (aluminum film) (-) when the excessive electrical energy flows, thereby becoming a conductive state P-channel clamping MISFET Qp 1.
Therefore, the negative excessive energy is released to the wiring 10 through the clamp MISFET Qp 1 . N-channel clamp MISFETQn against negative electric energy
1 is in a non-conductive state.
ボンディングパッドBPにプラス（＋）の過大な電気エ
ネルギーが流入すると、それによってＮチャネルクラン
プMISFETQn1が導通状態となる。このため、そのプラス
の過大なエネルギーは、クランプMISFETQn1を通って配
線13に放出される。プラスの電気エネルギーに対してＰ
チャネルクランプMISFETQp1は、非導通状態である。When plus (+) excessive electric energy flows into the bonding pad BP, the N-channel clamp MISFET Qn 1 becomes conductive. Therefore, the plus excessive energy is released to the wiring 13 through the clamp MISFETQn 1 . P for positive electric energy
The channel clamp MISFETQp 1 is in a non-conducting state.
第１図及び第２図に示した抵抗素子Ｒは例えばCVDに
よる多結晶シリコン膜からなっている。この抵抗素子Ｒ
の一端に、アルミニウム膜からなる配線２が接続孔４を
通して接続している。他端にアルミニウム膜からなる配
線14が接続している。The resistance element R shown in FIGS. 1 and 2 is made of, for example, a polycrystalline silicon film formed by CVD. This resistance element R
The wiring 2 made of an aluminum film is connected to one end of the through a connection hole 4. A wiring 14 made of an aluminum film is connected to the other end.
第２図に示したＰチャネルクランプMISFETQp2は、第
１図及び第５図に示したように、n-ウエル領域17内に構
成してある。クランプMISFETQp2は、ソース、ドレイン
領域である２つのp+型半導体領域16、酸化シリコン膜か
らなるゲート絶縁膜９、例えばCVDによる多結晶シリコ
ン膜からなるゲート電極15からなっている。２つのうち
の一方のp+型半導体領域17に配線14が接続孔４を通して
接続している。他方のp+型半導体領域16に、電源電位Vc
c例えば5Vを供給する配線10が接続孔４を通して接続し
ている。また、ゲート電極15の上面に接続孔４を通して
接続している。これにより、ダイオード形態に構成して
いる。配線10は、他の接続孔４を通してn-ウエル領域17
に接続している。The P-channel clamp MISFET Qp 2 shown in FIG. 2 is formed in the n − well region 17 as shown in FIGS. 1 and 5. The clamp MISFET Qp 2 includes two p + type semiconductor regions 16 which are source and drain regions, a gate insulating film 9 made of a silicon oxide film, and a gate electrode 15 made of a polycrystalline silicon film formed by CVD, for example. The wiring 14 is connected to one of the two p + type semiconductor regions 17 through the connection hole 4. In the other p + type semiconductor region 16, the power supply potential Vc
c For example, the wiring 10 supplying 5V is connected through the connection hole 4. In addition, the upper surface of the gate electrode 15 is connected through the connection hole 4. As a result, a diode form is formed. The wiring 10 is connected to the n - well region 17 through the other connection hole 4.
Connected to
第２図に示したＮチャネルクランプMISFETQn2は、第
１図及び第５図に示したように、ソース、ドレイン領域
である２つのn+型半導体領域18、酸化シリコン膜からな
るゲート絶縁膜９、例えばCVDによる多結晶シリコン膜
からなるゲート電極15からなっている。２つのうちの一
方のn+型半導体領域18に、アルミニウム膜からなる配線
14が接続孔４を通して接続している。他方のn+型半導体
領域18に、回路の接地電位Vss例えば0Vを供給するアル
ミニウム膜からなる配線13が接続孔４を通して接続して
いる。また、配線13は、ゲート電極15に接続孔４を通し
て接続している。このようにして、ダイオード形態に構
成している。As shown in FIGS. 1 and 5, the N-channel clamp MISFETQn 2 shown in FIG. 2 has two n + type semiconductor regions 18 serving as source and drain regions and a gate insulating film 9 made of a silicon oxide film. , A gate electrode 15 made of, for example, a polycrystalline silicon film formed by CVD. Wiring made of an aluminum film in one of the two n + type semiconductor regions 18
14 are connected through the connection hole 4. A wiring 13 made of an aluminum film for supplying the ground potential Vss of the circuit, for example, 0 V, is connected to the other n + type semiconductor region 18 through the connection hole 4. The wiring 13 is connected to the gate electrode 15 through the connection hole 4. In this way, the diode form is formed.
以上説明したように、本願によれば次の効果を得るこ
とができる。As described above, according to the present application, the following effects can be obtained.
（１）クランプMISFETQp1、Qn1のゲート絶縁膜の一部で
あるフィールド絶縁膜６の上面に多結晶シリコン膜３を
被着させ、これをゲート電極の一部としたことにより、
ゲート絶縁膜のほとんどの部分がフィールド絶縁膜６に
よって構成されるので、前記クランプMISFETQp1、Qn2の
しきい値を低下させることができる。これによりクラン
プMISFETQp1、Qn1の導通時におけるチャネル抵抗を低減
することができる。(1) By depositing the polycrystalline silicon film 3 on the upper surface of the field insulating film 6 which is a part of the gate insulating film of the clamp MISFETs Qp 1 and Qn 1 and using this as a part of the gate electrode,
Since most of the gate insulating film is composed of the field insulating film 6, the threshold values of the clamp MISFETs Qp 1 and Qn 2 can be lowered. This can reduce the channel resistance when the clamp MISFETs Qp 1 and Qn 1 are in conduction.
（２）前記（１）により、静電気等の過大な電気エネル
ギーを配線10又は13に迅速に放出することができる。こ
れにより、インバータ等の内部回路を構成しているMISF
ET等の半導体素子の過大な電気エネルギーによる破壊を
良好に防止して、半導体集積回路装置の信頼性を向上す
ることができる。(2) Due to the above (1), excessive electric energy such as static electricity can be quickly released to the wiring 10 or 13. As a result, MISF that composes internal circuits such as inverters
The reliability of the semiconductor integrated circuit device can be improved by satisfactorily preventing destruction of semiconductor elements such as ETs due to excessive electric energy.
（３）クランプMISFETQp1、Qn1のゲート電極の一部であ
る多結晶シリコン膜３が、フィールド絶縁膜６のバーズ
ビーク6A及び薄い酸化シリコン膜９の上に載らないよう
にしたことにより、絶縁破壊耐圧の低下を防止すること
ができる。(3) Dielectric breakdown by preventing the polycrystalline silicon film 3 which is a part of the gate electrodes of the clamp MISFETs Qp 1 and Qn 1 from being placed on the bird's beak 6A of the field insulating film 6 and the thin silicon oxide film 9. It is possible to prevent the breakdown voltage from decreasing.
（４）ゲート電極の一部であるアルミニウム膜2G1、2G2
を２つの半導体領域８又は11に達するように大きくした
ことにより、過大な電気エネルギーが流入した際に、フ
ィールド絶縁膜６の下部に確実にチャネルを形成するこ
とができる。すなわち、クランプMISFETQp1、Qn1が確実
に動作するようにできる。(4) Aluminum film 2G 1 , 2G 2 which is a part of the gate electrode
By increasing so as to reach the two semiconductor regions 8 or 11, it is possible to surely form a channel under the field insulating film 6 when excessive electric energy flows in. That is, the clamp MISFETs Qp 1 and Qn 1 can be operated reliably.
（５）ゲート絶縁膜のほとんどがフィールド絶縁膜６か
らなるため、ゲート絶縁膜のばらつきが低減するので、
クランプMISFETQp1、Qn1の特性を均一にすることができ
る。(5) Since most of the gate insulating film is composed of the field insulating film 6, variations in the gate insulating film are reduced,
The characteristics of the clamp MISFETs Qp 1 and Qn 1 can be made uniform.
以上、本発明を実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であると
いうまでもない。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention.
例えば、クランプMISFETQp1、Qn1、Qp2、Qn2のゲート
電極またはゲート電極の一部である多結晶シリコン膜
は、例えばMo、Ｗ、Ta、Ti等の高融点金属膜又はそのシ
リサイド膜としてもよい。おるいは、多結晶シリコン膜
の上に前記高融点金属膜又はシリサイド膜を積層した２
層膜としてもよい。For example, a gate electrode of the clamp MISFETs Qp 1 , Qn 1 , Qp 2 , Qn 2 or a polycrystalline silicon film which is a part of the gate electrode is, for example, a refractory metal film of Mo, W, Ta, Ti or the like or a silicide film thereof. Good. In addition to the above, a high melting point metal film or a silicide film is laminated on a polycrystalline silicon film.
It may be a layer film.
また、各領域の導電型は反対導電型であってよい。ま
た、ＰチャネルあるいはＮチャネルMISFETのみからなる
半導体集積回路装置にも適用できる。さらには、Ｐ型又
はＮ型基板内にＰ型及びＮ型のウエル領域を有するもに
も有効である。Also, the conductivity type of each region may be the opposite conductivity type. It can also be applied to a semiconductor integrated circuit device consisting of only P-channel or N-channel MISFET. Furthermore, it is also effective to have P-type and N-type well regions in a P-type or N-type substrate.
本願によって開示された発明のうち、代表的なものに
よって得られる効果を簡単に記載すれば、次のとおりで
ある。The effects obtained by the typical ones of the inventions disclosed by the present application will be briefly described as follows.
すなわち、クランプMISFETの実質的なゲート絶縁膜が
薄くなることによってしきい値が低下するので、外部電
極（ボンディングパッド）から流入する過大な電気エネ
ルギーを迅速に放出することができる。これにより、半
導体集積回路装置の電気的な信頼性を向上することがで
きる。That is, the threshold value is lowered by thinning the substantial gate insulating film of the clamp MISFET, so that the excessive electric energy flowing from the external electrode (bonding pad) can be rapidly released. As a result, the electrical reliability of the semiconductor integrated circuit device can be improved.
第１図は、本発明の一実施例の保護回路の平面図であ
り、 第２図は、第１図の等価回路、 第３図は、第１図のＡ−Ａ切断線における断面図、 第４図は、第１図のＢ−Ｂ切断線における断面図、 第５図は、第１図のＣ−Ｃ切断線における断面図であ
る。 BP……ボンディングパッド、Ｒ……抵抗素子、Qp1、Q
n1、Qp2、Qn2……クランプMISFET、IN……インバータ、
１……半導体基板、２、10、13、14……配線（アルミニ
ウム膜）、2G1、2G2……アルミニウム膜（ゲート電極の
一部）、３……多結晶シリコン膜（ゲート電極の一
部）、４……接続孔、５……絶縁膜（酸化シリコン膜、
PSG膜）、６……フィールド絶縁膜（酸化シリコン
膜）、７、17……ウエル領域、８、11、16、18……半導
体領域（ソース、ドレイン）、９……酸化シリコン膜、
6A……バーズビーク、12……チャネルストッパ、15……
ゲート電極（多結晶シリコン膜）。FIG. 1 is a plan view of a protection circuit according to an embodiment of the present invention, FIG. 2 is an equivalent circuit of FIG. 1, FIG. 3 is a cross-sectional view taken along the line AA of FIG. 4 is a sectional view taken along the line BB of FIG. 1, and FIG. 5 is a sectional view taken along the line C-C of FIG. BP: Bonding pad, R: Resistive element, Qp 1 , Q
n 1 , Qp 2 , Qn 2 ... Clamp MISFET, IN ... Inverter,
1 ... Semiconductor substrate, 2, 10, 13, 14 ... Wiring (aluminum film), 2G 1 , 2G 2 ... Aluminum film (part of gate electrode), 3 ... Polycrystalline silicon film (one of gate electrodes) Part), 4 ... connection hole, 5 ... insulating film (silicon oxide film,
PSG film), 6 ... Field insulating film (silicon oxide film), 7, 17 ... Well region, 8, 11, 16, 18 ... Semiconductor region (source, drain), 9 ... Silicon oxide film,
6A …… Birds beak, 12 …… Channel stopper, 15 ……
Gate electrode (polycrystalline silicon film).
Claims (3)
つの半導体領域間を分離する素子分離絶縁膜と、前記素
子分離絶縁膜の上面に形成された第１導電層と、前記第
１導電層および前記２つの半導体領域を覆う層間絶縁膜
と、前記層間絶縁膜の上面に前記第１導電層よりも大き
な面積となるように前記２つの半導体領域に重なりをも
つ範囲の形状で形成され、かつ、前記２つの半導体領域
のいずれか一方および前記第１導電層に電気的に接続さ
れた第２導電層とからなる２電極の保護回路素子を有
し、前記２つの半導体領域のうち、前記第１導電層およ
び第２導電層が電気的に接続された一方の半導体領域を
外部電極に電気的に接続し、残る他方の半導体領域を電
源用の配線に電気的に接続したことを特徴とする半導体
集積回路装置。1. Two semiconductor regions having the same conductivity type, and two thereof.
An element isolation insulating film for separating two semiconductor regions, a first conductive layer formed on an upper surface of the element isolation insulating film, an interlayer insulating film covering the first conductive layer and the two semiconductor regions, and the interlayer It is formed on the upper surface of the insulating film so as to have a larger area than that of the first conductive layer, and has a shape in a range having an overlap with the two semiconductor regions, and one of the two semiconductor regions and the first conductive region are formed. A two-electrode protective circuit element electrically connected to the second conductive layer, wherein the first conductive layer and the second conductive layer are electrically connected in the two semiconductor regions. A semiconductor integrated circuit device characterized in that one semiconductor region is electrically connected to an external electrode and the other semiconductor region is electrically connected to a wiring for power supply.
１導電層と第２導電層の間の層間絶縁膜は、保護素子の
ゲート絶縁膜を構成していることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。2. The element isolation insulating film below the first conductive layer and the interlayer insulating film between the first conductive layer and the second conductive layer constitute a gate insulating film of a protective element. The semiconductor integrated circuit device according to claim 1.
第１導電層は、素子分離絶縁膜のバーズビーク上に達し
ない程度の大きさであり、前記第２導電層は、素子分離
絶縁膜の両側部の前記半導体領域上に達する程度に大き
いことを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。3. The first conductive layer deposited on the upper surface of the element isolation insulating film has a size not reaching the bird's beak of the element isolation insulating film, and the second conductive layer is the element isolation layer. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is large enough to reach the semiconductor region on both sides of the insulating film.
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