JP2540599B2 - Ｓｏｒ加速器の制御装置 - Google Patents
Ｓｏｒ加速器の制御装置Info
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- JP2540599B2 JP2540599B2 JP14025088A JP14025088A JP2540599B2 JP 2540599 B2 JP2540599 B2 JP 2540599B2 JP 14025088 A JP14025088 A JP 14025088A JP 14025088 A JP14025088 A JP 14025088A JP 2540599 B2 JP2540599 B2 JP 2540599B2
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Description
【発明の詳細な説明】 〔発明の概要〕 SOR加速器の制御装置、特にそのタイミング処理に関
し、 小型SORの各種装置／回路の動作タイミングを制御で
きる装置を提供することを目的とし、 蓄積リングに沿って配設される各種装置に、制御線を
通して送られるクロックパルスとスタートパルスの分
離、出力回路と、分離したクロックパルスに対して複数
種の遅延を与える回路と、外部ネットワークを通して与
えられる選択データに従って複数種の遅延クロックの１
つを選択する回路と、分離したスタートパルスを計数す
るカウンタと、外部ネットワークを通して与えられるス
タートデータと該カウンタの計数値が一致したのち、前
記選択回路の出力を選択データで指定される回路へスタ
ート信号として送出する回路を設け、前記制御線を通し
て送るクロックパルスおよびスタートパルスと、外部ネ
ットワークを通して送る選択データおよびスタートデー
タにより、前記各種装置内の回路を選択し、その選択し
た回路のスタートタイミングを制御するように構成す
る。
し、 小型SORの各種装置／回路の動作タイミングを制御で
きる装置を提供することを目的とし、 蓄積リングに沿って配設される各種装置に、制御線を
通して送られるクロックパルスとスタートパルスの分
離、出力回路と、分離したクロックパルスに対して複数
種の遅延を与える回路と、外部ネットワークを通して与
えられる選択データに従って複数種の遅延クロックの１
つを選択する回路と、分離したスタートパルスを計数す
るカウンタと、外部ネットワークを通して与えられるス
タートデータと該カウンタの計数値が一致したのち、前
記選択回路の出力を選択データで指定される回路へスタ
ート信号として送出する回路を設け、前記制御線を通し
て送るクロックパルスおよびスタートパルスと、外部ネ
ットワークを通して送る選択データおよびスタートデー
タにより、前記各種装置内の回路を選択し、その選択し
た回路のスタートタイミングを制御するように構成す
る。
本発明は、SOR加速器の制御装置、特にそのタイミン
グ処理装置に関する。
グ処理装置に関する。
近年の半導体回路形成における超微細化技術の一手段
としてＸ線露光技術が開発され、このＸ線露光を行なう
ために、高出力で連続スペクトルを持ち、指向性が鋭
く、平行性の強いSOR（Synchrotron Orbital Radiatio
n）光が注目されている。
としてＸ線露光技術が開発され、このＸ線露光を行なう
ために、高出力で連続スペクトルを持ち、指向性が鋭
く、平行性の強いSOR（Synchrotron Orbital Radiatio
n）光が注目されている。
SOR装置は学術研究用に建設されているが、これは巨
大で、立地条件や建設費等に問題があるため、露光用に
は小型SOR装置の開発が求められている。
大で、立地条件や建設費等に問題があるため、露光用に
は小型SOR装置の開発が求められている。
SOR装置は第５図に示すように、電子リニアック11で
電子を光速近くに加速し、蓄積リング12に入射してこの
リング内を回転させ、運動方向を変えるとき発生するSO
Rをダクト13から取出して使用する。リング12内は高真
空で、このため、図示しないがリングに沿って多数のSI
P（スパタイオンポンプ）などが配置される。またリン
グに沿って電子の加速、集束、偏向用各種電磁石などが
配置され、その各々に各種回路が配設される。これらの
各種機器および各種制御回路は、光速近くで運動する電
子（電子群）に合せて制御するが、本発明はそのタイミ
ング制御に係るものである。
電子を光速近くに加速し、蓄積リング12に入射してこの
リング内を回転させ、運動方向を変えるとき発生するSO
Rをダクト13から取出して使用する。リング12内は高真
空で、このため、図示しないがリングに沿って多数のSI
P（スパタイオンポンプ）などが配置される。またリン
グに沿って電子の加速、集束、偏向用各種電磁石などが
配置され、その各々に各種回路が配設される。これらの
各種機器および各種制御回路は、光速近くで運動する電
子（電子群）に合せて制御するが、本発明はそのタイミ
ング制御に係るものである。
従来のSOR装置は高エネルギ大出力化の傾向を受けてS
ORリングの径も100mから1km近くまでに巨大化してお
り、例えば高エネルギ研、筑波、のトリスタンは直径1k
mにも及ぶリングを有している。このような巨大リング
では電子の１周は10μsec程度となり、この時間でのタ
イミング制御でよいが、半径20m以下の小型リングでは
これは数100nsというオーダーになり、これで各種機器
をコントロールする必要がある。
ORリングの径も100mから1km近くまでに巨大化してお
り、例えば高エネルギ研、筑波、のトリスタンは直径1k
mにも及ぶリングを有している。このような巨大リング
では電子の１周は10μsec程度となり、この時間でのタ
イミング制御でよいが、半径20m以下の小型リングでは
これは数100nsというオーダーになり、これで各種機器
をコントロールする必要がある。
巨大リングでは電磁石系、高周波加速系各種機器の制
御信号の伝送に時分割多重伝送方式を用いている。これ
は第６図に示すように、ある間隔本例では1msec毎にク
ロックパルスと呼ぶ同期パルスP1を半生し、それに続け
てスタートパルスP2を発生し、このスタートパルスP2か
ら次のクロックパルスP1までの間にイベントパルスP3を
発生し、このイベントパルスを各種装置／回路の制御に
用いる。信号伝送路は数100mに及ぶため、伝送時にはマ
ンチェスタコード列に変換する。イベントパルスP3は図
示の如く複数個のパルスからなり、各装置は自己に割当
てられた遅延（クロックパルスからの）でイベントパル
スを読んで、その読取り結果に従う動作（弁開閉、電圧
昇降など）を行なう。
御信号の伝送に時分割多重伝送方式を用いている。これ
は第６図に示すように、ある間隔本例では1msec毎にク
ロックパルスと呼ぶ同期パルスP1を半生し、それに続け
てスタートパルスP2を発生し、このスタートパルスP2か
ら次のクロックパルスP1までの間にイベントパルスP3を
発生し、このイベントパルスを各種装置／回路の制御に
用いる。信号伝送路は数100mに及ぶため、伝送時にはマ
ンチェスタコード列に変換する。イベントパルスP3は図
示の如く複数個のパルスからなり、各装置は自己に割当
てられた遅延（クロックパルスからの）でイベントパル
スを読んで、その読取り結果に従う動作（弁開閉、電圧
昇降など）を行なう。
しかしこの方法は、電子がリングを１周するのに充分
に長い時間を要する場合は（巨大リングの場合は）クロ
ックパルス列間に各装置の動作を指示するイベントパル
ス列を入れる余裕があるが、直径10mぐらいの小型リン
グでは電子のリング１周時間は100nsぐらいであるか
ら、クロックパルス間の時間は１μsec以下になり、こ
の間に数10nsごとのイベントクロック列を入れるとは、
伝送遅延時間も含めれば非常に不正確なものになってし
まう。
に長い時間を要する場合は（巨大リングの場合は）クロ
ックパルス列間に各装置の動作を指示するイベントパル
ス列を入れる余裕があるが、直径10mぐらいの小型リン
グでは電子のリング１周時間は100nsぐらいであるか
ら、クロックパルス間の時間は１μsec以下になり、こ
の間に数10nsごとのイベントクロック列を入れるとは、
伝送遅延時間も含めれば非常に不正確なものになってし
まう。
本発明はかかる点を改善し、小型SORの各種装置／回
路の動作タイミングを制御できる装置を提供することを
目的とするものである。
路の動作タイミングを制御できる装置を提供することを
目的とするものである。
第１図に本発明装置の基本構成を示す。21はラインバ
ッファで、SORリング上の各装置に沿って張られる制御
線ｌに挿入され、入力信号（クロックパルスとスタート
パルス）を増幅して出力する。つまり中継増幅を行な
う。22はデコード回路で、入力信号を±5Vレベルちす
る。23,24は該±5Vレベルの出力信号をTTLレベルに変換
する回路であり、前者の回路23はスタートクロックをま
た後者の回路24はクロックパルスを分離、出力する。25
はプロセッサ34が発生した指令信号をラッチする回路、
26A〜26Dは遅延回路で、回路24が出力するクロックパル
スを5nS,10nS,……などそれぞれ異なる所定の時間だけ
遅延させる。27A〜27Dはスリーステートバッファで、ラ
ッチ回路25の出力a,b……によりアクティブされたもの
だけが当該遅延回路26A〜26Dの遅延クロックを通す。29
はオアゲート、32はアンドゲートである。30はスタート
データのラッチ回路、28はカウンタで、回路23が出力す
るスタートパルスを計数する。31はコンパレータで、回
路30がラッチしたスタートデータとカウンタ28の計数値
が一致するとき出力を生じ、アンドゲート32を開く。33
はデータセレクタで、ラッチ回路25の出力a,b,…のうち
の１つを、アンドゲート32の出力があるとき通し、当該
装置内の信号ａ〜ｄで選択される回路へスタート信号を
与える。
ッファで、SORリング上の各装置に沿って張られる制御
線ｌに挿入され、入力信号（クロックパルスとスタート
パルス）を増幅して出力する。つまり中継増幅を行な
う。22はデコード回路で、入力信号を±5Vレベルちす
る。23,24は該±5Vレベルの出力信号をTTLレベルに変換
する回路であり、前者の回路23はスタートクロックをま
た後者の回路24はクロックパルスを分離、出力する。25
はプロセッサ34が発生した指令信号をラッチする回路、
26A〜26Dは遅延回路で、回路24が出力するクロックパル
スを5nS,10nS,……などそれぞれ異なる所定の時間だけ
遅延させる。27A〜27Dはスリーステートバッファで、ラ
ッチ回路25の出力a,b……によりアクティブされたもの
だけが当該遅延回路26A〜26Dの遅延クロックを通す。29
はオアゲート、32はアンドゲートである。30はスタート
データのラッチ回路、28はカウンタで、回路23が出力す
るスタートパルスを計数する。31はコンパレータで、回
路30がラッチしたスタートデータとカウンタ28の計数値
が一致するとき出力を生じ、アンドゲート32を開く。33
はデータセレクタで、ラッチ回路25の出力a,b,…のうち
の１つを、アンドゲート32の出力があるとき通し、当該
装置内の信号ａ〜ｄで選択される回路へスタート信号を
与える。
この第１図はSORリングに沿って配設される各種装置
の１つに対する制御回路であり、この第１図回路が各装
置に設けられる。36はバスで、前記のプロセッサ34、ラ
ッチ回路25、メモリ（ROM,RAM）35、およびインタフェ
ース回路37を接続する。インタフェース回路37はホスト
と本回路とのインタフェースをとる。
の１つに対する制御回路であり、この第１図回路が各装
置に設けられる。36はバスで、前記のプロセッサ34、ラ
ッチ回路25、メモリ（ROM,RAM）35、およびインタフェ
ース回路37を接続する。インタフェース回路37はホスト
と本回路とのインタフェースをとる。
ホストと各装置との関係を第２図に示す。リングに沿
う各種装置41,42,43,……は制御線ｌで結ばれ、該制御
線ｌの一端から制御用信号発生部40が前記クロックパル
スとスタートパルスを送出する。これらの制御用信号発
生部40および各種装置41,42,43,……はホストコンピュ
ータ50と外部ネットワーク51により接続する。
う各種装置41,42,43,……は制御線ｌで結ばれ、該制御
線ｌの一端から制御用信号発生部40が前記クロックパル
スとスタートパルスを送出する。これらの制御用信号発
生部40および各種装置41,42,43,……はホストコンピュ
ータ50と外部ネットワーク51により接続する。
第３図のＡに示すように、本発明では制御線ｌを通し
て各装置へ送る信号はクロックパルスP1とスタートパル
スP2だけとし、イベントパルスP3は送らない。小リング
でも、クロックパルスとスタートパルスだけなら伝送可
能である。入力信号を±5Vのレベルにする回路22の出力
は第３図Ｂになり、クロックパルスとスタートパルスの
分離を行なう回路23,24の出力は第３図C,Dになる。回路
24が出力するクロックパルス（第２図Ｃ）は遅延回路27
A〜27Dで遅延され、その一例は第２図Ｅになる。この遅
延出力はコンパレータ31が一致出力を生じた時以降、ラ
ッチ出力ａ〜ｄで選択された回路へ出力され、当該回路
／装置のスタートパルスになる。
て各装置へ送る信号はクロックパルスP1とスタートパル
スP2だけとし、イベントパルスP3は送らない。小リング
でも、クロックパルスとスタートパルスだけなら伝送可
能である。入力信号を±5Vのレベルにする回路22の出力
は第３図Ｂになり、クロックパルスとスタートパルスの
分離を行なう回路23,24の出力は第３図C,Dになる。回路
24が出力するクロックパルス（第２図Ｃ）は遅延回路27
A〜27Dで遅延され、その一例は第２図Ｅになる。この遅
延出力はコンパレータ31が一致出力を生じた時以降、ラ
ッチ出力ａ〜ｄで選択された回路へ出力され、当該回路
／装置のスタートパルスになる。
起動する回路／装置はラッチ出力ａ〜ｄで選択された
ものであり、起動するタイミングは、ラッチ回路30に取
込まれたスタートデータで示される第ｉ番目のスタート
パルス以降、ラッチ出力ａ〜ｄで選択された遅延時間
（これはクロックから計時）後である。これらはイベン
トパルスで実行される機能であるが、本発明ではこれは
外部ネットワーク36を通じて、制御線ｌとは別に、与え
る。
ものであり、起動するタイミングは、ラッチ回路30に取
込まれたスタートデータで示される第ｉ番目のスタート
パルス以降、ラッチ出力ａ〜ｄで選択された遅延時間
（これはクロックから計時）後である。これらはイベン
トパルスで実行される機能であるが、本発明ではこれは
外部ネットワーク36を通じて、制御線ｌとは別に、与え
る。
本発明では制御線ｌにはクロックパルス列とスタート
パルス列のみを伝送しておればよく、イベント信号はホ
ストコンピュータ50より、各種装置のプロセッサ34と交
信して、外部ネットワーク51およびネットワークインタ
フェース37を経由して送ってラッチ回路25,30にラッチ
させ、これにより各種の動作モードの選択を可能にす
る。そして当該回路が動作するタイミングは、ラッチ回
路30にラッチさせるスタートデータと、スタートパルス
を計数するカウンタ28の計数値の一致で決めるので、同
期保証（複数子のクロックで示される遅延）が可能にな
り、スタートデータの変更で上記タイミングの変更がで
きる。
パルス列のみを伝送しておればよく、イベント信号はホ
ストコンピュータ50より、各種装置のプロセッサ34と交
信して、外部ネットワーク51およびネットワークインタ
フェース37を経由して送ってラッチ回路25,30にラッチ
させ、これにより各種の動作モードの選択を可能にす
る。そして当該回路が動作するタイミングは、ラッチ回
路30にラッチさせるスタートデータと、スタートパルス
を計数するカウンタ28の計数値の一致で決めるので、同
期保証（複数子のクロックで示される遅延）が可能にな
り、スタートデータの変更で上記タイミングの変更がで
きる。
制御線ｌをクロックパルス及びスタートパルスが伝播
する遅延時間は、各装置4142,…の位置が定まれば固定
で、従ってこの遅延時間の調整は容易にできる。
する遅延時間は、各装置4142,…の位置が定まれば固定
で、従ってこの遅延時間の調整は容易にできる。
第４図に本発明の実施例を示す。第１図と対応する部
分には同じ符号が付してある。ラインバッファ21の本体
61は集積回路のTLO84である。デコーダ22と変換回路23
はTLO84集積回路64と74LS14集積回路63,64等で構成さ
れ、スタートパルスが負であることを利用してこれを分
離、出力する。デコーダ22と変換回路24もTLO84集積回
路65,66と7414集積回路67,68等で構成され、クロックパ
ルスが正であることを利用してこれを分離、出力する。
分には同じ符号が付してある。ラインバッファ21の本体
61は集積回路のTLO84である。デコーダ22と変換回路23
はTLO84集積回路64と74LS14集積回路63,64等で構成さ
れ、スタートパルスが負であることを利用してこれを分
離、出力する。デコーダ22と変換回路24もTLO84集積回
路65,66と7414集積回路67,68等で構成され、クロックパ
ルスが正であることを利用してこれを分離、出力する。
遅延回路26A〜26Dは１つの集積回路26で構成され、ス
リーステートバッファ27A〜27Dは74LS126集積回路で構
成される。ラッチ回路25は74LS174で、またオアゲート2
9は74LS32で構成する。ラッチ回路30も74LS174であり、
コンパレータ31は74ALS688、カウンタ28は３個の74LS16
1で構成する。アンドゲート38は74LSO8で構成する。
リーステートバッファ27A〜27Dは74LS126集積回路で構
成される。ラッチ回路25は74LS174で、またオアゲート2
9は74LS32で構成する。ラッチ回路30も74LS174であり、
コンパレータ31は74ALS688、カウンタ28は３個の74LS16
1で構成する。アンドゲート38は74LSO8で構成する。
以上説明したように本発明によれば、SORが小型化さ
れてクロックパルス周期が短くなりイベントパルスの挿
入が難かしくなっても、イベントパルスに代る手段（遅
延回路、カウンタ等）を設けたので、正確なスタート信
号の発生が保証できる。また制御線は各種装置に対し等
価に入力することが可能なラインバッファを持っている
ため、各種装置間の制御線を均一に取ることで同期校正
が容易となる。
れてクロックパルス周期が短くなりイベントパルスの挿
入が難かしくなっても、イベントパルスに代る手段（遅
延回路、カウンタ等）を設けたので、正確なスタート信
号の発生が保証できる。また制御線は各種装置に対し等
価に入力することが可能なラインバッファを持っている
ため、各種装置間の制御線を均一に取ることで同期校正
が容易となる。
第１図は本発明の原理説明図、 第２図は全体構成を示すブロック図、 第３図は各種パルスのタイミングチャート、 第４図は本発明の実施例を示す回路図、 第５図はSOR装置の説明図、 第６図は時分割多重伝送方式の各パルスの説明図であ
る。 第１図は、第２図で、41,42,…は各種装置、ｌは制御
線、26A〜26Dは遅延回路、27A〜27Dはスリーステートバ
ッファである。
る。 第１図は、第２図で、41,42,…は各種装置、ｌは制御
線、26A〜26Dは遅延回路、27A〜27Dはスリーステートバ
ッファである。
Claims (1)
- 【請求項１】蓄積リングに沿って配設される各種装置
に、制御線（ｌ）を通して送られるクロックパルス
（P1）とスタートパルス（P2）の分離、出力回路（22,2
3,24）と、分離したクロックパルスに対して複数種の遅
延を与える回路（26A〜26D）と、外部ネットワークを通
して与えられる選択データに従って複数種の遅延クロッ
クの１つを選択する回路（27A〜27D）と、分離したスタ
ートパルスを計数するカウンタ（28）と、外部ネットワ
ークを通して与えられるスタートデータと該カウンタの
計数値が一致したのち、前記選択回路の出力を選択デー
タで指定される回路へスタート信号として送出する回路
（31,32,33）を設け、 前記制御線を通して送るクロックパルスおよびスタート
パルスと、外部ネットワークを通して送る選択データお
よびスタートデータにより、前記各種装置内の回路を選
択し、その選択した回路のスタートタイミングを制御す
るようにしてなることを特徴とするSOR加速器の制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14025088A JP2540599B2 (ja) | 1988-06-07 | 1988-06-07 | Ｓｏｒ加速器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14025088A JP2540599B2 (ja) | 1988-06-07 | 1988-06-07 | Ｓｏｒ加速器の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309298A JPH01309298A (ja) | 1989-12-13 |
| JP2540599B2 true JP2540599B2 (ja) | 1996-10-02 |
Family
ID=15264406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14025088A Expired - Fee Related JP2540599B2 (ja) | 1988-06-07 | 1988-06-07 | Ｓｏｒ加速器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540599B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3268428B2 (ja) * | 1996-07-30 | 2002-03-25 | 株式会社日立製作所 | デマルチプレクサ装置及びマルチプレクサ装置並びにそれらを備えた信号処理装置 |
-
1988
- 1988-06-07 JP JP14025088A patent/JP2540599B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01309298A (ja) | 1989-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |