JP2534910Y2 - ディジタル装置の保護回路 - Google Patents
ディジタル装置の保護回路Info
- Publication number
- JP2534910Y2 JP2534910Y2 JP40450290U JP40450290U JP2534910Y2 JP 2534910 Y2 JP2534910 Y2 JP 2534910Y2 JP 40450290 U JP40450290 U JP 40450290U JP 40450290 U JP40450290 U JP 40450290U JP 2534910 Y2 JP2534910 Y2 JP 2534910Y2
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- JP
- Japan
- Prior art keywords
- circuit
- power supply
- signal
- gate array
- relay
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- Protection Of Static Devices (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】この考案はゲートアレイ等のディ
ジタル素子の保護回路に好適なディジタル装置の保護回
路に関する。
ジタル素子の保護回路に好適なディジタル装置の保護回
路に関する。
【０００２】
【従来技術】従来技術を第３図に基づき説明する。
【０００３】ＣＭＯＳ等のゲートアレイ回路とこのゲー
トアレイ回路にインターフェースするアナログ回路とか
らなる回路では、ゲートアレイ回路に供給される電源電
圧はゲートアレイ回路の破壊防止のため、ゲートアレイ
回路に入力される信号より早く立ち上っていなければな
らない。
トアレイ回路にインターフェースするアナログ回路とか
らなる回路では、ゲートアレイ回路に供給される電源電
圧はゲートアレイ回路の破壊防止のため、ゲートアレイ
回路に入力される信号より早く立ち上っていなければな
らない。
【０００４】逆に、ゲートアレイ回路の電源の立ち下が
りは、ゲートアレイ回路に入力される信号よりも遅く立
ち下がらなければならない。
りは、ゲートアレイ回路に入力される信号よりも遅く立
ち下がらなければならない。
【０００５】第３図はゲートアレイ回路１とこの回路に
インターフェースするアナログ回路である高周波発振器
２とからなる回路を示している。
インターフェースするアナログ回路である高周波発振器
２とからなる回路を示している。
【０００６】そして、上記したタイミングでゲートアレ
イ回路１の電源線３と高周波発振器２の電源線４とを制
御するため、電源線３，４にそれぞれスイッチ５，６を
設け、このスイッチ５，６をリレー制御信号に基づきタ
イミング回路７で制御するように構成している。８は電
源線３，４の状態を制御するリレー制御信号、９はリレ
ー制御信号８で駆動されるリレー、9aは電源線３，４と
バッテリ10との間に設けられたリレー９の接点スイッチ
である。
イ回路１の電源線３と高周波発振器２の電源線４とを制
御するため、電源線３，４にそれぞれスイッチ５，６を
設け、このスイッチ５，６をリレー制御信号に基づきタ
イミング回路７で制御するように構成している。８は電
源線３，４の状態を制御するリレー制御信号、９はリレ
ー制御信号８で駆動されるリレー、9aは電源線３，４と
バッテリ10との間に設けられたリレー９の接点スイッチ
である。
【０００７】
【考案が解決しようとする課題】しかし、上記した従来
のものはタイミング回路７を用いるためコスト高になる
という欠点があった。
のものはタイミング回路７を用いるためコスト高になる
という欠点があった。
【０００８】また、リレー制御信号８がリレー９に加え
られてから接点スイッチ9aが閉じるまで約10msかかり、
更に、接点スイッチ9aが閉じてからタイミング回路７が
動作する構成であるから、回路動作の立ち上がり、即
ち、WAKE UP タイムが長くなるという欠点があった。こ
の考案は上記した点に鑑みてなされたものであり、その
目的とするところはWAKE UP タイムを短くし、しかも、
安価に構成したディジタル装置の保護回路を提供すると
ころにある。
られてから接点スイッチ9aが閉じるまで約10msかかり、
更に、接点スイッチ9aが閉じてからタイミング回路７が
動作する構成であるから、回路動作の立ち上がり、即
ち、WAKE UP タイムが長くなるという欠点があった。こ
の考案は上記した点に鑑みてなされたものであり、その
目的とするところはWAKE UP タイムを短くし、しかも、
安価に構成したディジタル装置の保護回路を提供すると
ころにある。
【０００９】
【課題を解決するための手段】この考案のディジタル装
置の保護回路は、アナログ回路と、このアナログ回路に
インターフェースするディジタル回路と、前記アナログ
回路及びディジタル回路用の電源の出力をオン・オフせ
しめるためのリレー制御信号と、このリレー制御信号に
基づき駆動されるリレーと、前記アナログ回路用の電源
線をオン・オフせしめる前記リレーの接点スイッチと、
前記ディジタル回路用の電源線に設けられたスイッチ手
段と、前記アナログ回路の電源線の電圧の立ち下がりを
検出すると共に立ち下がりの時間より所定時間遅延した
信号を出力する遅延回路と、前記リレー制御信号と遅延
回路の出力信号とで前記スイッチ手段を制御するスイッ
チ制御回路とで構成したものである。
置の保護回路は、アナログ回路と、このアナログ回路に
インターフェースするディジタル回路と、前記アナログ
回路及びディジタル回路用の電源の出力をオン・オフせ
しめるためのリレー制御信号と、このリレー制御信号に
基づき駆動されるリレーと、前記アナログ回路用の電源
線をオン・オフせしめる前記リレーの接点スイッチと、
前記ディジタル回路用の電源線に設けられたスイッチ手
段と、前記アナログ回路の電源線の電圧の立ち下がりを
検出すると共に立ち下がりの時間より所定時間遅延した
信号を出力する遅延回路と、前記リレー制御信号と遅延
回路の出力信号とで前記スイッチ手段を制御するスイッ
チ制御回路とで構成したものである。
【００１０】
【実施例】この考案に係るディジタル装置の保護回路の
実施例を第１図及び第２図に基づき説明する。
実施例を第１図及び第２図に基づき説明する。
【００１１】なお、従来例と同一の部分には同一の符号
を付してその説明を省略する。
を付してその説明を省略する。
【００１２】図中、11はゲートアレイ回路１用の電源線
３に設けたスイッチ、12は電源線４の電圧の立ち下がり
を検出すると共に立ち下がりの時間より所定時間遅延し
た信号13を出力する遅延回路、14リレー制御信号８と遅
延回路12の信号13とでスイッチ11を制御するＯＲ回路、
15はリレー制御信号８をリレードライブ回路16に導くた
めのダイオード、17はリレー制御信号８をＯＲ回路14に
導くためのダイオードである。
３に設けたスイッチ、12は電源線４の電圧の立ち下がり
を検出すると共に立ち下がりの時間より所定時間遅延し
た信号13を出力する遅延回路、14リレー制御信号８と遅
延回路12の信号13とでスイッチ11を制御するＯＲ回路、
15はリレー制御信号８をリレードライブ回路16に導くた
めのダイオード、17はリレー制御信号８をＯＲ回路14に
導くためのダイオードである。
【００１３】なお、接点スイッチ9aは従来例と異なり電
源線４の状態のみを制御する様に構成している。
源線４の状態のみを制御する様に構成している。
【００１４】次にこの考案の動作について説明する。
【００１５】リレー制御信号８が“Ｈ”レベルになる
と、ダイオード15，17は共にＯＮ状態になりリレードラ
イブ回路16はリレー９のコイルに電流を流す。
と、ダイオード15，17は共にＯＮ状態になりリレードラ
イブ回路16はリレー９のコイルに電流を流す。
【００１６】同時に、ＯＲ回路14の出力も“Ｈ”レベル
になるからスイッチ11が閉じ、ゲートアレイ回路１に電
源線３を介して電流が流れ、ゲートアレイ回路１が動作
を開始する。
になるからスイッチ11が閉じ、ゲートアレイ回路１に電
源線３を介して電流が流れ、ゲートアレイ回路１が動作
を開始する。
【００１７】この状態は第２図(a)(c)に示されている。
【００１８】リレー制御信号８が“Ｈ”レベルになる立
ち上がり8aからΔt1経過すると接点スイッチ9aが閉じ、
接点スイッチ9aが閉じると電源線４を介し高周波発振器
２に電流が流れ、高周波発振器２が動作を開始してアナ
ログ信号2aを出力する。
ち上がり8aからΔt1経過すると接点スイッチ9aが閉じ、
接点スイッチ9aが閉じると電源線４を介し高周波発振器
２に電流が流れ、高周波発振器２が動作を開始してアナ
ログ信号2aを出力する。
【００１９】接点スイッチ9aの動作タイミング、高周波
発振器２の電源の立ち上がりアナログ信号2aの出力状態
は第２図(a),(d),(e) にそれぞれ示してある。
発振器２の電源の立ち上がりアナログ信号2aの出力状態
は第２図(a),(d),(e) にそれぞれ示してある。
【００２０】次に、リレー制御信号８が“Ｌ”レベルに
なると立ち下がり8bからΔt3経過した後接点スイッチ9a
が開き、高周波発振器２への電流を遮断し、高周波発振
器２の動作を停止させる。
なると立ち下がり8bからΔt3経過した後接点スイッチ9a
が開き、高周波発振器２への電流を遮断し、高周波発振
器２の動作を停止させる。
【００２１】遅延回路12が接点スイッチ9aの開状態を検
出すると、遅延回路12は接点スイッチ9aが開状態になっ
てからΔt4経過後、遅延回路12の出力信号13を“Ｌ”レ
ベルにする。
出すると、遅延回路12は接点スイッチ9aが開状態になっ
てからΔt4経過後、遅延回路12の出力信号13を“Ｌ”レ
ベルにする。
【００２２】この時、ＯＲ回路14に入力するリレー制御
信号８と遅延回路12の出力信号13とは共に“Ｌ”レベル
になるからスイッチ11が開き、ゲートアレイ回路１への
電流の供給が遮断される。
信号８と遅延回路12の出力信号13とは共に“Ｌ”レベル
になるからスイッチ11が開き、ゲートアレイ回路１への
電流の供給が遮断される。
【００２３】遅延回路12の出力信号13の動作タイミング
は第２図(f) に示されている。
は第２図(f) に示されている。
【００２４】この様に、この考案によれば、リレー制御
信号８の立ち上がりと同時にゲートアレイ回路１の電源
電圧を立ち上げ、また、高周波発振器２の電源電圧が放
電してゲートアレイ回路１に影響がなくなるまでゲート
アレイ回路１の電源電圧を所定の電圧に保持するように
構成したからゲートアレイ回路１は確実に保護される。
信号８の立ち上がりと同時にゲートアレイ回路１の電源
電圧を立ち上げ、また、高周波発振器２の電源電圧が放
電してゲートアレイ回路１に影響がなくなるまでゲート
アレイ回路１の電源電圧を所定の電圧に保持するように
構成したからゲートアレイ回路１は確実に保護される。
【００２５】なお、この回路は２つの電源を使用し、各
電源の立ち上げ時間、立ち下げ時間に時間差を必要とす
るような回路に応用することができる。
電源の立ち上げ時間、立ち下げ時間に時間差を必要とす
るような回路に応用することができる。
【００２６】
【考案の効果】この考案に係るディジタル装置の保護回
路によれば上述のように構成したので、回路の立ち上が
りが早くなる。
路によれば上述のように構成したので、回路の立ち上が
りが早くなる。
【００２７】また、タイミング回路を用いないから安価
になる。
になる。
【図１】この考案の実施例を示すブロック図である。
【図２】各部の波形のタイミングを示す図である。
【図３】従来例を示すブロック図である。
１ ゲートアレイ回路 ２ 高周波発振器 ８ リレー制御信号 ９ リレー 9a 接点スイッチ 10 電源 11 スイッチ 12 遅延回路 14 ＯＲ回路
Claims (1)
- 【請求項１】 アナログ回路と、このアナログ回路に
インターフェースするディジタル回路と、前記アナログ
回路及びディジタル回路用の電源の出力をオン・オフせ
しめるためのリレー制御信号と、このリレー制御信号に
基づき駆動されるリレーと、前記アナログ回路用の電源
線をオン・オフせしめる前記リレーの接点スイッチと、
前記ディジタル回路用の電源線に設けられたスイッチ手
段と、前記アナログ回路の電源線の電圧の立ち下がりを
検出すると共に立ち下がりの時間より所定時間遅延した
信号を出力する遅延回路と、前記リレー制御信号と遅延
回路の出力信号とで前記スイッチ手段を制御するスイッ
チ制御回路とで構成したことを特徴とするディジタル装
置の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40450290U JP2534910Y2 (ja) | 1990-12-25 | 1990-12-25 | ディジタル装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40450290U JP2534910Y2 (ja) | 1990-12-25 | 1990-12-25 | ディジタル装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491021U JPH0491021U (ja) | 1992-08-07 |
| JP2534910Y2 true JP2534910Y2 (ja) | 1997-05-07 |
Family
ID=31882117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40450290U Expired - Lifetime JP2534910Y2 (ja) | 1990-12-25 | 1990-12-25 | ディジタル装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534910Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113711455B (zh) * | 2019-04-18 | 2023-09-19 | 株式会社日立产机系统 | 电力转换电路 |
-
1990
- 1990-12-25 JP JP40450290U patent/JP2534910Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0491021U (ja) | 1992-08-07 |
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