JP2534780B2 - トランスバ―サル等化器制御回路 - Google Patents
トランスバ―サル等化器制御回路Info
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- JP2534780B2 JP2534780B2 JP1269634A JP26963489A JP2534780B2 JP 2534780 B2 JP2534780 B2 JP 2534780B2 JP 1269634 A JP1269634 A JP 1269634A JP 26963489 A JP26963489 A JP 26963489A JP 2534780 B2 JP2534780 B2 JP 2534780B2
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- circuit
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランスバーサル等化器制御回路に関し、特
にディジタル通信方式における復調信号に適用するトラ
ンスバーサル等化器の制御回路に関する。
にディジタル通信方式における復調信号に適用するトラ
ンスバーサル等化器の制御回路に関する。
従来からディジタル通信方式では、一定のクロック周
期で送出されるパルス列が伝送路を通過する際に受ける
波形歪を除去するためにトランスバーサル等化器が用い
られている。この種のトランスバーサル等化器は、タッ
プ付遅延線の各タップ出力に重み付けをして合成するも
のであり、重み付けを繰返し調整するZF（Zero−Forcin
g）法によって伝送路の逆特性をつくり波形歪を補償し
ている。
期で送出されるパルス列が伝送路を通過する際に受ける
波形歪を除去するためにトランスバーサル等化器が用い
られている。この種のトランスバーサル等化器は、タッ
プ付遅延線の各タップ出力に重み付けをして合成するも
のであり、重み付けを繰返し調整するZF（Zero−Forcin
g）法によって伝送路の逆特性をつくり波形歪を補償し
ている。
第２図は従来のトランスバーサル等化器制御回路（５
タップ）の一例を示すブロック図であり、Ａ−Ｄ変換器
1,遅延回路２〜5,タップ重み付け回路11〜15,最大レベ
ル誤差判定回路（MLE）21〜25及び積分回路31〜35を備
えている。復調器によって復調された復調信号SPはＡ−
Ｄ変換器１に供給されて多値識別される。この場合、復
調信号SPとして、例えば16QAM（直流振幅変調）信号の
内の一方の軸方向の信号とすると、Ａ−Ｄ変換器１の出
力として第１パス信号，第２パス信号，第３パス信号か
らなる３ビットの信号が得られる。最上位ビットの第１
パス信号は、信号の位置する象限を示す識別信号Ｄであ
り、第３パス信号は、信号の基準位置からのずれ方向を
示す誤差信号Ｅである。
タップ）の一例を示すブロック図であり、Ａ−Ｄ変換器
1,遅延回路２〜5,タップ重み付け回路11〜15,最大レベ
ル誤差判定回路（MLE）21〜25及び積分回路31〜35を備
えている。復調器によって復調された復調信号SPはＡ−
Ｄ変換器１に供給されて多値識別される。この場合、復
調信号SPとして、例えば16QAM（直流振幅変調）信号の
内の一方の軸方向の信号とすると、Ａ−Ｄ変換器１の出
力として第１パス信号，第２パス信号，第３パス信号か
らなる３ビットの信号が得られる。最上位ビットの第１
パス信号は、信号の位置する象限を示す識別信号Ｄであ
り、第３パス信号は、信号の基準位置からのずれ方向を
示す誤差信号Ｅである。
Ａ−Ｄ変換器１からの識別信号Ｄは、縦続接続された
遅延回路２〜３に供給され、また誤差信号Ｅは縦続接続
された遅延回路４〜５に供給される。各遅延回路の入力
側および出力側の各タップから識別信号及び誤差信号を
各タイムスロット毎に相関をもたせて取出し、タップ重
み付け回路11〜15に印加している。各タップ重み付け回
路11〜15は、印加された識別信号と誤差信号との積をと
ってタップ重み付けを演算する。各積分回路31〜35は、
各タップ重み付け回路11〜15からの出力信号を平均化
し、タップ重み付け信号C1〜C5をそれぞれ生成してトラ
ンスバーサル等化器へ送出し、トランスバーサル等化器
の各タップの重み付けを各タイムスロット毎に微少量ず
つ制御する。
遅延回路２〜３に供給され、また誤差信号Ｅは縦続接続
された遅延回路４〜５に供給される。各遅延回路の入力
側および出力側の各タップから識別信号及び誤差信号を
各タイムスロット毎に相関をもたせて取出し、タップ重
み付け回路11〜15に印加している。各タップ重み付け回
路11〜15は、印加された識別信号と誤差信号との積をと
ってタップ重み付けを演算する。各積分回路31〜35は、
各タップ重み付け回路11〜15からの出力信号を平均化
し、タップ重み付け信号C1〜C5をそれぞれ生成してトラ
ンスバーサル等化器へ送出し、トランスバーサル等化器
の各タップの重み付けを各タイムスロット毎に微少量ず
つ制御する。
一方、誤差信号には正確な誤差情報をもつ領域があ
り、この領域の誤差信号のみを使用することによって同
期引込み特性の改善をはかることができる。このために
最大レベル誤差判定回路21〜25を備えている。最大レベ
ル誤差判定回路21〜25は、Ａ−Ｄ変換器１の出力信号の
第１パス信号，第２パス信号，第３パス信号をそれぞれ
受けて最大レベル誤差領域を判定し、判定結果を示す信
号を誤差信号と同期してタップ重み付け回路11〜15へそ
れぞれ送出している。タップ重み付け回路11〜15は、最
大レベル誤差判定回路21〜25からの信号に応じて、誤差
信号を誤差情報として採用または不採用としてタップ重
み付けの演算を行っている。
り、この領域の誤差信号のみを使用することによって同
期引込み特性の改善をはかることができる。このために
最大レベル誤差判定回路21〜25を備えている。最大レベ
ル誤差判定回路21〜25は、Ａ−Ｄ変換器１の出力信号の
第１パス信号，第２パス信号，第３パス信号をそれぞれ
受けて最大レベル誤差領域を判定し、判定結果を示す信
号を誤差信号と同期してタップ重み付け回路11〜15へそ
れぞれ送出している。タップ重み付け回路11〜15は、最
大レベル誤差判定回路21〜25からの信号に応じて、誤差
信号を誤差情報として採用または不採用としてタップ重
み付けの演算を行っている。
上述した従来のトランスバーサル等化器制御回路にお
いては、最大レベル誤差判定回路の出力信号は、各タッ
プ重み付け回路に入力する誤差信号と同期していなけれ
ばならないために、最大レベル誤差判定回路を各タップ
毎に備えなければならず、従って、回路規模が大きくな
って、小型化，低消費電力化が困難であるという問題点
がある。
いては、最大レベル誤差判定回路の出力信号は、各タッ
プ重み付け回路に入力する誤差信号と同期していなけれ
ばならないために、最大レベル誤差判定回路を各タップ
毎に備えなければならず、従って、回路規模が大きくな
って、小型化，低消費電力化が困難であるという問題点
がある。
本発明の目的は、最大レベル誤差判定回路を共通化す
ることによって、このような従来の問題点を解決するト
ランスバーサル等化器制御回路を提供することにある。
ることによって、このような従来の問題点を解決するト
ランスバーサル等化器制御回路を提供することにある。
本発明のトランスバーサル等化器制御回路は、ディジ
タル通信方式における復調信号に適用するＮタップ（Ｎ
＝3,5・・奇数）のトランスバーサル等化器制御回路に
おいて、前記復調信号を識別するＡ−Ｄ変換器と、前記
Ａ−Ｄ変換器の出力信号の内最上位ビットの識別信号を
クロック周期の整数倍遅延させるＮ個のタップを有する
識別信号遅延回路と、前記Ａ−Ｄ変換器の出力信号の内
ずれを示す誤差信号をクロック周期の（Ｎ−１）/2倍遅
延させる誤差信号遅延回路と、前記Ａ−Ｄ変換器の出力
信号を受け最大レベル誤差領域を判定し判定結果を出力
する最大レベル誤差判定回路と、前記識別信号遅延回路
のＮ個のタップの内１つからの識別信号と前記誤差信号
遅延回路から出力される誤差信号及び前記最大レベル誤
差判定回路の出力信号をそれぞれ受けてタップ重み付け
を演算するＮ個のタップ重み付け回路と、前記タップ重
み付け回路からの出力信号を受けてそれぞれを平均化す
るＮ個の積分回路を備えている。
タル通信方式における復調信号に適用するＮタップ（Ｎ
＝3,5・・奇数）のトランスバーサル等化器制御回路に
おいて、前記復調信号を識別するＡ−Ｄ変換器と、前記
Ａ−Ｄ変換器の出力信号の内最上位ビットの識別信号を
クロック周期の整数倍遅延させるＮ個のタップを有する
識別信号遅延回路と、前記Ａ−Ｄ変換器の出力信号の内
ずれを示す誤差信号をクロック周期の（Ｎ−１）/2倍遅
延させる誤差信号遅延回路と、前記Ａ−Ｄ変換器の出力
信号を受け最大レベル誤差領域を判定し判定結果を出力
する最大レベル誤差判定回路と、前記識別信号遅延回路
のＮ個のタップの内１つからの識別信号と前記誤差信号
遅延回路から出力される誤差信号及び前記最大レベル誤
差判定回路の出力信号をそれぞれ受けてタップ重み付け
を演算するＮ個のタップ重み付け回路と、前記タップ重
み付け回路からの出力信号を受けてそれぞれを平均化す
るＮ個の積分回路を備えている。
次に図面を参照して本発明を説明する。
第１図は本発明のトランスバーサル等化器制御回路
（５タップ）の一実施例を示すブロック図であり、Ａ−
Ｄ変換器1,遅延回路２〜7,タップ重み付け回路11〜15,
最大レベル誤差判定回路20及び積分回路31〜35を備えて
いる。
（５タップ）の一実施例を示すブロック図であり、Ａ−
Ｄ変換器1,遅延回路２〜7,タップ重み付け回路11〜15,
最大レベル誤差判定回路20及び積分回路31〜35を備えて
いる。
第２図に示した従来のブロック図と同様に、復調器に
よって復調された復調信号SPはＡ−Ｄ変換器１に供給さ
れて多値識別され、Ａ−Ｄ変換器１の出力として第１パ
ス信号，第２パス信号，第３パス信号からなる３ビット
の信号が得られる。最上位ビットの第１パス信号は、信
号の位置する象限を示す識別信号Ｄであり、第３パス信
号は、信号の基準位置からのずれ方向を示す誤差信号Ｅ
である。Ａ−Ｄ変換器１からの識別信号Ｄは識別信号の
遅延回路２〜５に供給され、各遅延回路2,3,4,5のそれ
ぞれの出力側タップにおける識別信号はそれぞれD+1,D
+2,D+3,D+4となっている。ここでD+1,D+2,D+3,D+4は、
識別信号Ｄがクロック周期で１ビット,2ビット,3ビッ
ト,4ビットそれぞれ遅延していることを意味している。
また誤差信号Ｅは、誤差信号の遅延回路６〜７に供給さ
れて誤差信号E+2となって出力する。タップ重み付け回
路11〜15には、識別信号の各遅延回路２〜５の入力側タ
ップおよび出力側タップからの識別信号の内の１つ、及
び誤差信号の遅延回路６〜７からの誤差信号E+2がそれ
ぞれ印加されてタップ重み付け演算が行われる。
よって復調された復調信号SPはＡ−Ｄ変換器１に供給さ
れて多値識別され、Ａ−Ｄ変換器１の出力として第１パ
ス信号，第２パス信号，第３パス信号からなる３ビット
の信号が得られる。最上位ビットの第１パス信号は、信
号の位置する象限を示す識別信号Ｄであり、第３パス信
号は、信号の基準位置からのずれ方向を示す誤差信号Ｅ
である。Ａ−Ｄ変換器１からの識別信号Ｄは識別信号の
遅延回路２〜５に供給され、各遅延回路2,3,4,5のそれ
ぞれの出力側タップにおける識別信号はそれぞれD+1,D
+2,D+3,D+4となっている。ここでD+1,D+2,D+3,D+4は、
識別信号Ｄがクロック周期で１ビット,2ビット,3ビッ
ト,4ビットそれぞれ遅延していることを意味している。
また誤差信号Ｅは、誤差信号の遅延回路６〜７に供給さ
れて誤差信号E+2となって出力する。タップ重み付け回
路11〜15には、識別信号の各遅延回路２〜５の入力側タ
ップおよび出力側タップからの識別信号の内の１つ、及
び誤差信号の遅延回路６〜７からの誤差信号E+2がそれ
ぞれ印加されてタップ重み付け演算が行われる。
ここで、タップ重み付け回路11,12,・・・,15のそれ
ぞれに入力する識別信号と誤差信号との相関をみると、
（D,E+2），（D+1,E+2），・・・，（D+4,E+2）となっ
ている。従って、これを誤差信号Ｅを基準としてみると
（D-2,E），（D-1,E），・・・，（D+2,E）となり相関
がとれていることがわかる。
ぞれに入力する識別信号と誤差信号との相関をみると、
（D,E+2），（D+1,E+2），・・・，（D+4,E+2）となっ
ている。従って、これを誤差信号Ｅを基準としてみると
（D-2,E），（D-1,E），・・・，（D+2,E）となり相関
がとれていることがわかる。
一方、各タップ重み付け回路11〜15には、それぞれ同
一の誤差信号E+2が供給されるので、一つの最大レベル
誤差判定回路の出力信号を共通化しても誤差信号E+2と
同期する。最大レベル誤差判定回路20は、Ａ−Ｄ変換器
１からの第１パス信号，第２パス信号，第３パス信号を
それぞれ受け、最大レベル誤差領域を判定し、判定結果
を示す信号を各タップ重み付け回路11〜15へ共通に送出
して同期引込み特性の改善をはかっている。
一の誤差信号E+2が供給されるので、一つの最大レベル
誤差判定回路の出力信号を共通化しても誤差信号E+2と
同期する。最大レベル誤差判定回路20は、Ａ−Ｄ変換器
１からの第１パス信号，第２パス信号，第３パス信号を
それぞれ受け、最大レベル誤差領域を判定し、判定結果
を示す信号を各タップ重み付け回路11〜15へ共通に送出
して同期引込み特性の改善をはかっている。
積分回路31〜35は、タップ重み付け回路11〜15のそれ
ぞれの出力を平均化し、トランスバーサル等化器の各タ
ップの重み付け信号C1〜C5を生成してトランスバーサル
等化器へ送出し、各タイムスロット毎にトランスバーサ
ル等化器の各タップの重み付けを微少量ずつ制御する。
ぞれの出力を平均化し、トランスバーサル等化器の各タ
ップの重み付け信号C1〜C5を生成してトランスバーサル
等化器へ送出し、各タイムスロット毎にトランスバーサ
ル等化器の各タップの重み付けを微少量ずつ制御する。
なお、タップ数がＮ（Ｎ＝3,5,・・奇数）の場合、識
別信号の遅延回路についてはクロック周期の整数倍ずつ
遅延するＮ個のタップを有するＮ−１個の遅延回路で構
成し、また、誤差信号の遅延回路についてはクロック周
期の（Ｎ−１）/2倍だけ遅延させる遅延回路で構成する
ことによって、上述と同様に動作させることができる。
また、本発明を交差偏波間干渉補償に応用できることも
明らかである。
別信号の遅延回路についてはクロック周期の整数倍ずつ
遅延するＮ個のタップを有するＮ−１個の遅延回路で構
成し、また、誤差信号の遅延回路についてはクロック周
期の（Ｎ−１）/2倍だけ遅延させる遅延回路で構成する
ことによって、上述と同様に動作させることができる。
また、本発明を交差偏波間干渉補償に応用できることも
明らかである。
以上説明したように本発明のトランスバーサル等化器
制御回路によれば、各タップ重み付け回路に供給する誤
差信号を共通化することができるので、最大レベル誤差
判定回路はタップ数に関係なく一回路だけ設ければよ
く、従って、回路構成が簡素化されて回路の小型化、低
消費電力化が実現できるという効果がある。
制御回路によれば、各タップ重み付け回路に供給する誤
差信号を共通化することができるので、最大レベル誤差
判定回路はタップ数に関係なく一回路だけ設ければよ
く、従って、回路構成が簡素化されて回路の小型化、低
消費電力化が実現できるという効果がある。
第１図は本発明のトランスバーサル等化器制御回路の一
実施例を示すブロック図、第２図は従来のトランスバー
サル等化器制御回路の一例を示すブロック図である。 １……Ａ−Ｄ変換器、２〜７……遅延回路、11〜15……
タップ重み付け回路、20〜25……最大レベル誤差判定回
路、31〜35……積分回路、C1〜C5……タップ重み付け信
号、Ｄ……識別信号、Ｅ……誤差信号、SP……復調信
号。
実施例を示すブロック図、第２図は従来のトランスバー
サル等化器制御回路の一例を示すブロック図である。 １……Ａ−Ｄ変換器、２〜７……遅延回路、11〜15……
タップ重み付け回路、20〜25……最大レベル誤差判定回
路、31〜35……積分回路、C1〜C5……タップ重み付け信
号、Ｄ……識別信号、Ｅ……誤差信号、SP……復調信
号。
Claims (1)
- 【請求項１】ディジタル通信方式における復調信号に適
用するＮタップ（Ｎ＝3,5・・奇数）のトランスバーサ
ル等化器制御回路において、前記復調信号を識別するＡ
−Ｄ変換器と、前記Ａ−Ｄ変換器の出力信号の内最上位
ビットの識別信号をクロック周期の整数倍遅延させるＮ
個のタップを有する識別信号遅延回路と、前記Ａ−Ｄ変
換器の出力信号の内ずれを示す誤差信号をクロック周期
の（Ｎ−１）/2倍遅延させる誤差信号遅延回路と、前記
Ａ−Ｄ変換器の出力信号を受け最大レベル誤差領域を判
定し判定結果を出力する最大レベル誤差判定回路と、前
記識別信号遅延回路のＮ個のタップの内１つからの識別
信号と前記誤差信号遅延回路から出力される誤差信号及
び前記最大レベル誤差判定回路の出力信号をそれぞれ受
けてタップ重み付けを演算するＮ個のタップ重み付け回
路と、前記タップ重み付け回路からの出力信号を受けて
それぞれを平均化するＮ個の積分回路を備えたことを特
徴とするトランスバーサル等化器制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269634A JP2534780B2 (ja) | 1989-10-16 | 1989-10-16 | トランスバ―サル等化器制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269634A JP2534780B2 (ja) | 1989-10-16 | 1989-10-16 | トランスバ―サル等化器制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131116A JPH03131116A (ja) | 1991-06-04 |
| JP2534780B2 true JP2534780B2 (ja) | 1996-09-18 |
Family
ID=17475084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1269634A Expired - Lifetime JP2534780B2 (ja) | 1989-10-16 | 1989-10-16 | トランスバ―サル等化器制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534780B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69535559D1 (de) * | 1994-06-29 | 2007-09-27 | Nec Corp | Anordnung zur Kompensation der Interferenz in einem digitalen Mikrowellenrelaissystem |
-
1989
- 1989-10-16 JP JP1269634A patent/JP2534780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03131116A (ja) | 1991-06-04 |
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Legal Events
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