JP2532702B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JP2532702B2 JP2532702B2 JP1330572A JP33057289A JP2532702B2 JP 2532702 B2 JP2532702 B2 JP 2532702B2 JP 1330572 A JP1330572 A JP 1330572A JP 33057289 A JP33057289 A JP 33057289A JP 2532702 B2 JP2532702 B2 JP 2532702B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- charge pump
- power supply
- output voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、昇圧回路に関するものであり、特にチャー
ジポンプを備えた昇圧回路に係るものである。
ジポンプを備えた昇圧回路に係るものである。
従来の技術 近年、様々な製品が携帯化・コンパクト化されてきて
おり、それに伴い、電源はより低電圧化・単一電源化さ
れてきている。たとえば、携帯ラジオや携帯テープレコ
ーダー等の基準電源電圧は、1.5〜3.0V程度となってき
ている。しかし、デバイスによっては、より高電の電源
が必要なため、システム内またはそのデバイス内に昇圧
回路を内蔵する必要性が非常に高くなっている。デバイ
ス内に昇圧回路を内蔵する場合においては（特に半導体
集積回路内においては）、チャージポンプを用いて高電
圧を発生している。さらに電位の異なる高電圧電源が必
要な場合には、チャージポンプでまず第１の高電圧を発
生し、この第１の高電圧を分圧し、その分圧電位を用い
て出力を制御し、もとの高電圧とは異なる第２の高電圧
電源を作り出している。しかし、デバイス内のチャージ
ポンプは面積の割りには能力が小さいため、この分圧回
路で消費する電力は無視できない。加えて、分圧回路の
もつばらつきにより、第１の高電圧のばらつき以上に、
第２の高電圧電源がばらつきをもつ。
おり、それに伴い、電源はより低電圧化・単一電源化さ
れてきている。たとえば、携帯ラジオや携帯テープレコ
ーダー等の基準電源電圧は、1.5〜3.0V程度となってき
ている。しかし、デバイスによっては、より高電の電源
が必要なため、システム内またはそのデバイス内に昇圧
回路を内蔵する必要性が非常に高くなっている。デバイ
ス内に昇圧回路を内蔵する場合においては（特に半導体
集積回路内においては）、チャージポンプを用いて高電
圧を発生している。さらに電位の異なる高電圧電源が必
要な場合には、チャージポンプでまず第１の高電圧を発
生し、この第１の高電圧を分圧し、その分圧電位を用い
て出力を制御し、もとの高電圧とは異なる第２の高電圧
電源を作り出している。しかし、デバイス内のチャージ
ポンプは面積の割りには能力が小さいため、この分圧回
路で消費する電力は無視できない。加えて、分圧回路の
もつばらつきにより、第１の高電圧のばらつき以上に、
第２の高電圧電源がばらつきをもつ。
以下、従来のチャージポンプを用いた昇圧回路につい
て説明を行う。
て説明を行う。
第８図は、２つの異なる電源電圧を与える。チャージ
ポンプを用いた昇圧回路の従来例で、ダイオード接続さ
れたＮチャンネルMOS型トランジスタ１〜５とキャパシ
タ６〜９よりなる４段の単位回路を直列接続したチャー
ジポンプと、２個のMOS型トランジスタ11,12よりなる分
圧回路と、その分圧回路の分圧電位を用いてゲートされ
るMOS型トランジスタ13よりなる降圧制御部とで構成さ
れている。なお、10,14は平滑用のコンデンサである。
ポンプを用いた昇圧回路の従来例で、ダイオード接続さ
れたＮチャンネルMOS型トランジスタ１〜５とキャパシ
タ６〜９よりなる４段の単位回路を直列接続したチャー
ジポンプと、２個のMOS型トランジスタ11,12よりなる分
圧回路と、その分圧回路の分圧電位を用いてゲートされ
るMOS型トランジスタ13よりなる降圧制御部とで構成さ
れている。なお、10,14は平滑用のコンデンサである。
第８図を用いて従来の昇圧回路の動作を説明する。
電源入力端子に接続されたVCC電源より、MOS型トラン
ジスタ１を介して流入した電荷は、振幅VCCの正・反２
相のクロック信号CLK,▲▼によりコントロールさ
れる４段の単位回路を順次転送されるとともにこの過程
で順次昇圧される。昇圧された電源電圧（第１の出力電
圧V0）は第１の電源出力端子OUT0に出力される。また、
この電源電圧の一部は、２個のMOS型トランジスタ11,12
よりなる分圧回路の分圧出力でゲートされる降圧用MOS
型トランジスタ13を介して、電圧値の異なるもうひとつ
の電源電圧（第２の出力電圧V1）として第２の電源出力
端子OUT1に出力される。
ジスタ１を介して流入した電荷は、振幅VCCの正・反２
相のクロック信号CLK,▲▼によりコントロールさ
れる４段の単位回路を順次転送されるとともにこの過程
で順次昇圧される。昇圧された電源電圧（第１の出力電
圧V0）は第１の電源出力端子OUT0に出力される。また、
この電源電圧の一部は、２個のMOS型トランジスタ11,12
よりなる分圧回路の分圧出力でゲートされる降圧用MOS
型トランジスタ13を介して、電圧値の異なるもうひとつ
の電源電圧（第２の出力電圧V1）として第２の電源出力
端子OUT1に出力される。
発明が解決しようとする課題 しかしながら、このように昇圧回路中に分圧回路を用
いた場合、この回路の安定性・応答性と消費電流とは相
反するものであり、消費電流を極端に低減することはで
きない。
いた場合、この回路の安定性・応答性と消費電流とは相
反するものであり、消費電流を極端に低減することはで
きない。
これは次のような理由による。
通常、第１の電源出力端子OUT0には数mA程度の電流が
流れる。一方、分圧回路を構成するMOS型トランジスタ1
1,12を３ミクロン程度のデザインルールで作ると、その
ゲート電極のゲート幅（Ｗ）とゲート長（Ｌ）は、たと
えば24ミクロンと、1.2ミクロン程度が通例であり、そ
の比W/Lは20程度になる。そしてこのときのMOS型トラン
ジスタ11,12を流れる電流ILは5mA程度になる。つまりこ
のようなMOS型トランジスタ11,12からなる分圧回路を用
いると、チャージポンプから出力される数mAの電流の大
半が分圧回路で消費されてしまい、昇圧回路としての機
能を果たさなくなる。そこで、分圧回路での消費電流
を、たとえば５μＡ程度まで低減するひとつの方法とし
て、ゲート幅（Ｗ）を２ミクロン、ゲート長（Ｌ）を10
00ミクロン程度、すなわちW/Lを0.002程度にする方法が
考えられる。ところがMOS型トランジスタ11,12のゲート
をこのようなサイズにすると、本来のゲート幅（Ｗ）が
２ミクロンしかないため、仮にその寸法が±0.2ミクロ
ンばらついても、ばらつきの影響が非常に大きくなり、
デバイスの安定性が悪くなる。また、ゲートのサイズが
この程度になると、ゲートのもつ浮遊容量も大きくな
る。このため回路の応答性も悪くなる。このように、分
圧回路を用いた従来の昇圧回路では、回路の安定性と応
答性を損うことなく消費電流を低減することは極めて困
難である。
流れる。一方、分圧回路を構成するMOS型トランジスタ1
1,12を３ミクロン程度のデザインルールで作ると、その
ゲート電極のゲート幅（Ｗ）とゲート長（Ｌ）は、たと
えば24ミクロンと、1.2ミクロン程度が通例であり、そ
の比W/Lは20程度になる。そしてこのときのMOS型トラン
ジスタ11,12を流れる電流ILは5mA程度になる。つまりこ
のようなMOS型トランジスタ11,12からなる分圧回路を用
いると、チャージポンプから出力される数mAの電流の大
半が分圧回路で消費されてしまい、昇圧回路としての機
能を果たさなくなる。そこで、分圧回路での消費電流
を、たとえば５μＡ程度まで低減するひとつの方法とし
て、ゲート幅（Ｗ）を２ミクロン、ゲート長（Ｌ）を10
00ミクロン程度、すなわちW/Lを0.002程度にする方法が
考えられる。ところがMOS型トランジスタ11,12のゲート
をこのようなサイズにすると、本来のゲート幅（Ｗ）が
２ミクロンしかないため、仮にその寸法が±0.2ミクロ
ンばらついても、ばらつきの影響が非常に大きくなり、
デバイスの安定性が悪くなる。また、ゲートのサイズが
この程度になると、ゲートのもつ浮遊容量も大きくな
る。このため回路の応答性も悪くなる。このように、分
圧回路を用いた従来の昇圧回路では、回路の安定性と応
答性を損うことなく消費電流を低減することは極めて困
難である。
また、消費電流を低減するもうひとつの方法として、
分圧抵抗を高くすることが考えられる。たとえば20Vを1
5Vに分圧する場合、３ミクロン・プロセスでは約3mm2程
度のMOS型トランジスタを用いて100マイクロ・アンペア
程度の消費電流となる。この消費電流を低減するために
は、分圧回路の両端の電源間に分圧抵抗として作用する
MOS型トランジスタを数多く（上の例の場合十数個）挿
入すればよい。このようにすれば、分圧回路に流れる電
流の値を数マイクロ・アンペア低減することができる。
ところが、この場合には各MOS型トランジスタの閾値電
圧のばらつきに対して敏感になる。すなわち、昇圧回路
中に分圧回路を用いた場合、分圧回路を構成する素子の
ばらつきにより、第１の電源出力端子OUT0の第１の出力
電圧V0を精度よくクランプしても、第２の電源出力端子
OUT1の第２の出力電圧V1は、第１の電源出力端子OUT0の
第１の出力電圧V0以上のばらつきをもってしまう。この
ため、この方法によっても回路の安定性は悪くなる。
分圧抵抗を高くすることが考えられる。たとえば20Vを1
5Vに分圧する場合、３ミクロン・プロセスでは約3mm2程
度のMOS型トランジスタを用いて100マイクロ・アンペア
程度の消費電流となる。この消費電流を低減するために
は、分圧回路の両端の電源間に分圧抵抗として作用する
MOS型トランジスタを数多く（上の例の場合十数個）挿
入すればよい。このようにすれば、分圧回路に流れる電
流の値を数マイクロ・アンペア低減することができる。
ところが、この場合には各MOS型トランジスタの閾値電
圧のばらつきに対して敏感になる。すなわち、昇圧回路
中に分圧回路を用いた場合、分圧回路を構成する素子の
ばらつきにより、第１の電源出力端子OUT0の第１の出力
電圧V0を精度よくクランプしても、第２の電源出力端子
OUT1の第２の出力電圧V1は、第１の電源出力端子OUT0の
第１の出力電圧V0以上のばらつきをもってしまう。この
ため、この方法によっても回路の安定性は悪くなる。
また、チャージポンプ電源は、外部電源を単に分割し
供給する電源に比して、面積当りの供給電力が非常に少
ない。このため、分圧回路での微少な消費電力を補償す
るためにチャージポンプの能力を高めると、半導体集積
回路内におけるチャージポンプの占める面積が非常に大
きくなり、チップサイズそのものが大きくなるという問
題がある。
供給する電源に比して、面積当りの供給電力が非常に少
ない。このため、分圧回路での微少な消費電力を補償す
るためにチャージポンプの能力を高めると、半導体集積
回路内におけるチャージポンプの占める面積が非常に大
きくなり、チップサイズそのものが大きくなるという問
題がある。
このような問題を解決するために、出願人は特願昭62
−122931号および米国特許第4,839,787号として、チャ
ージポンプの中間ノードより中間電位を取出し、この中
間電位によって降圧用のMOS型トランジスタ（第８図に
おけるトランジスタ13）をゲートする昇圧回路を提示し
た。この昇圧回路によれば、低消費電力で、安定性がよ
く、しかも半導体集積回路化した場合のチップ面積を縮
小することができる。
−122931号および米国特許第4,839,787号として、チャ
ージポンプの中間ノードより中間電位を取出し、この中
間電位によって降圧用のMOS型トランジスタ（第８図に
おけるトランジスタ13）をゲートする昇圧回路を提示し
た。この昇圧回路によれば、低消費電力で、安定性がよ
く、しかも半導体集積回路化した場合のチップ面積を縮
小することができる。
ところで、この種の昇圧回路をMNOS形のEEPROMの高電
圧パルス発生回路として用いる場合、EEPROMの動作モー
ドに応じて昇圧回路の出力電圧を変化させたい場合があ
る。
圧パルス発生回路として用いる場合、EEPROMの動作モー
ドに応じて昇圧回路の出力電圧を変化させたい場合があ
る。
ところが、特願昭62−122931号および米国特許第4,83
9,787号に示した昇圧回路は、中間電圧を取出す中間ノ
ードに位置によって、一義的に決まる出力電圧しか得ら
れない。このため、この昇圧回路をMNOS形のEEPROMに組
込んでも、EEPROMの動作モードに応じて出力電圧の値を
変化させることはできない。
9,787号に示した昇圧回路は、中間電圧を取出す中間ノ
ードに位置によって、一義的に決まる出力電圧しか得ら
れない。このため、この昇圧回路をMNOS形のEEPROMに組
込んでも、EEPROMの動作モードに応じて出力電圧の値を
変化させることはできない。
本発明はこのような従来の問題を解決するものであ
り、消費電力が少なく、安定性が良く、半導体集積回路
化した場合のチップ面積を縮小することができ、しかも
EEPROM等に組込んだ場合に、動作モード等に応じて異な
る値の出力電圧を選択的に取出すことのできる昇圧回路
を提供することを目的とする。
り、消費電力が少なく、安定性が良く、半導体集積回路
化した場合のチップ面積を縮小することができ、しかも
EEPROM等に組込んだ場合に、動作モード等に応じて異な
る値の出力電圧を選択的に取出すことのできる昇圧回路
を提供することを目的とする。
課題を解決するための手段 本発明は、チャージポンプの中間ノードから中間電位
を取り出し、この中間電位によって降圧用MOS型トラン
ジスタを制御するとともに、チャージポンプにおける中
間ノードの取り出し段数を変化させることにより中間電
位を変化させ、チャージポンプからの第２の出力電圧を
変化させるようにしたものである。
を取り出し、この中間電位によって降圧用MOS型トラン
ジスタを制御するとともに、チャージポンプにおける中
間ノードの取り出し段数を変化させることにより中間電
位を変化させ、チャージポンプからの第２の出力電圧を
変化させるようにしたものである。
作用 このようにすれば、分圧回路を用いる必要がないから
消費電力の低減と高い安定性とチップ面積の縮小が図
れ、しかも中間ノードの取り出し段数を変化させるだけ
でチャージポンプの出力電圧を簡単に変化させることが
できる。
消費電力の低減と高い安定性とチップ面積の縮小が図
れ、しかも中間ノードの取り出し段数を変化させるだけ
でチャージポンプの出力電圧を簡単に変化させることが
できる。
実施例 以下、本発明の実施例を図面とともに説明する。
第１図は本発明の昇圧回路の第１の実施例を示す回路
図である。
図である。
第１図において、ダイオード接続されたＮチャネルMO
S型トランジスタ２〜5,16〜18とキャパシタ６〜9,19,20
からなる６段の単位回路を直列接続してチャージポンプ
を構成している。このチャージポンプにおいて、電源入
力端子と電源出力端子の中間ノート（第１図の例では電
源入力端側から数えて４段目）より中間電位を取出して
いる。そしてこの中間電位により、第１の電源出力端子
OUT0と第２の電源出力端子OUT1とを結ぶ降圧用MOS型ト
ランジスタ13をゲートする。そして第１の電源出力端子
OUT0の電圧V0は、たとえば同一出願人の出願した特願昭
62−122932号に示したような電圧検知回路（図示せず）
に供給され、第２の電源出力端子OUT1の電圧V1は負荷
（図示せず）に供給される。なおキャパシタ10,14は電
圧用V0,V1のリップル分を軽減するための平滑用キャパ
シタである。電源入力端子と初段の単位回路の入力側の
トランジスタ２のゲート側にはMOS型トランジスタ１が
接続されている。このMOS型トランジスタ１は、たとえ
ばこの昇圧回路を組込んだEEPROMが動作モードＡのと
き、そのゲートに加えられるローレベルの選択信号V
1（Ａ）によってオフする。一方、電源入力端子と２段
目の単位回路のトランジスタ４のゲートの間にはMOS型
トランジスタ21が接続されている。このMOS型トランジ
スタ21は、たとえばEEPROMが動作モードＢのとき、その
ゲートに加えられるロウレベルの選択信号VI（Ｂ）によ
ってオフする。すなわち、トランジスタ１と21は、動作
モードA,Bに応じていずれか一方のみが選択的にオフす
る。
S型トランジスタ２〜5,16〜18とキャパシタ６〜9,19,20
からなる６段の単位回路を直列接続してチャージポンプ
を構成している。このチャージポンプにおいて、電源入
力端子と電源出力端子の中間ノート（第１図の例では電
源入力端側から数えて４段目）より中間電位を取出して
いる。そしてこの中間電位により、第１の電源出力端子
OUT0と第２の電源出力端子OUT1とを結ぶ降圧用MOS型ト
ランジスタ13をゲートする。そして第１の電源出力端子
OUT0の電圧V0は、たとえば同一出願人の出願した特願昭
62−122932号に示したような電圧検知回路（図示せず）
に供給され、第２の電源出力端子OUT1の電圧V1は負荷
（図示せず）に供給される。なおキャパシタ10,14は電
圧用V0,V1のリップル分を軽減するための平滑用キャパ
シタである。電源入力端子と初段の単位回路の入力側の
トランジスタ２のゲート側にはMOS型トランジスタ１が
接続されている。このMOS型トランジスタ１は、たとえ
ばこの昇圧回路を組込んだEEPROMが動作モードＡのと
き、そのゲートに加えられるローレベルの選択信号V
1（Ａ）によってオフする。一方、電源入力端子と２段
目の単位回路のトランジスタ４のゲートの間にはMOS型
トランジスタ21が接続されている。このMOS型トランジ
スタ21は、たとえばEEPROMが動作モードＢのとき、その
ゲートに加えられるロウレベルの選択信号VI（Ｂ）によ
ってオフする。すなわち、トランジスタ１と21は、動作
モードA,Bに応じていずれか一方のみが選択的にオフす
る。
チャージポンプ各段には隣接ポンプに各々正・反逆位
相のクロック信号CLK,▲▼が印加されており、そ
の振幅は電源電圧と同じVCCである。第１図の実施例に
おいては、初段および２段目の単位回路のキャパシタ6,
7とクロック信号ラインの間にNANDゲート22,23が接続さ
れており、NANDゲート22,23の一方の入力端子には、EEP
ROMが動作モードＢのときロウレベルとなる選択信号VI
（Ｂ）が印加される。すなわち、NANDゲート22,23は、
動作モードＢのとき共にクロック信号CLK,▲▼を
キャパシタ6,7に印加し、動作モードＡのときはクロッ
ク信号CLK,▲▼を遮断する。
相のクロック信号CLK,▲▼が印加されており、そ
の振幅は電源電圧と同じVCCである。第１図の実施例に
おいては、初段および２段目の単位回路のキャパシタ6,
7とクロック信号ラインの間にNANDゲート22,23が接続さ
れており、NANDゲート22,23の一方の入力端子には、EEP
ROMが動作モードＢのときロウレベルとなる選択信号VI
（Ｂ）が印加される。すなわち、NANDゲート22,23は、
動作モードＢのとき共にクロック信号CLK,▲▼を
キャパシタ6,7に印加し、動作モードＡのときはクロッ
ク信号CLK,▲▼を遮断する。
次に第１図の実施例の動作を説明する。
まず、動作モードＡのときの動作を説明する。
このときは、トランジスタ１がオフ、トランジスタ21
がオンとなり、同時にNANDゲート22,23によってクロッ
ク信号CLK,▲▼のキャパシタ6,7への伝達が遮断
される。このため、チャージポンプの動作段数（動作個
数）は、トランジスタ4,5,16〜18とキャパシタ8,9,19,2
0からなる４段となり、中間電位を取出す中間ノードは
２段目となる。この状態で、電源入力端子に接続された
電源VCCよりトランジスタ21,4を介してチャージポンプ
に流入した電荷は、振幅VCCの正・反２相のクロック信
号CLK,▲▼によりコントロールされた４段のチャ
ージポンプは順次転送される。
がオンとなり、同時にNANDゲート22,23によってクロッ
ク信号CLK,▲▼のキャパシタ6,7への伝達が遮断
される。このため、チャージポンプの動作段数（動作個
数）は、トランジスタ4,5,16〜18とキャパシタ8,9,19,2
0からなる４段となり、中間電位を取出す中間ノードは
２段目となる。この状態で、電源入力端子に接続された
電源VCCよりトランジスタ21,4を介してチャージポンプ
に流入した電荷は、振幅VCCの正・反２相のクロック信
号CLK,▲▼によりコントロールされた４段のチャ
ージポンプは順次転送される。
この場合のチャージポンプの各ノードの電圧波形の概
念図を第２図に示す。ここで第１の電源出力端子OUT0の
電圧をV0、流出する電流総和をI,各MOS型トランジスタ
の閾値電圧をVTとする。
念図を第２図に示す。ここで第１の電源出力端子OUT0の
電圧をV0、流出する電流総和をI,各MOS型トランジスタ
の閾値電圧をVTとする。
ここでは、動作１段目のチャージポンプに着目して説
明を行う。なお、簡単のためにクロック信号は時間ゼロ
でVCC幅振れるものとし、またチャージポンプ用のキャ
パシタ8,9,19,20の容量は浮遊容量に比べて十分に大き
いものとする。まず、キャパシタ８に接続されたクロッ
ク信号CLKがロウ時にはこのキャパシタ８の電位はVCC−
VTである。位相１でクロック信号CLKが立ち上がり、１
段目のキャパシタ８の電位は一瞬VCC−VT＋VCCまで上昇
し、トップ値をとる。またこの瞬間には次段のキャパシ
タ用のクロック信号▲▼が立ち下がるために、１
段目の電荷はMOS型トランジスタ５を介して次段に転送
され、キャパシタ８の電位はこの際電位変化−dVを起こ
す。次に位相２ではキャパシタ８のクロック信号CLKが
立ち下がるため、キャパシタ８の電位は−VCC変化し、
このため一瞬ボトム値になり、その後前段からの電荷を
受けることにより、＋dV電位が変化し、このノード電位
がVCC−VTになる。ここで２相のクロック周波数をｆ［H
z］，チャージポンプのキャパシタ容量をＣ［Ｆ］と
し、その定常状態を考えると、このキャパシタ８からキ
ャパシタ９に１回に転送される電荷Ｃ・dVは第１の電源
出力端子OUT0からの１クロック時間当たりの流出電流総
和I/fに等しい。これにより、dV＝I/fCとなる。このよ
うなサイクルが各チャージポンプにおいて起こる。
明を行う。なお、簡単のためにクロック信号は時間ゼロ
でVCC幅振れるものとし、またチャージポンプ用のキャ
パシタ8,9,19,20の容量は浮遊容量に比べて十分に大き
いものとする。まず、キャパシタ８に接続されたクロッ
ク信号CLKがロウ時にはこのキャパシタ８の電位はVCC−
VTである。位相１でクロック信号CLKが立ち上がり、１
段目のキャパシタ８の電位は一瞬VCC−VT＋VCCまで上昇
し、トップ値をとる。またこの瞬間には次段のキャパシ
タ用のクロック信号▲▼が立ち下がるために、１
段目の電荷はMOS型トランジスタ５を介して次段に転送
され、キャパシタ８の電位はこの際電位変化−dVを起こ
す。次に位相２ではキャパシタ８のクロック信号CLKが
立ち下がるため、キャパシタ８の電位は−VCC変化し、
このため一瞬ボトム値になり、その後前段からの電荷を
受けることにより、＋dV電位が変化し、このノード電位
がVCC−VTになる。ここで２相のクロック周波数をｆ［H
z］，チャージポンプのキャパシタ容量をＣ［Ｆ］と
し、その定常状態を考えると、このキャパシタ８からキ
ャパシタ９に１回に転送される電荷Ｃ・dVは第１の電源
出力端子OUT0からの１クロック時間当たりの流出電流総
和I/fに等しい。これにより、dV＝I/fCとなる。このよ
うなサイクルが各チャージポンプにおいて起こる。
以上の動作は、次のようにも説明できる。実際のチャ
ージポンプにおいては、ダイオード接続されたMOS型ト
ランジスタ（動作モードＡにおいてはトランジスタ5,16
〜18）の入力側に各トランジスタ5,16〜18のオン抵抗が
直列に挿入される。このため、チャージポンプ各段は、
キャパシタ8,9,19,20とオン抵抗とによる時定数をも
つ。このため、各段にクロック信号CLK,▲▼が加
わると、各中間ノードの電位は、クロック信号の立上り
時（又は立下り時）に瞬間的にトップ電圧（又はボトム
電圧）になり、その上記定数にしたがってハイレベルの
定常電圧（又はロウレベルの定常電圧）に変化する。し
たがって、クロック信号CLK,▲▼の立上り、立下
りが十分に急峻であるとすると、ｎ段目のトップ電圧、
ハイレベルの定常電圧、ロウレベルの定常電圧、ボトム
電圧はそれぞれ次の（１）〜（４）式で表わされる。
ージポンプにおいては、ダイオード接続されたMOS型ト
ランジスタ（動作モードＡにおいてはトランジスタ5,16
〜18）の入力側に各トランジスタ5,16〜18のオン抵抗が
直列に挿入される。このため、チャージポンプ各段は、
キャパシタ8,9,19,20とオン抵抗とによる時定数をも
つ。このため、各段にクロック信号CLK,▲▼が加
わると、各中間ノードの電位は、クロック信号の立上り
時（又は立下り時）に瞬間的にトップ電圧（又はボトム
電圧）になり、その上記定数にしたがってハイレベルの
定常電圧（又はロウレベルの定常電圧）に変化する。し
たがって、クロック信号CLK,▲▼の立上り、立下
りが十分に急峻であるとすると、ｎ段目のトップ電圧、
ハイレベルの定常電圧、ロウレベルの定常電圧、ボトム
電圧はそれぞれ次の（１）〜（４）式で表わされる。
ｎ段目のトップ電圧 VHPn＝ｎ・（VCC−VT）＋VCC−（ｎ−１）・Ｉ・RS ……（１） ｎ段目のハイレベル定常電圧 VHn＝ｎ・（VCC−VT）＋VCC−ｎ・Ｉ・RS ……（２） ｎ段目のロウレベル定常電圧 VLn＝ｎ・（VCC−VT）−（ｎ−１）・Ｉ・RS……（３） ｎ段目のボトム電圧 VLPn＝ｎ・（VCC−VT）−ｎ・Ｉ・RS ……（４） ここでRSは１段当たりの等価抵抗RS＝1/fCである。ま
た上記（１）〜（４）式は、第１の電源出力端子OUT0の
第１の出力電圧V0と入力電源電圧VCCを用いて下記のよ
うにも表せる。式中のＮはチャージポンプ総段数を示
す。
た上記（１）〜（４）式は、第１の電源出力端子OUT0の
第１の出力電圧V0と入力電源電圧VCCを用いて下記のよ
うにも表せる。式中のＮはチャージポンプ総段数を示
す。
VHn＝ｎ・V0/N＋（Ｎ−ｎ）・（VCC−VT）/N＋Ｖ ……（５） VHPn＝VHn＋Ｉ・RS ……（６） VLn＝（ｎ−１）・V0/N ＋（Ｎ−ｎ＋１）・（VCC−VT）/N ……（７） VLPn＝nLn−Ｉ・RS ……（８） （７）式から、ｎ段目より取った中間ノードの中間電
位のロウの定常電位は、第１の電源出力端子OUT0の第１
の出力電圧V0と電源入力端子の電圧VCCよりVT低い値と
の間をＮ−ｎ＋1:n−１に内分した電位、即ち分圧した
値になっていることが判る。
位のロウの定常電位は、第１の電源出力端子OUT0の第１
の出力電圧V0と電源入力端子の電圧VCCよりVT低い値と
の間をＮ−ｎ＋1:n−１に内分した電位、即ち分圧した
値になっていることが判る。
第１図の実施例の動作モードＡにおいては、全段数４
段のチャージポンプの２段目の中間ノードから中間電位
を得ているから、上記（１）〜（８）式においてｎ＝２
の場合に当たる。そしてこの昇圧回路では、第２の電源
出力端子OUT1からは、降圧用のMOS型トランジスタ13の
ゲートに加えられる電圧の最大値よりMOS型トランジス
タ13の閾値電圧VT分だけ低い値がもうひとつの電源電圧
（第２の出力電圧）V1として取り出される。すなわち、
第２の出力電圧V1は V1＝ｎ・V0/N＋（Ｎ−ｎ）・（VCC−VT）/N＋Ｉ・RS ……（９） となる。
段のチャージポンプの２段目の中間ノードから中間電位
を得ているから、上記（１）〜（８）式においてｎ＝２
の場合に当たる。そしてこの昇圧回路では、第２の電源
出力端子OUT1からは、降圧用のMOS型トランジスタ13の
ゲートに加えられる電圧の最大値よりMOS型トランジス
タ13の閾値電圧VT分だけ低い値がもうひとつの電源電圧
（第２の出力電圧）V1として取り出される。すなわち、
第２の出力電圧V1は V1＝ｎ・V0/N＋（Ｎ−ｎ）・（VCC−VT）/N＋Ｉ・RS ……（９） となる。
次に動作モードＢのときの動作を説明する。
このときは選択信号VI（Ａ）およびVI（Ｂ）により、
MOS型トランジスタ１がオン,MOS型トランジスタ21がオ
フとなり、NANDゲート22,23はクロック信号CLK,▲
▼をそのまま通過させる状態となる。このため、チャ
ージポンプは、動作モードＡのときの４段分の前段に、
更にMOS型トランジスタ3,4とキャパシタ6,7からなる２
段の単位回路が追加され、合計６段のチャージポンプと
なる。そして中間電位はその４段目の中間ノードから取
り出される。
MOS型トランジスタ１がオン,MOS型トランジスタ21がオ
フとなり、NANDゲート22,23はクロック信号CLK,▲
▼をそのまま通過させる状態となる。このため、チャ
ージポンプは、動作モードＡのときの４段分の前段に、
更にMOS型トランジスタ3,4とキャパシタ6,7からなる２
段の単位回路が追加され、合計６段のチャージポンプと
なる。そして中間電位はその４段目の中間ノードから取
り出される。
この場合にも、ｎ段目のトップ電圧，ハイレベル定常
電圧，ロウレベル定常電圧，ボトム電圧は（１）〜
（８）式で表わされ、第２の電源電圧V1は（９）式のよ
うに表わされる。
電圧，ロウレベル定常電圧，ボトム電圧は（１）〜
（８）式で表わされ、第２の電源電圧V1は（９）式のよ
うに表わされる。
以上の説明からわかるように、第１図の実施例におい
ては、動作モードＡ（Ｎ＝4,n＝２）のとき、第２の電
源出力端子OUT1から V1＝1/2（V0＋VCC−VT）＋Ｉ・RS の電圧が得られる。一方、動作モードＢ（Ｎ＝6,n＝
４）のとき、第２の電源出力端子OUT1から V1＝1/3（V0＋2VCC−2VT）＋Ｉ・RS の電圧が得られる。
ては、動作モードＡ（Ｎ＝4,n＝２）のとき、第２の電
源出力端子OUT1から V1＝1/2（V0＋VCC−VT）＋Ｉ・RS の電圧が得られる。一方、動作モードＢ（Ｎ＝6,n＝
４）のとき、第２の電源出力端子OUT1から V1＝1/3（V0＋2VCC−2VT）＋Ｉ・RS の電圧が得られる。
言い換えれば、動作モードの変更に応じて出力電圧V1
の値を ΔV1＝1/6（V0＋VCC−VT） だけ変化させることができる。
の値を ΔV1＝1/6（V0＋VCC−VT） だけ変化させることができる。
次に、第１図に示す昇圧回路をMNOS形のEEPROMの高電
圧パルス発生回路として用いた場合の動作を説明する。
圧パルス発生回路として用いた場合の動作を説明する。
第３図はMNOS形EEPROMの各動作モードにおける電圧関
係の一例を模式的に示したものである。
係の一例を模式的に示したものである。
第３図（ａ）は書込み時を表わしている。このときは
ゲートＧに15V、ソースS,ドレインＤに0V、基板SUBに0V
の電圧を印加する。第３図（ｂ）は書込み禁止時を表わ
しており、ゲートＧに15V、ソースS,ドレインＤに15V、
基板SUBに0Vの電圧を印加する。第３図（ｃ）は消去時
表わしており、ゲートＧに0V、ソースS,ドレインＤには
任意の電圧（たとえば15V）、基板SUBに15Vの電圧を印
加する。
ゲートＧに15V、ソースS,ドレインＤに0V、基板SUBに0V
の電圧を印加する。第３図（ｂ）は書込み禁止時を表わ
しており、ゲートＧに15V、ソースS,ドレインＤに15V、
基板SUBに0Vの電圧を印加する。第３図（ｃ）は消去時
表わしており、ゲートＧに0V、ソースS,ドレインＤには
任意の電圧（たとえば15V）、基板SUBに15Vの電圧を印
加する。
或る種のEEPROMにおいては、データの書込み時に比
べ、データの消去時に１桁程度長い時間がかかる。そし
て、一般的に言って、データの書込み，消去時間はMNOS
形トランジスタの閾値の深さで決まり、その閾値の深さ
は主として電圧と時間によって支配される。そこで、第
３図（ｃ）に示す消去時においては、ソースS,ドレイン
Ｄの電圧および基板SUBの電圧を本来の印加電圧15Vより
高い、たとえば20V程度の電圧とし、それによってデー
タの消去に要する時間を短縮させる方法が考えられる。
また、共通ゲートラインに接続された、たとえば16ビッ
ト分のMNOS形トランジスタに一括してデータ“1"を書込
む場合は、すべてのMNOS形トランジスタの電圧を第３図
（ａ）のように設定すればよいが、16ビット分のうちの
何ビット分かをデータ“0"のままに維持する。つまりデ
ータの書込みを禁止しなければならないときには、その
トランジスタのみ第３図（ｂ）のようにソースS,ドレイ
ンＤの電圧を15Vにする必要がある。ところが、書込み
時（書込み禁止時）にも消去時と同様にソースS,ドレイ
ンＤの電圧を20V近くまで高めると、ソースS,ドレイン
Ｄの各拡散領域でブレークダウンが発生し、リーク電流
が大きくなる。このため、ソースS,ドレインＤの電圧が
一旦低下し、その後昇圧されて再び高くなり、この高電
圧が再びリーク電流によって低下するという動作を繰り
返し、ソースS,ドレインＤの電圧が断続的に低下して書
込み禁止動作が行われなくなる。そこで、書込み時（書
込み禁止時）には、消去時は異なり、ソースS,ドレイン
Ｄの電圧を15Vに維持する必要がある。前述の通り、デ
ータの書込み（書込み禁止）に要する時間は、データの
消去に要する時間より１桁近く短い。したがって、仮に
各トランジスタのソースS,ドレインＤの電圧を高くしな
くても、もともと書込み（書込み禁止）に要する時間が
短いから、トータル的には書込み，書込み禁止，消去の
各動作を高速化することができる。
べ、データの消去時に１桁程度長い時間がかかる。そし
て、一般的に言って、データの書込み，消去時間はMNOS
形トランジスタの閾値の深さで決まり、その閾値の深さ
は主として電圧と時間によって支配される。そこで、第
３図（ｃ）に示す消去時においては、ソースS,ドレイン
Ｄの電圧および基板SUBの電圧を本来の印加電圧15Vより
高い、たとえば20V程度の電圧とし、それによってデー
タの消去に要する時間を短縮させる方法が考えられる。
また、共通ゲートラインに接続された、たとえば16ビッ
ト分のMNOS形トランジスタに一括してデータ“1"を書込
む場合は、すべてのMNOS形トランジスタの電圧を第３図
（ａ）のように設定すればよいが、16ビット分のうちの
何ビット分かをデータ“0"のままに維持する。つまりデ
ータの書込みを禁止しなければならないときには、その
トランジスタのみ第３図（ｂ）のようにソースS,ドレイ
ンＤの電圧を15Vにする必要がある。ところが、書込み
時（書込み禁止時）にも消去時と同様にソースS,ドレイ
ンＤの電圧を20V近くまで高めると、ソースS,ドレイン
Ｄの各拡散領域でブレークダウンが発生し、リーク電流
が大きくなる。このため、ソースS,ドレインＤの電圧が
一旦低下し、その後昇圧されて再び高くなり、この高電
圧が再びリーク電流によって低下するという動作を繰り
返し、ソースS,ドレインＤの電圧が断続的に低下して書
込み禁止動作が行われなくなる。そこで、書込み時（書
込み禁止時）には、消去時は異なり、ソースS,ドレイン
Ｄの電圧を15Vに維持する必要がある。前述の通り、デ
ータの書込み（書込み禁止）に要する時間は、データの
消去に要する時間より１桁近く短い。したがって、仮に
各トランジスタのソースS,ドレインＤの電圧を高くしな
くても、もともと書込み（書込み禁止）に要する時間が
短いから、トータル的には書込み，書込み禁止，消去の
各動作を高速化することができる。
このように、MNOS形のEEPROMにおいては、様々な理由
から、各トランジスタに加える電圧を変えたい場合があ
る。
から、各トランジスタに加える電圧を変えたい場合があ
る。
そこで、第１図に示す昇圧回路に、EEPROMの動作モー
ドに応じて選択信号VI（Ａ）,VI（Ｂ）を印加し、チャ
ージポンプの段数を変化させれば、第２の電源出力端子
OUT1に出力される第２の出力電圧V1を変化させることが
でき、その第２の出力電圧V1をMNOS形トランジスタの各
電極に印加することによって、正確で高速の書込み，消
去，および書込み禁止動作が可能となる。
ドに応じて選択信号VI（Ａ）,VI（Ｂ）を印加し、チャ
ージポンプの段数を変化させれば、第２の電源出力端子
OUT1に出力される第２の出力電圧V1を変化させることが
でき、その第２の出力電圧V1をMNOS形トランジスタの各
電極に印加することによって、正確で高速の書込み，消
去，および書込み禁止動作が可能となる。
なお、第１図からも明らかなように、第１図の実施例
においては第８図に示したような分圧回路が存在しな
い。このため、不要な電流を消耗することなく入力電源
電圧と第２の電源出力端子OUT1の間の電圧を取出すこと
ができる。また分圧回路を用いないため、回路の安定性
が優れ、しかも半導体集積回路化した場合、チャージポ
ンプの占める面積を小さくすることができるから、チッ
プサイズも小さくすることができる。
においては第８図に示したような分圧回路が存在しな
い。このため、不要な電流を消耗することなく入力電源
電圧と第２の電源出力端子OUT1の間の電圧を取出すこと
ができる。また分圧回路を用いないため、回路の安定性
が優れ、しかも半導体集積回路化した場合、チャージポ
ンプの占める面積を小さくすることができるから、チッ
プサイズも小さくすることができる。
さらに、第１図の実施例のように、チャージポンプの
入力段側で段数を切換え、それによって第２の出力電圧
V1を変化させるようにした場合、電圧切換を“0",“1"
のロジックで制御できるという利点がある。出力電圧V1
を変化させる別の方法として、第２の電源出力端子OUT1
の後段に降圧手段を設ける方法も考えられるが、この場
合、降圧手段を構成するトランジスタのソースあるいは
ドレインに15V前後の電圧が加わるため、そのトランジ
スタのゲートにも15V前後の電圧を加えなければならな
い。このため、“0",“1"のロジックで制御する第１図
の実施例に比べ、回路構成上種々の問題が発生しやす
い。
入力段側で段数を切換え、それによって第２の出力電圧
V1を変化させるようにした場合、電圧切換を“0",“1"
のロジックで制御できるという利点がある。出力電圧V1
を変化させる別の方法として、第２の電源出力端子OUT1
の後段に降圧手段を設ける方法も考えられるが、この場
合、降圧手段を構成するトランジスタのソースあるいは
ドレインに15V前後の電圧が加わるため、そのトランジ
スタのゲートにも15V前後の電圧を加えなければならな
い。このため、“0",“1"のロジックで制御する第１図
の実施例に比べ、回路構成上種々の問題が発生しやす
い。
第４図は第１図の実施例を２つ組合せた本発明の第２
の実施例を示すものである。第４図において、第１図と
同一符号の素子は同一機能をもっている。また１′〜2
3′は、第１図の１〜23と同一機能をもち、別系統のチ
ャージポンプを構成する素子である。各チャージポンプ
の電源入力端子には電源VCCが接続されており、電源出
力端子は共通に接続されている。クロック信号CLK,▲
▼は、互いに逆相の関係となるように２つのチャー
ジポンプの各段に印加されている。このため出力電圧等
については、第１図の実施例と同じであるが、互いのチ
ャージポンプが動作する位相が逆であるため、第1,第２
の電源出力端子OUT0,OUT1の第1,第２の出力電圧V0,V1の
リップル分が低減される。
の実施例を示すものである。第４図において、第１図と
同一符号の素子は同一機能をもっている。また１′〜2
3′は、第１図の１〜23と同一機能をもち、別系統のチ
ャージポンプを構成する素子である。各チャージポンプ
の電源入力端子には電源VCCが接続されており、電源出
力端子は共通に接続されている。クロック信号CLK,▲
▼は、互いに逆相の関係となるように２つのチャー
ジポンプの各段に印加されている。このため出力電圧等
については、第１図の実施例と同じであるが、互いのチ
ャージポンプが動作する位相が逆であるため、第1,第２
の電源出力端子OUT0,OUT1の第1,第２の出力電圧V0,V1の
リップル分が低減される。
すなわち、第１図の実施例のように一系統のチャージ
ポンプだけの場合、ちょうど半波整流電圧を平滑したと
きのような脈流が生じ、リップル分も大きくなるが、第
４図の実施例のように２系統のチャージポンプを相互に
逆相で駆動すると、ちょうど両波整流電圧を平滑したと
きのような脈流となり、それだけリップル分が低減され
る。
ポンプだけの場合、ちょうど半波整流電圧を平滑したと
きのような脈流が生じ、リップル分も大きくなるが、第
４図の実施例のように２系統のチャージポンプを相互に
逆相で駆動すると、ちょうど両波整流電圧を平滑したと
きのような脈流となり、それだけリップル分が低減され
る。
第５図は本発明の第３の実施例を示すものであり、第
１図の実施例の中間ノードと降圧用MOS型トランジスタ1
3の間に、ダイオード接続されたMOS型トランジスタ24と
平滑用キャパシタ25を挿入したものである。このように
すれば、降圧用MOS型トランジスタ13のゲート電圧が安
定化され、第２の出力電圧V1も安定化される。
１図の実施例の中間ノードと降圧用MOS型トランジスタ1
3の間に、ダイオード接続されたMOS型トランジスタ24と
平滑用キャパシタ25を挿入したものである。このように
すれば、降圧用MOS型トランジスタ13のゲート電圧が安
定化され、第２の出力電圧V1も安定化される。
この理由は次の通りである。前述の通り、第２の電源
出力端子OUT1からは、MOS型トランジスタ13のゲートに
加えられる電圧の最大値よりMOS型トランジスタ13の閾
値電圧VTだけ低い値の電圧が第２の出力電圧V1として取
り出される。そしてMOS型トランジスタ13のゲートに加
えられる電圧は、中間ノードからの電圧であるため、ク
ロック信号CLK,▲▼に同期して周期的に変動して
いる。したがって、たとえばゲート電圧が11Vと16Vの間
で変動し、MOS型トランジスタ13の閾値電圧VTが1Vであ
ったとすると、第２の出力電圧V1は10Vと15Vの間で変動
することになる。そこで、中間ノードと、MOS型トラン
ジスタ13の間にダイオード接続されたMOS型トランジス
タ24と平滑用キャパシタ25を接続し、このMOS型トラン
ジスタ24と平滑用キャパシタ25の整流平滑作用により、
降圧用MOS型トランジスタ13のゲートに加わる電圧を平
滑する。このようにすれば、出力電圧V1は、平坦化され
たゲート電圧から閾値電圧VTだけ低い値となり、安定化
された電圧となる。
出力端子OUT1からは、MOS型トランジスタ13のゲートに
加えられる電圧の最大値よりMOS型トランジスタ13の閾
値電圧VTだけ低い値の電圧が第２の出力電圧V1として取
り出される。そしてMOS型トランジスタ13のゲートに加
えられる電圧は、中間ノードからの電圧であるため、ク
ロック信号CLK,▲▼に同期して周期的に変動して
いる。したがって、たとえばゲート電圧が11Vと16Vの間
で変動し、MOS型トランジスタ13の閾値電圧VTが1Vであ
ったとすると、第２の出力電圧V1は10Vと15Vの間で変動
することになる。そこで、中間ノードと、MOS型トラン
ジスタ13の間にダイオード接続されたMOS型トランジス
タ24と平滑用キャパシタ25を接続し、このMOS型トラン
ジスタ24と平滑用キャパシタ25の整流平滑作用により、
降圧用MOS型トランジスタ13のゲートに加わる電圧を平
滑する。このようにすれば、出力電圧V1は、平坦化され
たゲート電圧から閾値電圧VTだけ低い値となり、安定化
された電圧となる。
第５図の実施例での出力電圧V1は V1＝ｎ・V0/N＋（Ｎ−ｎ）・（VCC−VT）/N ＋Ｉ・RS−VT ……（10） で与えられる。
なお、ダイオード接続されたMOS型トランジスタ24の
代りに通常ダイオードを用いても同様の効果が得られ
る。
代りに通常ダイオードを用いても同様の効果が得られ
る。
ところで、以上の実施例においては、中間ノードのト
ップ電圧（またはボトム電圧），言い換えれば、クロッ
ク信号CLK,▲▼の立上り（または立下り）の瞬間
の過渡応答のトップ値で降圧用のMOS型トラジスタ13の
ゲート電位が決定される。この過渡応答のトップ値は、
MOS型トランジスタ２〜5,16〜18のオン抵抗等のばらつ
きにより極めて不安定な値となる。したがってトップ値
で降圧用のMOS型トランジスタ13のゲート電位を決定す
ることは、設計上の精度を下げることになる。
ップ電圧（またはボトム電圧），言い換えれば、クロッ
ク信号CLK,▲▼の立上り（または立下り）の瞬間
の過渡応答のトップ値で降圧用のMOS型トラジスタ13の
ゲート電位が決定される。この過渡応答のトップ値は、
MOS型トランジスタ２〜5,16〜18のオン抵抗等のばらつ
きにより極めて不安定な値となる。したがってトップ値
で降圧用のMOS型トランジスタ13のゲート電位を決定す
ることは、設計上の精度を下げることになる。
そこで、第６図に第１図，第４図，第５図の実施例よ
り更に設計精度の高い本発明の第４の実施例を示す。
り更に設計精度の高い本発明の第４の実施例を示す。
第６図の実施例においては、中間ノードの前段のノー
ド信号がゲートに印加されるMOS型トランジスタ26を介
して中間ノードからの中間電位を取り出している。この
場合、新たに付加したMOS型トランジスタ26において、
ゲート電位とソース・ドレインのチャージポンプ側電位
とは逆位相で振れており、かつゲート側が一段低電位側
のノードに接続されているため、取り出した中間電位の
最大値はｎ段目のロウレベル定常値となり（トップ値で
はない）、精度の高い設計が可能となる。
ド信号がゲートに印加されるMOS型トランジスタ26を介
して中間ノードからの中間電位を取り出している。この
場合、新たに付加したMOS型トランジスタ26において、
ゲート電位とソース・ドレインのチャージポンプ側電位
とは逆位相で振れており、かつゲート側が一段低電位側
のノードに接続されているため、取り出した中間電位の
最大値はｎ段目のロウレベル定常値となり（トップ値で
はない）、精度の高い設計が可能となる。
このときの出力電圧V1は、 V1＝（ｎ＝１）・V0/N ＋（Ｎ−ｎ＋１）・（VCC−VT）/N−VT ……（11） で与えられる。そして（11）式からわかるように、この
実施例においては、出力電圧V1が、出力電圧V0とVCC−V
Tの２要素のみによって決定される（先の実施例ではす
べて電流Ｉの要素を含んでいた）。このことからも、第
６図の実施例によれば高い設計精度が得られることがわ
かる。
実施例においては、出力電圧V1が、出力電圧V0とVCC−V
Tの２要素のみによって決定される（先の実施例ではす
べて電流Ｉの要素を含んでいた）。このことからも、第
６図の実施例によれば高い設計精度が得られることがわ
かる。
第７図は本発明の第５の実施例を示すものである。第
７図において、チャージポンプ27は、第１図，第４図，
第５図，第６図に示したチャージポンプに相当する。電
圧検知回路28は、電圧検知用のトランジスタ29と負荷ト
ランジスタ30とインバータ31で構成されている。この電
圧検知回路28としては、特願昭62−12292号あるいは米
国特許第4,825,018号明細書に記載された電圧検知回路
を用いることができる。電圧検知回路28の出力は、クロ
ック信号源32に加えられ、その周波数を制御する。
７図において、チャージポンプ27は、第１図，第４図，
第５図，第６図に示したチャージポンプに相当する。電
圧検知回路28は、電圧検知用のトランジスタ29と負荷ト
ランジスタ30とインバータ31で構成されている。この電
圧検知回路28としては、特願昭62−12292号あるいは米
国特許第4,825,018号明細書に記載された電圧検知回路
を用いることができる。電圧検知回路28の出力は、クロ
ック信号源32に加えられ、その周波数を制御する。
第７図において、チャージポンプ27により入力電源電
圧VCCが昇圧され、第１の電源出力端子OUT0の第１の出
力電圧V0が予め定められた値を越えると、電圧検知用ト
ランジスタ29がオンし、インバータ31の出力がハイレベ
ルになる。その結果、クロック信号源32の周波数が低く
なり、チャージポンプ27の能力が低下して第１の電源出
力端子OUT0の第１の出力電圧V0が低下する。
圧VCCが昇圧され、第１の電源出力端子OUT0の第１の出
力電圧V0が予め定められた値を越えると、電圧検知用ト
ランジスタ29がオンし、インバータ31の出力がハイレベ
ルになる。その結果、クロック信号源32の周波数が低く
なり、チャージポンプ27の能力が低下して第１の電源出
力端子OUT0の第１の出力電圧V0が低下する。
逆に、第１の電源出力端子OUT0の第１の出力電圧V0が
予め定められた値以下に低下すると、電圧検知用トラン
ジスタ29がオフし、インバータ31の出力がロウレベルに
なる。その結果、クロック信号源32の周波数が高くな
り、チャージポンプ27の能力が高くなって、第１の電源
出力端子OUT0の第１の出力電圧V0が上昇する。
予め定められた値以下に低下すると、電圧検知用トラン
ジスタ29がオフし、インバータ31の出力がロウレベルに
なる。その結果、クロック信号源32の周波数が高くな
り、チャージポンプ27の能力が高くなって、第１の電源
出力端子OUT0の第１の出力電圧V0が上昇する。
このような動作を繰り返して第１の電源出力端子OUT0
の第１の出力電圧V0が、予め定められた電圧にクランプ
される。第１の出力電圧V0がクランプされると、第２の
電源出力端子OUT1の第２の出力電圧V1も、第１の出力電
圧V0よりMOS型トランジスタ13の閾値電圧VTだけ低い電
圧にクランプされる。したがって第２の電源出力端子OU
T1に接続される負荷に加わる電源電圧を安定化すること
ができる。
の第１の出力電圧V0が、予め定められた電圧にクランプ
される。第１の出力電圧V0がクランプされると、第２の
電源出力端子OUT1の第２の出力電圧V1も、第１の出力電
圧V0よりMOS型トランジスタ13の閾値電圧VTだけ低い電
圧にクランプされる。したがって第２の電源出力端子OU
T1に接続される負荷に加わる電源電圧を安定化すること
ができる。
なお、第７図の実施例においては、電圧検知回路28の
出力電圧でクロック信号源32の周波数を変化させ、第１
の出力電圧V0をクランプするようにしたが、第１の電源
出力端子OUT0と基準電位点の間にリークパスを設け、電
圧検知回路28の出力電圧でリークパスを制御し、第１の
出力電圧V0を所定の値にクランプしてもよい。
出力電圧でクロック信号源32の周波数を変化させ、第１
の出力電圧V0をクランプするようにしたが、第１の電源
出力端子OUT0と基準電位点の間にリークパスを設け、電
圧検知回路28の出力電圧でリークパスを制御し、第１の
出力電圧V0を所定の値にクランプしてもよい。
なお、第７図のチャージポンプ27として第６図の実施
例に示したチャージポンプを用いた場合、第２の出力電
圧V1が第１の出力電圧V0とVCC−VTの２要素のみで決定
され、電流Ｉの要素を含まないため、第２の出力電圧V1
の安定化が非常に容易になる。
例に示したチャージポンプを用いた場合、第２の出力電
圧V1が第１の出力電圧V0とVCC−VTの２要素のみで決定
され、電流Ｉの要素を含まないため、第２の出力電圧V1
の安定化が非常に容易になる。
また、以上の実施例では、いずれもチャージポンプの
単位回路をダイオード接続されたMOS型トランジスタで
構成したが、通常のダイオードで構成してもよい。
単位回路をダイオード接続されたMOS型トランジスタで
構成したが、通常のダイオードで構成してもよい。
発明の効果 本発明はチャージポンプにおける中間ノードの取り出
し段数を変化させることにより中間電位を変化させ、チ
ャージポンプから負荷に供給する第２の出力電圧を変化
させるようにしたものであるから、負荷の動作モード等
に応じて簡単に昇圧回路の出力電圧を変化させることが
できる。
し段数を変化させることにより中間電位を変化させ、チ
ャージポンプから負荷に供給する第２の出力電圧を変化
させるようにしたものであるから、負荷の動作モード等
に応じて簡単に昇圧回路の出力電圧を変化させることが
できる。
しかも、従来の昇圧回路のように分圧回路を用いるの
ではなく、中間ノードからの中間電位で降圧用MOS型ト
ランジスタを制御するため、消費電力が少なく、安定性
が良く、半導体集積回路化した場合のチップ面積を縮小
することのできる昇圧回路が実現できる。
ではなく、中間ノードからの中間電位で降圧用MOS型ト
ランジスタを制御するため、消費電力が少なく、安定性
が良く、半導体集積回路化した場合のチップ面積を縮小
することのできる昇圧回路が実現できる。
第１図は本発明の第１の実施例における昇圧回路の回路
図、第２図は第１図の昇圧回路の動作説明図、第３図は
第１図の昇圧回路を組込んだEEPROMの動作モードを模式
的に示す図、第４図は本発明の第２の実施例における昇
圧回路の回路図、第５図は本発明の第３の実施例におけ
る昇圧回路の回路図、第６図は本発明の第４の実施例に
おける昇圧回路の回路図、第７図は本発明の第５の実施
例における昇圧回路の回路図、第８図は従来の昇圧回路
を示す回路図である。 1,21……選択信号により制御されるMOS型トランジス
タ、２〜5,16〜18……単位回路を構成するダイオード接
続されたMOS型トランジスタ（ダイオード素子）、４〜
9,19,20……単位回路を構成するキャパシタ、10,14……
平滑用キャパシタ、13……降圧用MOS型トランジスタ、2
2,23……選択信号により制御されるNANDゲート、OUT0…
…第１の電源出力端子、OUT1……第２の電源出力端子、
24……ダイオード素子、25……平滑用キャパシタ、26…
…第１のMOS型トランジスタ。
図、第２図は第１図の昇圧回路の動作説明図、第３図は
第１図の昇圧回路を組込んだEEPROMの動作モードを模式
的に示す図、第４図は本発明の第２の実施例における昇
圧回路の回路図、第５図は本発明の第３の実施例におけ
る昇圧回路の回路図、第６図は本発明の第４の実施例に
おける昇圧回路の回路図、第７図は本発明の第５の実施
例における昇圧回路の回路図、第８図は従来の昇圧回路
を示す回路図である。 1,21……選択信号により制御されるMOS型トランジス
タ、２〜5,16〜18……単位回路を構成するダイオード接
続されたMOS型トランジスタ（ダイオード素子）、４〜
9,19,20……単位回路を構成するキャパシタ、10,14……
平滑用キャパシタ、13……降圧用MOS型トランジスタ、2
2,23……選択信号により制御されるNANDゲート、OUT0…
…第１の電源出力端子、OUT1……第２の電源出力端子、
24……ダイオード素子、25……平滑用キャパシタ、26…
…第１のMOS型トランジスタ。
Claims (7)
- 【請求項１】ダイオード素子の入力端にキャパシタの一
端を接続した複数の単位回路を、上記複数のダイオード
素子の極性を同方向に揃えて前段のダイオード素子の出
力端を後段のダイオード素子の入力端に接続するように
直列に接続し、かつ隣接する上記単位回路の各キャパシ
タの他端に互いに逆相のクロック信号を印加し、このク
ロック信号により前段のキャパシタに蓄積した電荷を後
段のキャパシタに転送しつつ順次昇圧するチャージポン
プと、 上記チャージポンプに電源を入力する電源入力端子と、 上記チャージポンプから第１の出力電圧を取り出すため
の第１の電源出力端子と、 上記チャージポンプから第２の出力電圧を取り出すため
の第２の電源出力端子と、 上記第1,第２の電源出力端子間にドレイン・ソース電極
が接続され、ゲート電極が上記チャージポンプの任意の
中間ノードに接続され、この中間ノードから上記ゲート
電極に印加される中間電位に応じて上記第１の出力電圧
を降圧し、上記第２の出力電圧として出力する降圧用MO
S型トランジスタと、 上記中間ノードの取り出し段数を変化させることにより
上記中間電位を変化させる手段と、を備えたことを特徴
とする昇圧回路。 - 【請求項２】電源入力端子と中間ノードとの間の単位回
路の動作個数を選択信号により変化させ、上記中間電位
を上記単位回路の動作個数に応じて変化させることを特
徴とする特許請求の範囲第１項記載の昇圧回路。 - 【請求項３】中間ノードと降圧用MOS型トランジスタの
ゲート電極間のダイオード素子を接続し、上記降圧用MO
S型トランジスタのゲート電極と基準電位点の間に平滑
用キャパシタを接続したことを特徴とする特許請求の範
囲第１項記載の昇圧回路。 - 【請求項４】中間ノードと降圧用MOS型トランジスタの
ゲート電極との間に第１のMOS型トランジスタのソース
・ドレイン電極を接続するとともに、上記第１のMOS型
トランジスタのゲート電極を上記中間ノードを取り出し
た単位回路の前段の単位回路の入力端子に接続し、降圧
用MOS型トランジスタのゲート電極と基準電位点の間に
平滑用キャパシタを接続したことを特徴とする特許請求
の範囲第１項記載の昇圧回路。 - 【請求項５】チャージポンプの第１の電源出力端子に、
上記第１の電源出力端子に出力される第１の出力電圧が
予め定められた値を越えたかどうかを検知する電圧検知
回路を接続し、上記電圧検知回路の出力により上記チャ
ージポンプの第１の出力電圧を上記予め定められた値に
クランプすることを特徴とする特許請求の範囲第１項記
載の昇圧回路。 - 【請求項６】ダイオード素子の入力端にキャパシタの一
端を接続した複数の単位回路と、上記複数のダイオード
素子の極性を同方向に揃えて前段のダイオード素子の出
力端を後段のダイオード素子の入力端に接続するように
直列に接続し、かつ隣接する上記単位回路の各キャパシ
タの他端に互いに逆相のクロック信号を印加し、このク
ロック信号により前段のキャパシタに蓄積した電荷を後
段のキャパシタに転送しつつ順次昇圧する第1,第２のチ
ャージポンプと、 上記第1,第２のチャージポンプに電源を入力する電源入
力端子と、 上記第１のチャージポンプから第１の出力電圧を取り出
すための第１の電源出力端子と、 第２の出力電圧を取り出すための第２の電源出力端子
と、 上記第1,第２の電源出力端子間にドレイン・ソース電極
が接続され、ゲート電極がそれぞれ上記第1,第２のチャ
ージポンプの任意の中間ノードに接続され、この中間ノ
ードから上記ゲート電極に印加される中間電位に応じて
上記第１の出力電圧を降圧し、上記第２の出力電圧とし
て出力する第1,第２の降圧用MOS型トランジスタと、 上記中間ノードの取り出し段数を変化させることにより
上記中間電位を変化させる手段と、を備えたことを特徴
とする昇圧回路。 - 【請求項７】第1,第２のチャージポンプの電源入力端子
と中間ノードとの間の単位回路の動作個数を選択信号に
より変化させ、上記中間電位を上記単位回路の動作個数
に応じて変化させることを特徴とする特許請求の範囲第
６項記載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330572A JP2532702B2 (ja) | 1988-12-26 | 1989-12-20 | 昇圧回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-328258 | 1988-12-26 | ||
| JP32825888 | 1988-12-26 | ||
| JP1330572A JP2532702B2 (ja) | 1988-12-26 | 1989-12-20 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276467A JPH02276467A (ja) | 1990-11-13 |
| JP2532702B2 true JP2532702B2 (ja) | 1996-09-11 |
Family
ID=26572803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330572A Expired - Lifetime JP2532702B2 (ja) | 1988-12-26 | 1989-12-20 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532702B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661749A1 (en) * | 1993-12-28 | 1995-07-05 | Seiko Instruments Inc. | Step-up semiconductor integrated circuit and electronic equipment using the semiconductor integrated circuit |
| US5650747A (en) * | 1995-10-05 | 1997-07-22 | Chen; Xiaole | Circuit technique for implementing programmable zeros in high speed CMOS filters |
| DE10017920A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | Ladungspumpenanordnung |
| WO2018230127A1 (ja) * | 2017-06-16 | 2018-12-20 | 株式会社デンソー | チャージポンプ回路 |
-
1989
- 1989-12-20 JP JP1330572A patent/JP2532702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02276467A (ja) | 1990-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910001643B1 (ko) | 승압회로 | |
| KR100427739B1 (ko) | 전원 회로 및 그 전원 회로를 구비한 반도체 기억 장치 | |
| US6002599A (en) | Voltage regulation circuit with adaptive swing clock scheme | |
| KR100254079B1 (ko) | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 | |
| KR100948902B1 (ko) | 비휘발성 메모리용 전압부스터 | |
| US20060186947A1 (en) | Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations | |
| US5381051A (en) | High voltage charge pump | |
| US20060006925A1 (en) | Booster circuit | |
| US5841703A (en) | Method and apparatus for removal of VT drop in the output diode of charge pumps | |
| JP3323936B2 (ja) | 上昇率を制御するチャージ・ポンプ | |
| US7030682B2 (en) | Voltage detection circuit and internal voltage generating circuit comprising it | |
| JPH08103070A (ja) | チャージポンプ回路 | |
| US5677643A (en) | Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential | |
| KR0167872B1 (ko) | 반도체장치의 내부전원회로 | |
| JPH0620482A (ja) | 半導体装置 | |
| CN1334935A (zh) | 一种使用低压电源的比例调节电荷泵 | |
| JP4405216B2 (ja) | 半導体装置 | |
| JPH06311732A (ja) | 昇圧回路 | |
| KR0176115B1 (ko) | 불휘발성 반도체 메모리 장치의 차지 펌프 회로 | |
| JP3760104B2 (ja) | 昇圧電圧発生回路 | |
| JPH0696593A (ja) | 半導体記憶装置 | |
| JP2532702B2 (ja) | 昇圧回路 | |
| JP3943790B2 (ja) | 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置 | |
| JP2001160295A (ja) | 半導体集積回路 | |
| KR19980079316A (ko) | 승압 회로 및 강압 회로 |