JP2527209B2 - 画像変倍回路 - Google Patents
画像変倍回路Info
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- JP2527209B2 JP2527209B2 JP63019006A JP1900688A JP2527209B2 JP 2527209 B2 JP2527209 B2 JP 2527209B2 JP 63019006 A JP63019006 A JP 63019006A JP 1900688 A JP1900688 A JP 1900688A JP 2527209 B2 JP2527209 B2 JP 2527209B2
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Description
【発明の詳細な説明】 〔概 要〕 画像入力装置やファクシミリ装置等において画像を無
段階の倍率で拡大・縮小するために用いられる画像変倍
回路に関し， 従来の画像変倍回路がもつ欠点を改良し，簡単な構成
で高性能の画像変倍回路を実現することを目的とし， 画素構成の入力画像データを複数分の一画素分ずつ順
次遅延させる入力バッファレジスタと，入力画像データ
および上記入力バッファレジスタから出力される遅延さ
れた入力画像データとを加算する加算回路と，加算回路
から出力される画像データを，変倍率により決まるサン
プリングクロックを用いてサンプリングする出力バッフ
ァレジスタとをそなえた構成をもつ。
段階の倍率で拡大・縮小するために用いられる画像変倍
回路に関し， 従来の画像変倍回路がもつ欠点を改良し，簡単な構成
で高性能の画像変倍回路を実現することを目的とし， 画素構成の入力画像データを複数分の一画素分ずつ順
次遅延させる入力バッファレジスタと，入力画像データ
および上記入力バッファレジスタから出力される遅延さ
れた入力画像データとを加算する加算回路と，加算回路
から出力される画像データを，変倍率により決まるサン
プリングクロックを用いてサンプリングする出力バッフ
ァレジスタとをそなえた構成をもつ。
本発明は，画像入力装置やファクシミリ装置等におい
て画像を無段階の倍率で拡大，縮小するために用いられ
る画像変倍回路に関する。
て画像を無段階の倍率で拡大，縮小するために用いられ
る画像変倍回路に関する。
最近のイメージスキャナやファクシミリ装置，デジタ
ルPPCなどでは，原稿画像をリアルタイムで拡大，縮小
して入力できる機能をそなえているものが増加してい
る。
ルPPCなどでは，原稿画像をリアルタイムで拡大，縮小
して入力できる機能をそなえているものが増加してい
る。
本発明は，簡単な構成で無段階変倍をリアルタイム処
理でき，画像品質の劣化の少ない画像変倍回路を提供す
る。
理でき，画像品質の劣化の少ない画像変倍回路を提供す
る。
従来のイメージスキャナやファクシミリ装置，デジタ
ルPPCなどに用いられている画像変倍回路は，画素の繰
り返しや間引きにより画像の拡大，縮小を行う単純変倍
法や，投影法あるいは距離反比例法などの演算法による
ものが大部分である。
ルPPCなどに用いられている画像変倍回路は，画素の繰
り返しや間引きにより画像の拡大，縮小を行う単純変倍
法や，投影法あるいは距離反比例法などの演算法による
ものが大部分である。
また主走査にこれらの方法を用い，副走査には紙送り
などの走査速度の変化による速度変倍もよく利用されて
いる。
などの走査速度の変化による速度変倍もよく利用されて
いる。
第４図（ａ）は単純変倍法を用いて150％拡大を行っ
た場合の原画像と拡大画像との間の画素対応例を示し，
第４図（ｂ）は演算法を用いて2/3縮小を行った場合の
同様な画素対応例を示している。
た場合の原画像と拡大画像との間の画素対応例を示し，
第４図（ｂ）は演算法を用いて2/3縮小を行った場合の
同様な画素対応例を示している。
第４図（ａ）の単純変倍法においては，原画像の６行
（Ａ〜Ｆ）×６列（１〜６）のマトリックス内の各画素
（A1〜F6）は,B,D,Fの各行と2,4,6の各列を１回ずつ繰
り返すことにより,9行×９列の150％拡大画像に変換さ
れる。
（Ａ〜Ｆ）×６列（１〜６）のマトリックス内の各画素
（A1〜F6）は,B,D,Fの各行と2,4,6の各列を１回ずつ繰
り返すことにより,9行×９列の150％拡大画像に変換さ
れる。
第４図（ｂ）の演算法の例においては，実線で示され
る原画像の９行（Ａ〜Ｉ）×９列（１〜９）のマトリッ
クス内の各画素は，点線で示す2/3縮小画像の６行×６
列のマトリックス内の各画素中に含まれる面積の比に応
じて重み付け加算され，平滑化が施される。たとえば縮
小画像マトリックスの右下隅の画素は， H8×1/9＋H9×2/9＋I8×2/9＋I9×4/9 によって与えられる。
る原画像の９行（Ａ〜Ｉ）×９列（１〜９）のマトリッ
クス内の各画素は，点線で示す2/3縮小画像の６行×６
列のマトリックス内の各画素中に含まれる面積の比に応
じて重み付け加算され，平滑化が施される。たとえば縮
小画像マトリックスの右下隅の画素は， H8×1/9＋H9×2/9＋I8×2/9＋I9×4/9 によって与えられる。
第５図は，従来の単純変倍法による画像変倍回路の１
例を示したもので，第６図はその動作を説明するための
信号タイミング図である。
例を示したもので，第６図はその動作を説明するための
信号タイミング図である。
第５図において,1はCCD,2は増幅器,3はA/D変換器,4は
出力バッファレジスタ,5はサンプリングクロック生成部
である。
出力バッファレジスタ,5はサンプリングクロック生成部
である。
動作において,CCD1は，原稿画像（図示せず）を読み
取り，アナログ形式の画像信号に変換する。この画像信
号は，増幅器２で増幅され,A/D変換器３でA/D変換され
る。
取り，アナログ形式の画像信号に変換する。この画像信
号は，増幅器２で増幅され,A/D変換器３でA/D変換され
る。
A/D変換器３は，第６図（ａ）に示す入力画素クロッ
クICLK（Φ）で動作し，第６図（ｂ）に示すデジタル形
式の画像信号VD1〜ｎを出力する。
クICLK（Φ）で動作し，第６図（ｂ）に示すデジタル形
式の画像信号VD1〜ｎを出力する。
画像信号VD1〜ｎは，出力バッファレジスタ４に入力
され，ここでサンプリングクロック生成部５から供給さ
れる第６図（ｃ）に示すサンプリングクロック（Sampli
ng CLK）にしたがってサンプリングされ保持される。こ
の出力バッファレジスタ４から出力される画像信号ViDE
O1〜ｎは，第６図（ｄ）に示される。
され，ここでサンプリングクロック生成部５から供給さ
れる第６図（ｃ）に示すサンプリングクロック（Sampli
ng CLK）にしたがってサンプリングされ保持される。こ
の出力バッファレジスタ４から出力される画像信号ViDE
O1〜ｎは，第６図（ｄ）に示される。
サンプリングクロック生成部５は，変倍率の指定に応
じて対応する周期のサンプリングクロックSampling CLK
を生成する。この生成機構としては,PLLを用いるもの，
カウンタを用いるもの,ROMを用いるものなどがある。
じて対応する周期のサンプリングクロックSampling CLK
を生成する。この生成機構としては,PLLを用いるもの，
カウンタを用いるもの,ROMを用いるものなどがある。
サンプリングクロックSampling CLKの周期を，入力ク
ロック（Φ）の周期に対して小さくしたり大きくしたり
することにより，画素の繰り返しあるいは間引きが生
じ，画像の拡大，縮小が行われる。第６図（ｄ）は,150
％の拡大を行った場合を示している。
ロック（Φ）の周期に対して小さくしたり大きくしたり
することにより，画素の繰り返しあるいは間引きが生
じ，画像の拡大，縮小が行われる。第６図（ｄ）は,150
％の拡大を行った場合を示している。
次に，第７図は，従来の演算法による画像変倍回路の
１例を示したもので,1はCCD,2は増幅器,3はA/D変換器,
6,9はイメージメモリ,7はCPU,8は制御メモリである。
１例を示したもので,1はCCD,2は増幅器,3はA/D変換器,
6,9はイメージメモリ,7はCPU,8は制御メモリである。
動作において,CCD1から出力された画像信号は，増幅
器２で増幅され,A/D変換器３でデジタル化されて，画素
単位に画像データとしてイメージメモリ６に格納され
る。
器２で増幅され,A/D変換器３でデジタル化されて，画素
単位に画像データとしてイメージメモリ６に格納され
る。
CPU7は，制御メモリ８に格納されている演算プログラ
ムにしたがって，イメージメモリ６に格納されている画
像データを対象に変倍処理を行い，結果をイメージメモ
リ９に格納する。
ムにしたがって，イメージメモリ６に格納されている画
像データを対象に変倍処理を行い，結果をイメージメモ
リ９に格納する。
この演算法を用いた画像変倍回路は，変倍画像の品質
は良好であるがリアルタイムでの処理が困難である。
は良好であるがリアルタイムでの処理が困難である。
従来の単純変倍法を用いた画像変倍回路は，構成が簡
単で無段階変倍を行うには適しているが，変倍画像の品
質が劣化するという欠点をもつ。
単で無段階変倍を行うには適しているが，変倍画像の品
質が劣化するという欠点をもつ。
また従来の演算法を用いた画像変倍回路は，変倍画像
の品質は良好でもリアルタイム処理に不適であり，また
無段階変倍を可能にしようとすると演算プログラムが複
雑になるという欠点をもつ。リアルタイム処理を可能に
するためには，ハードウェア論理による演算回路を用い
ればよいが，回路が複雑化し，無段階変倍は殆んど不可
能に近いものとなる。
の品質は良好でもリアルタイム処理に不適であり，また
無段階変倍を可能にしようとすると演算プログラムが複
雑になるという欠点をもつ。リアルタイム処理を可能に
するためには，ハードウェア論理による演算回路を用い
ればよいが，回路が複雑化し，無段階変倍は殆んど不可
能に近いものとなる。
本発明は，従来の画像変倍回路がもつ欠点を改良し，
簡単な構成で高性能の画像変倍回路を実現することを目
的としている。
簡単な構成で高性能の画像変倍回路を実現することを目
的としている。
本発明は，演算法を基礎として変倍を行うものである
が，各１つの画素の演算に使用する複数の画素を，一次
元方向の画素のみに限定して加算することにより，簡単
なハードウェア演算回路で実現可能とし，また一旦最大
変倍率の画像データを作成し，それから任意の画素をサ
ンプリングする方法をとることにより，無段階変倍のリ
アルタイム処理を容易にするものである。
が，各１つの画素の演算に使用する複数の画素を，一次
元方向の画素のみに限定して加算することにより，簡単
なハードウェア演算回路で実現可能とし，また一旦最大
変倍率の画像データを作成し，それから任意の画素をサ
ンプリングする方法をとることにより，無段階変倍のリ
アルタイム処理を容易にするものである。
第１図は，本発明の原理的構成図である。
図において， 10は，入力画素クロックICLKのタイミングで入力され
る入力画像データである。
る入力画像データである。
11は，入力端子である。
12−１ないし12−ｍは，それぞれ遅延クロックDCLK1
ないしDCLKmによって動作する入力バッファレジスタで
ある。
ないしDCLKmによって動作する入力バッファレジスタで
ある。
13は，演算クロックACLKによって動作するｍ＋１入力
の加算回路である。
の加算回路である。
14は，サンプリングクロックSCLKによって動作する出
力バッファレジスタである。
力バッファレジスタである。
15は，出力端子である。
16は，変倍画像データである。
なお，画素が２レベル表現の場合，つまり１画素が１
ビットで構成される入力画像データの場合には図示され
た回路構成でよいが，多レベル表現の場合にはビット数
に応じて各回路要素を多重構成にする。
ビットで構成される入力画像データの場合には図示され
た回路構成でよいが，多レベル表現の場合にはビット数
に応じて各回路要素を多重構成にする。
また，遅延クロックDCLK1ないしDCLKmは，入力端子11
へ入力される入力画像データ10の入力画素クロックICLK
と同じ周期Ｔをもち，たとえば1/m＋１画素分の位相２
π/m＋１ずつ順次位相がずれているクロックである。さ
らに演算クロックACLKは,T/m＋１の周期をもつクロック
である。そしてサンプリングクロックSCLKは，変倍率に
よって決まるクロックである。
へ入力される入力画像データ10の入力画素クロックICLK
と同じ周期Ｔをもち，たとえば1/m＋１画素分の位相２
π/m＋１ずつ順次位相がずれているクロックである。さ
らに演算クロックACLKは,T/m＋１の周期をもつクロック
である。そしてサンプリングクロックSCLKは，変倍率に
よって決まるクロックである。
ｍの値は，最大変倍率に基づいて設定される。ｍ＋１
が最大変倍率に対応し，たとえば最大４倍の拡大を可能
にする場合には,m＋１＝４からｍ＝３とする。
が最大変倍率に対応し，たとえば最大４倍の拡大を可能
にする場合には,m＋１＝４からｍ＝３とする。
第１図に示す本発明の原理的構成に基づく作用を説明
する。
する。
第１図において，入力画像データ10は，行あるいは列
方向に画素順に読み出され，入力画素クロックの周期Ｔ
にしたがって入力端子11から入力される。
方向に画素順に読み出され，入力画素クロックの周期Ｔ
にしたがって入力端子11から入力される。
入力された入力画像データは，加算回路13の１つの入
力端子に加えられるとともに,m個の入力バッファレジス
タ12−１ないし12−ｍの各入力にも並列に加えられる。
力端子に加えられるとともに,m個の入力バッファレジス
タ12−１ないし12−ｍの各入力にも並列に加えられる。
入力バッファレジスタ12−１ないし12−ｍは，遅延ク
ロックDCLK1ないしDCLKmのタイミングでデータをセット
されることにより，それぞれ位相量２π/m＋１ないし2m
π/m＋1,すなわち1/m＋１画素幅ないしm/m＋１画素幅の
遅延を生じる遅延回路として機能する。
ロックDCLK1ないしDCLKmのタイミングでデータをセット
されることにより，それぞれ位相量２π/m＋１ないし2m
π/m＋1,すなわち1/m＋１画素幅ないしm/m＋１画素幅の
遅延を生じる遅延回路として機能する。
入力バッファレジスタ12−１ないし12−ｍの各出力
は，それぞれ加算回路13の他の入力端子に加えられる。
は，それぞれ加算回路13の他の入力端子に加えられる。
加算回路13は,m＋１本の入力端子に加えられた２π/m
＋１ずつ位相がずれたｍ＋１の画像データを，演算クロ
ックACLKの周期T/m＋１ごとに加算演算し，演算結果を
出力する。ただし，比較的低速度で動作する場合にはAC
LKは必ずしも必要ではない。
＋１ずつ位相がずれたｍ＋１の画像データを，演算クロ
ックACLKの周期T/m＋１ごとに加算演算し，演算結果を
出力する。ただし，比較的低速度で動作する場合にはAC
LKは必ずしも必要ではない。
このようにして加算回路13から出力された演算結果の
画像データの画素数あるいは画素密度は，入力画像デー
タ10のｍ＋１倍となっている。
画像データの画素数あるいは画素密度は，入力画像デー
タ10のｍ＋１倍となっている。
出力バッファレジスタ14は，演算結果の画像データを
サンプリングクロックSCLKにしたがってサンプリング
し，出力端子15から変倍画像データ16として出力する。
サンプリングクロックSCLKにしたがってサンプリング
し，出力端子15から変倍画像データ16として出力する。
サンプリングクロックSCLKの周期は,T/m＋１を最小値
として変倍率にしたがった大きさで設定され,Tよりも大
きい値のとき縮小処理,TとT/m＋１の範囲内の値のとき
拡大処理となる。
として変倍率にしたがった大きさで設定され,Tよりも大
きい値のとき縮小処理,TとT/m＋１の範囲内の値のとき
拡大処理となる。
第２図に本発明の１実施例回路の構成図，第３図にそ
の信号タイミング図を示す。
の信号タイミング図を示す。
第２図において， １は,CCDである。
２は，増幅器である。
20は，加算回路である。
21は，入力画素クロック，遅延クロック，演算クロッ
クを生成する遅延・演算クロック生成部である。
クを生成する遅延・演算クロック生成部である。
22ないし24は，それぞれ入力画素データを1/4画素,2/
4画素,3/4画素だけシフトさせる入力バッファレジスタ
である。
4画素,3/4画素だけシフトさせる入力バッファレジスタ
である。
25は，サンプリング用の出力バッファレジスタであ
る。
る。
26は，サンプリングクロックを生成するサンプリング
クロック生成部である。
クロック生成部である。
ICLK（Φ）は，周期Ｔをもつ入力画素CLKである（第
３図（ａ））。
３図（ａ））。
DCLK（Φ−π/2）は,ICKL（Φ）から1/4画素分のπ/2
位相だけ遅れた遅延クロックである（第３図（ｃ））。
位相だけ遅れた遅延クロックである（第３図（ｃ））。
DCLK（Φ−π）は,ICLK（Φ）から2/4画素分のπ/2位
相だけ遅れた遅延クロックである（第３図（ｅ））。
相だけ遅れた遅延クロックである（第３図（ｅ））。
DCLK（Φ−３π/2）は,ICLK（Φ）から3/4画素分の３
π/2位相だけ遅れた遅延クロックである（第３図
（ｇ））。
π/2位相だけ遅れた遅延クロックである（第３図
（ｇ））。
ACLKは，周期T/4をもつ演算クロックである（第３図
（（ｉ））。なお，前述したように,ACLKは低速動作の
場合省略することができる。
（（ｉ））。なお，前述したように,ACLKは低速動作の
場合省略することができる。
VD11〜1nは,A/D変換器３からICLK（Φ）のタイミング
で出力された画像データである（第３図（ｂ））。
で出力された画像データである（第３図（ｂ））。
VD21〜2nは，入力バッファレジスタ22から,DCLK（Φ
−π/2）のタイミングで出力された画像データである
（第３図（ｄ））。
−π/2）のタイミングで出力された画像データである
（第３図（ｄ））。
VD31〜3nは，入力バッファレジスタ23から,DCLK（Φ
−π）のタイミングで出力された画像データである（第
３図（ｆ））。
−π）のタイミングで出力された画像データである（第
３図（ｆ））。
VD41〜4nは，入力バッファレジスタ24から,DCLK（Φ
−３π/2）のタイミングで出力された画像データである
（第３図（ｈ））。
−３π/2）のタイミングで出力された画像データである
（第３図（ｈ））。
VAD1ないしVAD（ｎ＋２）は，加算回路20の加算結果
であり，入力画像データVD11〜1nと階調数を整合させる
ため，このうち下位２ビットVAD1,VAD2を捨て,VAD3ない
しVAD（ｎ＋２）が画像データとして使用される（第３
図（ｊ））。このVAD3〜（ｎ＋２）は,VAD11〜1nの４倍
の画素数あるいは画素密度をもつ画像データである。な
お,VAD1,VAD2も使用すれば，疑似的に階調数を４倍にす
ることができる。
であり，入力画像データVD11〜1nと階調数を整合させる
ため，このうち下位２ビットVAD1,VAD2を捨て,VAD3ない
しVAD（ｎ＋２）が画像データとして使用される（第３
図（ｊ））。このVAD3〜（ｎ＋２）は,VAD11〜1nの４倍
の画素数あるいは画素密度をもつ画像データである。な
お,VAD1,VAD2も使用すれば，疑似的に階調数を４倍にす
ることができる。
SCLKは，サンプリング生成部26が変倍率指定に応じて
生成したサンプリングパルスである（第３図（ｋ））。
生成したサンプリングパルスである（第３図（ｋ））。
ViDeo1〜ｎは，出力バッファレジスタ25がSCLKによっ
てVAD3〜（ｎ＋２）をサンプリングした結果の変倍画像
データである（第３図（ｌ））。
てVAD3〜（ｎ＋２）をサンプリングした結果の変倍画像
データである（第３図（ｌ））。
第３図の信号タイミングは,150％拡大を行ったときの
例を示している。
例を示している。
この150％拡大の場合には,SCLKは,VAD3〜（ｎ＋２）
を８画素ごとに３画素の割合でサンプリングするような
パルス列とすればよい。また４画素に１画素の割合でサ
ンプリングすれば等倍画像データとなる。
を８画素ごとに３画素の割合でサンプリングするような
パルス列とすればよい。また４画素に１画素の割合でサ
ンプリングすれば等倍画像データとなる。
第３図において,VD11〜1nの画素をI,II,III,IV,V,VI,
…としたとき,VD3〜（ｎ＋２）の画素A,B,C,D,…は，次
式で与えられる。
…としたとき,VD3〜（ｎ＋２）の画素A,B,C,D,…は，次
式で与えられる。
第２図の実施例回路では，入力画像データを1/4画素
ずつシフトしたが，さらに細くシフトする構成によれ
ば，より高品質の変倍画像を作成することができる。こ
のときシフト量を1/2x画素ずつとすれば,VAD1〜（ｎ＋
ｘ）の下位ｘビットを捨てるだけで，入力画像データと
階調数を合わせることができる。ただし，シフト数を増
加させることによりハードウェア量も増大する。この点
で第２図の実施例回路は，性能とハードウェア量とが良
いバランスを示している。
ずつシフトしたが，さらに細くシフトする構成によれ
ば，より高品質の変倍画像を作成することができる。こ
のときシフト量を1/2x画素ずつとすれば,VAD1〜（ｎ＋
ｘ）の下位ｘビットを捨てるだけで，入力画像データと
階調数を合わせることができる。ただし，シフト数を増
加させることによりハードウェア量も増大する。この点
で第２図の実施例回路は，性能とハードウェア量とが良
いバランスを示している。
また第２図の実施例回路において，入力バッファレジ
スタ22ないし24は,3段のシフトレジスタとして構成する
ことにより，タイミング制御の簡単化を図ることができ
る。
スタ22ないし24は,3段のシフトレジスタとして構成する
ことにより，タイミング制御の簡単化を図ることができ
る。
本発明によれば，比較的簡単なハードウェア回路を用
いるだけで従来の演算方法による画像変倍回路のものに
匹敵する画像品質をもった変倍画像を作成することがで
き，特に無段階変倍をリアルタイムで容易に処理するこ
とができる。
いるだけで従来の演算方法による画像変倍回路のものに
匹敵する画像品質をもった変倍画像を作成することがで
き，特に無段階変倍をリアルタイムで容易に処理するこ
とができる。
【図面の簡単な説明】 第１図は本発明の原理的構成図，第２図は本発明の１実
施例回路の構成図，第３図は第２図に示す実施例回路の
信号タイミング図，第４図は従来の画像変倍法の説明
図，第５図は従来の単純変倍法による画像変倍回路の構
成図，第６図は第５図に示す従来回路の信号タイミング
図，第７図は従来の演算法による画像変倍回路の構成図
である。 第１図中， 10:入力画像データ 12−１〜12−m:入力バッファレジスタ 13:加算回路 14:出力バッファレジスタ 16:変倍画像データ ICLK:入力画素クロック DCLK1〜DCLKm:遅延クロック ACLK:演算クロック SCLK:サンプリングクロック
施例回路の構成図，第３図は第２図に示す実施例回路の
信号タイミング図，第４図は従来の画像変倍法の説明
図，第５図は従来の単純変倍法による画像変倍回路の構
成図，第６図は第５図に示す従来回路の信号タイミング
図，第７図は従来の演算法による画像変倍回路の構成図
である。 第１図中， 10:入力画像データ 12−１〜12−m:入力バッファレジスタ 13:加算回路 14:出力バッファレジスタ 16:変倍画像データ ICLK:入力画素クロック DCLK1〜DCLKm:遅延クロック ACLK:演算クロック SCLK:サンプリングクロック
Claims (1)
- 【請求項１】１画素が１ビットあるいは複数ビットで構
成される入力画像データ（10）のビット毎に，指定可能
な変倍率の最大変倍率を2jとし,2j−１＝ｍとして,2j分
の１画素分ずつ順次遅延量が異なるｍ個の入力画像デー
タを出力する入力バッファレジスタ（12−１〜12−ｍ）
と，入力画像データ（10）および上記入力バッファレジ
スタ（12−１〜12−ｍ）から出力される遅延されたｍ個
の入力画像データとを加算する加算回路（13）と，加算
回路（13）から出力される画像データの下位ｊビットを
除いた部分を，変倍率により決まるサンプリングクロッ
クを用いてサンプリングする出力バッファレジスタ（1
4）とをそなえていることを特徴とする画像変倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019006A JP2527209B2 (ja) | 1988-01-29 | 1988-01-29 | 画像変倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019006A JP2527209B2 (ja) | 1988-01-29 | 1988-01-29 | 画像変倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194752A JPH01194752A (ja) | 1989-08-04 |
| JP2527209B2 true JP2527209B2 (ja) | 1996-08-21 |
Family
ID=11987429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019006A Expired - Fee Related JP2527209B2 (ja) | 1988-01-29 | 1988-01-29 | 画像変倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527209B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102066A (en) * | 1979-01-31 | 1980-08-04 | Toshiba Corp | Conversion unit for image resolution |
| JPS6225572A (ja) * | 1985-07-26 | 1987-02-03 | Photo Composing Mach Mfg Co Ltd | 画像処理方法及びその装置 |
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1988
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| JPH01194752A (ja) | 1989-08-04 |
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