CN1076564C - 电脑显示信号转成电视信号显示图象的装置 - Google Patents

Abstract

本发明涉及一种VGA转TV信号之任意放大缩小控制装置，是将非交错式之VGA信号转换成交错式之TV信号，并输出至TV荧幕，在执行转换过程中藉由放大、缩小控制装置控制该VGA信号中之垂直方向及水平方向之放K、缩小比例，使TV荧幕上之画面可大可大。该控制装置主要由一模拟/数字转换器、一垂直方向缩小装置、一存储器、一存储控制器、一垂直方向放大装置、一水平方向缩小装置、一水平方向放大装置、一数字/模拟转换器等组成。

Description

电脑显示信号转成电视信号显示图像的装置

本发明涉及一种VGA转TV信号之转换装置，特别是一种将非交错之VGA信号转换成交错式之TV信号、且在转换过程中可执行任意放大及缩小之控制装置。

VGA显示器目前已普遍使用在个人电脑设备中作为标准之显示装置，而电视(TV)乃是长久以来普及于家庭中之视听设备，目前已有将两者功能整合之需要。

VGA显示器大都为非交错式之显像方式，而TV之显示方式皆为交错式，故如果要将VGA显示器之画面显示在TV上必先将VGA显示器画面资料经过处理、转换方能转换成TV信号之格式再输出显示于TV荧幕上。除了交错与非交错式信号之间之差异之外，在作VGA信号至TV信号之转换时，尚需考虑到VGA信号与TV信号解析度差异之问题。

图1所示，系非交错式显像方式之示意图。在此种显示方式中，其水平扫描线L0-LN出现的顺序乃为连续性，亦即其水平扫描线由荧幕画面之最顶部顺序地扫描至最底部，故一个影像场即构成一个影像框。

图2所示，系交错式显像方式之示意图。在此种显示方式中，其水平扫描线L0-LN出现的顺序为间续性，即交错出现之方式，亦即在偶数影像场期间出现之水平扫描线为L0、L2、L4…，而在奇数影像场期间所出现之水平扫描线为L1、L3、L5…，偶数与奇数影像场合起来才构成一个影像框。

由于非交错式与交错式影像方式两者之画面资料中，水平扫描线之出现顺序不同，故在作两者之转换时，必须先将VGA信号予以处理、储存，再显示在TV上。

而对于两者之解析度方面，亦需同时予以考虑。例如在一般市面上常用之VGA显示器之解析度为640×480或是800×600，在DOS之文字模式下之画面解析度为640点×400条水平线。而TV画面之解析度为固定者，例如在NTSC系统中，其解析度为640点×448条水平线。因此，在将VGA信号转至TV信号时，即必需考虑到其放大与缩小之问题。

在已知之大多数处理荧幕画面的放大或缩小装置中，其架构是基于N条扫描线加(减)一条来调节其垂直方向之放大与缩小，在实际之应用时，其应用弹性不佳。

与本发明有关的技术，如美国专利第5025315号发明专利案中，提出了一种调节交错式影像画面之控制方法与装置，该装置可以将原始之交错式影像资料任意放大或缩小为任意大小之输出影像。其方法是依序控制输入影像资料之每一条线，然后，决定该条线应予贮存或忽视，再将这些信号贮存在一输出缓冲器中，以供输出至输出荧幕上。此发明专利对于如何在一非交错式与交错式信号间作转换、以及如何在转换过程中同时兼顾两者解析度之差异没有给予考虑解决。

本发明的目的就是要克服上述已有技术的缺点，提供一种VGA转TV信号之任意放大缩小控制装置，用以将非交错式之VGA信号转换成交错式之TV信号，并在转换过程中，依据该TV所需之解析度，经过适当放大与缩小控制之后，送出至TV上。

本发明的目的可以通过以下技术方案来实现。

一种VGA转TV信号之任意放大缩小控制装置，包括一模拟/数字转换器、一垂直方向缩小装置、一存储器、一存储控制器、一垂直方向放大装置、一水平方向缩小装置、一水平放向放大装置、一数字/模拟转换器，其中水平方向缩小装置3，包括有一第一锁相回路31及一VGA时序产生器32，其中VGA时序产生器输出一VGA水平参考信号给第一锁相回路31，第一锁相回路输出端输出一同步之VGA时钟信号CLK送至模拟/数字转换器1；水平放向放大装置6，包括有一第二锁相回路61、一或门63以及一TV时序产生器62，其中TV时序产生器输出一TV水平参考信号TV-HS-REF给第二锁相回路61，第二锁相回路输出端输出一同步之TV时钟信号CLK送至数字/模拟转换器7；TV时序产生器62还输出第二个水平参考信号TV-HALF-HS，此两水平参考信号经或门63后，或门63输出端输出一TV-HS-AUX信号，送到垂直方向放大装置5中。

本发明的优点在于：提供一种具有高度应用弹性之VGA转TV信号之任意放大、缩小控制方法与装置，在本发明执行信号之放大、缩小转换时，是基于N条扫描线加(减)M条，而不是如现有技术中之架构是基于N条扫描线加(减)1条之方式，故本发明在实际应用时，乃具有较佳之应用弹性。此外，本发明在处理画面之放大或缩小时是完全独立，故可针对不同之VGA显示器信号解析度、TV显示格式与存储器大小而选择一合适的放大、缩小比例。

下面结合附图对本发明作进一步之说明：

图1已知技术中，非交错式VGA信号中水平扫描线出现顺序示意图；

图2已知技术中，交错式TV信号中水平扫描线出现顺序示意图；

图3本发明电路方块图；

图4本发明在作缩小控制时，扫描线编号与辅助参数K之对应关系；

图5VGA显示器之水平扫描线经过缩小装置处理后，相对于存储器内扫描编号之关系；

图6存储器内之资料经过放大装置处理之后，输出至数字/模拟转换器之水平扫描线示意图；

图7本发明缩小装置实施例电路图；

图8显示图7中各相关信号时序图；

图9本发明放大装置实施例电路图；

图10图10A至10C显示图9中各相关信号时序图。

图中：

1模拟/数字转换器     5垂直方向放大装置

2垂直方向缩小装置    51减法器

21减法器             52第一多工器

22多工器             53第二多工器

23加法器             54加法器

24暂存器             55暂存器

25比较器             56比较器

26第一正反器         57第一正反器

27第二正反器         58第二正反器

3水平方向缩小装置    6水平方向之放大装置

31第一锁相回路       61第二锁相回路

32VGA时序产生器      62TV时序产生

4存储器               7数字/模拟转换器

41存储控制器

首先参阅图3所示，本发明之方块图。一种VGA转TV之任意放大及缩小控制装置包括有：一模拟/数字转换器1、一垂直方向缩小装置2、一水平方向缩小装置3、一存储器4、一存储控制器41、一垂直方向放大装置5、一水平方向放大装置6、一数字/模拟转换器7，其水平方向之缩小装置3，包括有一第一锁相回路31及一VGA时序产生器32，其中VGA时序产生器输出一VGA水平参考信号给第一锁相回路31，而第一锁相回路在结合该VGA水平参考信号与该VGA信号中水平信号作为输入信号之后，可在其输出端输出一同步VGA时钟信号，送至模拟/数字转换器1，该VGA时钟信号即作为该模拟/数字转换器取样信号；(参见图9)水平方向放大装置6，包括有一第二锁相回路61、一或门63以及一TV时序产生器62，其中TV时序产生器输出一TV水平参考信号给第二锁相回路，而第二锁相回路在结合该TV水平参考信号与该TV信号中之水平信号作为输入信号之后，可在其输出端产生一同步TV时钟信号CLK送至数字/模拟转换器7，该TV时钟信号即系作为该数字/模拟转换器取样信号。此外，因应TV显示方式为交错式，其水平扫描线编号在正常情况下是每次加2而非加1，故该TV时序产生器除了输出TV水平参考信号TV-HS-REF之外，另会输出第二个水平参考信号TV-HALF-HS以供辅助，该TV-HS-REF与TV-HALF-HS两信号经或门63后，或门63输出端输出一TV-HS-AUX信号，送到垂直方向之放大装置5中，以因应交错式TV信号之时序控制之用。

本发明的控制装置，其中垂直方向缩小装置2与水平方向缩小装置3合并称为本发明缩小装置，而垂直方向放大装置5、水平方向放大装置6合并称为本发明之放大装置。

参阅图3电路方块图中，模拟/数字转换器1将VGA显示器之R.G.B电流信号转换成数位形态VGA输入资料VGA I/P DATA。该数位资料在进入存储器4之前，在垂直方向缩小装置2之控制之下，可针对VGA显示器水平扫描线资料予以筛检，剔除选定VGA水平扫描线资料，并配合存储控制器41控制之下，使其不能进入存储器，而仅允许特定之资料进入存储器，以达到资料缩小效果。

垂直方向放大装置5则是针对存储器4内之VGA资料予以筛检，重复特定之VGA显示器水平扫描线资料，使得还原在TV上之VGA显示器资料有放大效果。因此，该垂直方向缩小装置2及垂直方向放大装置5乃是针对水平扫描线之处理，亦即其系针对影像资料中之垂直方向作增加或减少的控制。

至于水平方向向上欲做放大或缩小效果，可藉由调整水平方向缩小装置3中第一锁相回路输出端VGA时钟信号VGA-CLK、以及调整水平方向放大装置6中第二锁相回路输出端TV时钟信号TV-CLK之宽度来达成。

VGA输入资料与TV之输出资料乃为彼此不同步资料，因此在进行水平方向控制、调整时，必需有同步之控制功能。参见图3，在发明中水平方向缩小控制方面，包括有一第一锁相回路31、以及一VGA时序产生器32。其中VGA时序产生器32输出一VGA水平参考信号VGA-HS-REF给第一锁相回路31，而第一锁相回路31在结合该VGA水平参考信号VGA-HS-REF与VGA水平信号VGA-HS作为输入信号之后，可在其输出端产生一同步之VGA时钟信号VGA-CLK给模拟/数字转换器1，该VGA-CLK即系作为该模拟/数字转换器1之取样信号。

VGA时序产生器32另设有一缩小信号DOWN-ENB之输出端，其系作为决定VGA显示器之输入资料是否做缩小、或是全部进入存储器4之控制。而时序控制信号CLK1及CLK2是作为在执行缩小控制时之时序控制之用(其时序之说明将后述)。

而在水平方向之放大控制方面，包括有一第二锁相回路61、以及一TV时序产生器62。其中该TV时序产生器62可供应一TV水平参考信号TV-HS-REF给第二锁相回路61，而第二锁相回路61在结合该TV水平参考信号TV-HS-REF与TV水平信号TV-HS作为输入信号之后，可在其输出端产生一同步之TV时钟信号TV-CLK给数字/模拟转换器7，该TV时钟信号TV-CLK即系作为该数字/模拟转换器7之取样信号。

TV时序产生器62另具有一放大信号UP-ENB之输出端，其系作为决定VGA显示器之输入资料是否做放大、或是完全还原之控制。而时序控制信号CLK3及CLK4是作为在执行放大控制时之时序控制之用(其时序之说明将后述)。

欲做水平方向之放大及缩小效果，只须调整VGA时序产生器32中之A值、以及TV时序产生器62中之B值两个控制参数即可。

数字/模拟转换器7则是将数位资料还原成R.G.B电流信号，其亦包括有一TV信号之解码电路，可将该类比信号再转换成TV信号格式，并显示在TV上。

垂直方向缩小与放大控制原理：

本发明是采用M/N方式来处理垂直方向放大或缩小比例，其中N＞M，且M、N之单位皆为水平扫描线之扫描线数。在缩小装置中，M/N的意义为：针对VGA显示器水平扫描线为N条中剔除M条，只有(N-M)条线的VGA输入资料进入存储器。参阅图3中所示，在垂直方向之缩小装置2中，乃包括有一控制放大或缩小比例之控制参数M1、N1，今以，M/N＝3/10为例来说明本发明之缩小装置原理，亦即需在10条之扫描线中剔除3条扫描线。设VGA显示器有10条水平扫描线输入，编号为L0、L1、L2…L9，并有一辅助参数K，而K之起始值为M，K值随VGA显示器之水平扫描线编号增加而每次加M，若K值大于或等于N值，则代表对应之VGA显示器水平扫描线资料须被剔除，不得储存于存储器内，而下一条VGA显示器扫描线所对应之K值则为K－N＋M，如此循环下去。

有关扫描线编号与辅助参数K值之对应关系参见图4所示。在此图中，其中编号第3、6、9条扫描线所对应之K值由于大于10(即N值)，故需予以剔除，而其它未大于10之扫描线则允许进入存储器中，以供后续之TV显像之用。

图5显示了VGA显示器之水平扫描线L0-L9于经过前述之缩小装置作3/10缩小处理后，相对于存储器内扫描编号MEM0-MEM6之关系。

在垂直方向之放大装置内，M/N意义为：针对存储器内之VGA显示器输入资料中，每N条中增加M条，故有(N＋M)条线的资料被显示在TV上。参见图3中所示，在垂直方向之放大装置5中，乃包括有一控制放大或缩小比例之控制参数M2、N2。

在放大之控制中，亦运用相同于上述缩小控制之原理，只是将：“剔除”改为“重复读取”，“VGA扫描线编号”改为“存储器内扫描线编号”，因此，若存储器内之扫描线有10条，编号为MEM0-MEM9，则其中编号第3、6、9之扫描线(即MEM3、MEM6、MEM9)必需予以重复读取，因此，经过放大装置之后，输出之水平扫描线(即送到数字/模拟转换器之扫描线)将共计有13条，如图6所示，其扫描线系采交错式之扫描方式，即分为偶数影像场及奇数影像场之交错扫描方式。

缩小装置之实施例：

现将本发明之缩小装置详细原理说明如下：如图7所示，本发明缩小装置之实施例电路图，其包括了图3所示之垂直方向缩小装置2及水平方向之缩小装置3。其中之垂直方向之缩小装置2系包括有：一减法器21、一多工器22、一加法器23、一暂存器24、一比较器25、第一正反器26、第二正反器27。而该水平方向之缩小装置3则包括有一时序产生器32、以及第一锁相回路31。

在垂直方向之缩小装置2以及水平方向之缩小装置3之控制之下，垂直方向之缩小装置2可输出一缩小信号DOWN-ENB来控制存储控制器41之动作，以决定VGA显示器之输入资料VGA I/P DATA是否做缩小、或是全部进入存储器4之控制。

水平方向之缩小装置3中，该VGA时序产生器32可供应一VGA水平参考信号VGA-HS-REF给第一锁相回路31，而第一锁相回路31在结合该VGA水平参考信号VGA-HS-REF与VGA水平信号VGA-HS作为输入信号之后，可在其输出端产生一同步之VGA时钟信号VGA-CLK，此时钟信号再经VGA时序产生器32之后，再产生时序控制信号CLK1及CLK2分别送至垂直方向之缩小装置2中之暂存器24及第一正反器26，作为在执行缩小控制时之时序控制之用。

同时参阅图7所示之电路图及图8所示之波形图，在VGA显示器任一影像框起始时，暂存器24及第一正反器26及第二正反器27皆清除为0，缩小标志DOWN-FLAG亦被清除为0。

当多工器22之输入端选择输入K1之信号，其输出端SEL1即为K1之值，此时加法器23之输出SUM1＝M1。在VGA水平参考信号VGA-HS-REF呈低态之期间，首先由时序产生器32输出时序控制信号CLK1将该加法器23输出端之M1值栓锁在暂存器24内，此时该暂存器24之输出＝K1＝M1，此输出值将被送到比较器25中，与N1值作一比较。

在CLK1之后，时序产生器32再接着输出第二个时序控制信号CLK2，将比较器25执行K1与N1比较之结果CMP1栓锁在第一正反器26内，而第一正反器26之输出端即输出一缩小标志DOWN-FLAG之信号。当VGA-HS-REF结束(转成高态)时，利用其上缘将该缩小标志DOWN-FLAG栓锁在第二正反器27内，而第二正反器27之输出端所输出之缩小信号DOWN-ENB即为控制VGA显示器之输入资料VGA I/PDATA是否能进入存储器4之控制信号。若缩小信号DOWN-ENB之逻辑准位为“0”，则VGA之输入资料可进入存储器，反之则不可以。

由于前述之时序控制信号CLK1、CLK2皆是在VGA-HS-REF之期间内产生，而VGA-HS-REF与VGA-HS同步，故缩小装置的动作是每一条水平扫描线才动作一次，当K1值大于N1值时，缩小标志DOWN-FLAG＝1，此时多工器22系选择减法器21之输出值RES1，此数值系为该减法器21之余数，在图8中所示之余数系等于K1＋M1－N1。

放大装置之实施例：

兹将放大装置详细原理说明如下：图9系本发明放大装置之实施例电路图，其包括了图3所示之垂直方向之放大装置5及水平方向之放大装置6。其中之垂直方向之放大装置5系包括有：一减法器51、第一多工器52、第二多工器53、加法器54、一暂存器55、一比较器56、第一正反器57、第二正反器58。而该水平方向之放大装置6则包括有一时序产生器62、第二锁相回路61，以及一或门63。

在垂直方向之放大装置5以及水平方向之放大装置6之控制之下，垂直方向之放大装置5可输出一放大信号UP-ENB来控制存储控制器41之动作，以决定记忆在存储器4内相对应位址之资料在否输出或是重复输出之控制。

水平方向之放大装置6中，该TV时序产生器62可供应一TV水平参考信号TV-HS-REF给第二锁相回路61，而第二锁相回路61在结合该TV水平参考信号TV-HS-REF与TV水平信号TV-HS作为输入信号之后，可在其输出端产生一同步之TV时钟信号TV-CLK，此时钟信号再经TV时序产生器62之后，再产生时序控制信号CLK3及CLK4分别送至垂直方向之放大装置5中之暂存器55及第一正反器57，作为在执行放大空制时之时序控制之用。

此外，由于TV显示之方式为交错式，所以水平扫描线编号在正常情况下是每次加2而非加1，故时序产生器62除了产生TV水平参考信号TV-HS-REF之外，另行会再造出第二个水平参考信号TV-HALF-HS以供辅助。该TV-HS-REF与TV-HALF-HS两者信号经或门63后，或门63输出端输出一TV-HS-AUX作为辅助信号，送到第二正反器58之时钟输入端，第二正反器27之输出端所输出之缩小信号UP-ENB即为控制存储控制器41，以控制存储器4中资料是否输出作为TV输出资料TV O/P DATA之用。

同时参阅图9电路图及图10a至图10c所示之波形图，在起始时，暂存器55、第一正反器57及第二正反器58皆清除为0，放大标志UP-FLAG亦被清除为0。

当多工器52之输入端选择输入K2之信号，其输出端SEL2即为K2之值，此时加法器54之输出SUM2之值为M2或2M2，视第二多工器53受TV影像场信号TV-FIELD之信号控制而定。除了增加一个第二多工器之外，其它之单元与图7所示之电路类似。而图10A至图10C之波形图中，其中图10A系为偶数影像声时相关信号之时序图，图10B系为奇数影像场时相关信号之时序图，图10C系显示在时序控制信号CLK3及CLK4之控制之下，相关信号之时序图。

当放大信号UP-ENB产生后，其所跨越之时序控制信号CLK3、CLK4无须栓锁K2值及放大标志UP-FLAG，而存储器位址计数器藉由TV-HS-REF及TV-HALF-HS之下沿来计数，也因为SCALE-UP-CLR跨越TV-HS-REF或TV-HALF-HS之下沿而无须计数，当TV-HS-REF或TV-HALF-HS＝0，周期结束后，时序产生器即将UP-ENB清除。

综合以上所述，本发明以任意放大或缩小之方式将非交错式之VGA信号转换成交错式之TV信号，以使VGA信号输出至TV荧幕。

Claims (1)

1、一种VGA转TV信号之任意放大缩小控制装置，包括一模拟/数字转换器、一垂直方向缩小装置、一存储器、一存储控制器、一垂直方向放大装置、一水平方向缩小装置、一水平放向放大装置、一数字/模拟转换器，其特征在于：水平方向缩小装置3，包括有一第一锁相回路31及一VGA时序产生器32，其中VGA时序产生器输出一VGA水平参考信号给第一锁相回路31，第一锁相回路输出端输出一同步之VGA时钟信号CLK送至模拟/数字转换器1；水平方向放大装置6，包括有一第二锁相回路61、一或门63以及一TV时序产生器62，其中TV时序产生器输出一TV水平参考信号TV-HS-REF给第二锁相回路61，第二锁相回路输出端输出一同步之TV时钟信号CLK送至数字/模拟转换器7；TV时序产生器62还输出第二个水平参考信号TV-HALF-HS，此两水平参考信号经或门63后，或门63输出端输出一TV-HS-AUX信号，送到垂直方向放大装置5中。

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