JP2525615B2 - Transistor - Google Patents

Transistor

Info

Publication number
JP2525615B2
JP2525615B2 JP62209518A JP20951887A JP2525615B2 JP 2525615 B2 JP2525615 B2 JP 2525615B2 JP 62209518 A JP62209518 A JP 62209518A JP 20951887 A JP20951887 A JP 20951887A JP 2525615 B2 JP2525615 B2 JP 2525615B2
Authority
JP
Japan
Prior art keywords
electrode
thin film
drain
source electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62209518A
Other languages
Japanese (ja)
Other versions
JPS6451663A (en
Inventor
尊史 中澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP62209518A priority Critical patent/JP2525615B2/en
Publication of JPS6451663A publication Critical patent/JPS6451663A/en
Application granted granted Critical
Publication of JP2525615B2 publication Critical patent/JP2525615B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや3次元集積回路などに応用さ
れるトランジスタに関する。
The present invention relates to a transistor applied to an active matrix type liquid crystal display, an image sensor, a three-dimensional integrated circuit, or the like.

〔従来の技術〕[Conventional technology]

従来の薄膜トランジスタは、例えばJAPAN DISPLAY′8
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第2図に示す。(a)
図は上視図であり(b)図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいはアクセプタとなる不純物を添加した、多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。更にこれに接しゲート電極208が設
けられている。
Conventional thin film transistors are, for example, JAPAN DISPLAY′8
6 had the structure shown in 1986, P196-P199. This structure is generalized and its outline is shown in FIG. (A)
The drawing is a top view and the drawing (b) is a sectional view taken along line AA '. On an insulating substrate 201 such as glass, quartz, sapphire,
A source region 202 and a drain region 203, which are made of a polycrystalline silicon thin film and to which impurities serving as donors or acceptors are added, are formed. In contact with this, the source electrode 2
04 and a drain electrode 205 are provided, and a channel region 206 made of a polycrystalline silicon thin film is formed so as to contact with and connect the source region 202 and the drain region 203 on the upper side. The gate insulating film 207 is formed so as to cover them.
Is provided. Further, a gate electrode 208 is provided in contact with this.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
However, the conventional thin film transistor has the following problems.

第3図に薄膜トランジスタの上視図を示し、第4図に
その等価回路を示す。
FIG. 3 shows a top view of the thin film transistor, and FIG. 4 shows its equivalent circuit.

ゲート電極304は、ゲート絶縁膜を介して、ソース電
極301と重なり、浮遊容量401を形成している。同様にゲ
ート電極304は、ゲート絶縁膜を介してドレイン電極302
と重なり浮遊容量402を形成している。浮遊容量401及び
402は、ソース電極301及びドレイン電極302とゲート電
極304が重なる面積により決定される。第3図(b)に
示す様に矢印305の方向にゲート電極304の、パターンず
れが生じると、浮遊容量401は減少し、浮遊容量402は増
大する。逆に第3図(c)に示す様に矢印306の方向に
ゲート電極304のパターンずれが生じると、浮遊容量401
は増大し、浮遊容量402は減少する。すなわち薄膜トラ
ンジスタの浮遊容量は、ソース電極301及びドレイン電
極302に対しての、ゲート電極304のパターンずれで大き
くばらつく。パターンずれの主な原因は、ゲート電極30
4のアライメントずれ、フォトマスク間のピッチずれ等
である。従って、同一基板内あるいは基板間で浮遊容量
がばらつき、回路定数を一定とすることが困難となり、
液晶ディスプレイへ応用した場合表示品質のばらつきと
なり、画質を低下させていた。又液晶ディスプレイが大
型化すればパターンずれは更に大きくなり、著しく表示
品質を低下させ、大型化の大きな妨げとなっていた。
The gate electrode 304 overlaps with the source electrode 301 via the gate insulating film to form a stray capacitance 401. Similarly, the gate electrode 304 is the drain electrode 302 through the gate insulating film.
To form a stray capacitance 402. Stray capacitance 401 and
402 is determined by the area where the source electrode 301, the drain electrode 302, and the gate electrode 304 overlap. When the pattern shift of the gate electrode 304 occurs in the direction of arrow 305 as shown in FIG. 3B, the stray capacitance 401 decreases and the stray capacitance 402 increases. On the contrary, when the pattern shift of the gate electrode 304 occurs in the direction of arrow 306 as shown in FIG.
Increases and stray capacitance 402 decreases. That is, the stray capacitance of the thin film transistor greatly varies due to the pattern shift of the gate electrode 304 with respect to the source electrode 301 and the drain electrode 302. The main cause of pattern displacement is the gate electrode 30
4 are misalignment, pitch misalignment between photomasks, etc. Therefore, the stray capacitance varies within the same substrate or between substrates, making it difficult to keep the circuit constant constant.
When applied to a liquid crystal display, the display quality varies and the image quality is degraded. Further, as the size of the liquid crystal display becomes larger, the pattern shift becomes larger and the display quality is remarkably deteriorated, which is a great obstacle to the size increase.

イメージセンサや3次元集積回路へ応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
When applied to an image sensor or a three-dimensional integrated circuit, it becomes difficult to keep the circuit constant constant, which is a great obstacle to practical use.

本発明はこのような問題点を解決するものであり、そ
の目的とするところは、浮遊容量のばらつきの無い、ト
ランジスタを提供することにある。
The present invention solves such a problem, and an object of the present invention is to provide a transistor having no variation in stray capacitance.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のトランジスタは、金属、透明導電膜等からな
るソース配線及びドレイン配線と、ドナー・アクセプタ
となる不純物を含んだシリコン膜からなり一端がそれぞ
れ前記ソース配線及び前記ドレイン配線に接続されて延
在し、少なくとも一部で互いに平行になるよう配列され
たソース電極及びドレイン電極と、前記ソース電極の上
面と前記ドレイン電極の上面に接して、この両者を結ぶ
ように被覆された半導体層と、前記半導体層を被覆する
ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極
と平行な突出部を有し、前記ソース電極及び前記ドレイ
ン電極に直交するよう配置され前記半導体層を前記ゲー
ト絶縁膜を介して分割するゲート電極とからなることを
特徴とする。
The transistor of the present invention comprises a source wiring and a drain wiring made of a metal, a transparent conductive film or the like, and a silicon film containing impurities serving as a donor / acceptor, and one end thereof is extended to be connected to the source wiring and the drain wiring, respectively. A source electrode and a drain electrode that are arranged so as to be parallel to each other at least in part, a semiconductor layer that is in contact with the upper surface of the source electrode and the upper surface of the drain electrode, and connects the two, and A gate insulating film that covers the semiconductor layer, and a protruding portion that is parallel to the source electrode and the drain electrode, and is arranged so as to be orthogonal to the source electrode and the drain electrode, the semiconductor layer through the gate insulating film. It is characterized in that it is composed of a divided gate electrode.

〔実施例1〕 以下実施例に基づいて、本発明を詳しく説明する。第
1図に本発明によるトランジスタの1例を示す。(a)
は、上視図であり、(b)はBB′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板101上に、
ドナーあるいはアクセプタとな不純物を添加した多結晶
シリコン、非晶質シリコン等の、シリコ薄膜から成るソ
ース電極102及びドレイン電極103が形成されている。そ
の膜厚は500〜5000Åが望ましい。このソース電極の上
側と、ドレイン電極の上側に接して、この両者を結ぶよ
うに多結晶シリコン、あるいは非晶質シリコン等のシリ
コン薄膜から成る半導体層106が形成されている。その
膜厚は、2000Å以下が望ましい。また、金属、透明導電
膜等から成る、ソース配線104がソース電極102に接して
おり、同じくドレイン配線105がドレイン電極103に接し
ている。これら全体をSiO2、SiNx、SiON等のゲート絶縁
膜107が被覆している。この上に金属、透明導電膜から
成るゲート電極108がソース電極102及びドレイン電極10
3とゲート絶縁膜107を介して重なることなくソース配線
104と平行な突出部により半導体層106を分割し、更にソ
ース電極102及びドレイン電極103をゲート絶縁膜107を
介して分割する様な十字型の形状に形成する。ゲート絶
縁膜107は配線間の絶縁を保持する層間絶縁膜も兼ねて
いる。このように構成された薄膜トランジスタは、第5
図(b)に示すようにゲート電極504が矢印505方向にパ
ターンずれが生じてもソース電極501及びドレイン電極5
02とゲート電極504が重なる面積は、一定で変化がな
い。又、第5図(c)に示すようにゲート電極504が矢
印506方向にパターンずれが生じても同様である。従っ
て薄膜トランジスタの浮遊容量401及び402は、ゲート電
極のパターンずれに影響されることなく一定となる。す
なわち、同一基板内あるいは、基板間での浮遊容量のば
らつきを無くすことが可能となり、回路定数を一定とす
ることができる。液晶ディスプレイへ応用した場合表示
品質のばらつきがなくなり、画質を著しく向上させられ
る。又、液晶ディスプレイが大型化してもパターンずれ
の影響は全くなくなり、高画質の大型ディスプレイが実
現できる。
Example 1 The present invention will be described in detail based on examples below. FIG. 1 shows an example of a transistor according to the present invention. (A)
Is a top view and (b) is a cross-sectional view at BB ′. On an insulating substrate 101 such as glass, quartz, sapphire,
A source electrode 102 and a drain electrode 103 made of a silicon thin film, such as polycrystalline silicon or amorphous silicon doped with impurities such as donors or acceptors, are formed. The film thickness is preferably 500-5000Å. A semiconductor layer 106 made of a silicon thin film such as polycrystalline silicon or amorphous silicon is formed in contact with the upper side of the source electrode and the upper side of the drain electrode so as to connect them. The film thickness is preferably 2000Å or less. A source wiring 104 made of metal, a transparent conductive film, or the like is in contact with the source electrode 102, and a drain wiring 105 is also in contact with the drain electrode 103. The whole is covered with a gate insulating film 107 such as SiO 2 , SiN x , and SiON. A gate electrode 108 made of a metal and a transparent conductive film is formed on the source electrode 102 and the drain electrode 10.
Source wiring without overlapping with 3 and gate insulating film 107
The semiconductor layer 106 is divided by the protrusion parallel to 104, and the source electrode 102 and the drain electrode 103 are formed in a cross shape so as to be divided via the gate insulating film 107. The gate insulating film 107 also serves as an interlayer insulating film that maintains insulation between wirings. The thin film transistor configured in this way is
Even if the gate electrode 504 is deviated in the direction of arrow 505 as shown in FIG.
The area where 02 and the gate electrode 504 overlap is constant and does not change. The same is true even if the gate electrode 504 has a pattern shift in the direction of arrow 506 as shown in FIG. Therefore, the stray capacitances 401 and 402 of the thin film transistor become constant without being affected by the pattern shift of the gate electrode. That is, it is possible to eliminate variations in stray capacitance within the same substrate or between substrates, and it is possible to keep the circuit constant constant. When applied to a liquid crystal display, there is no variation in display quality, and image quality can be significantly improved. Further, even if the liquid crystal display becomes large, the influence of the pattern shift is completely eliminated, and a large display with high image quality can be realized.

イメージセンサや3次元集積回路へ応用した場合、回
路定数を一定にすることができ、実用化が可能となる。
When it is applied to an image sensor or a three-dimensional integrated circuit, the circuit constant can be made constant and it can be put to practical use.

本発明の薄膜トランジスタは、第6図に示すように
(a)、(b)2つの構造のトランジスタに分割でき
る。第6図(a)の薄膜トランジスタの特性を第7図
に、第6図(b)の薄膜トランジスタの特性を第8図に
示す。横軸はゲート電圧VGS、縦軸はドレイン電流ID
対数値である。ドレンイン電圧VDは4(V)、チャネル
長は20μm、チャネル幅10μmである。チャネル領域の
シリコン薄膜には多結晶シリコンを用い、その膜厚は20
0Åである。第6図(a)の構造の、薄膜トランジスタ
は、オフセットゲートとなっており、従来の薄膜トラン
ジスタに比べオン電流が小さい。第6図(b)の、構造
の薄膜トランジスタは、ゲート電極604により変調され
ない部分の半導体層603のリーク電流により、従来の薄
膜トランジスタに比べオフ電流が、大きくなっている。
しかし、この2つの構造の薄膜トランジスタを組合わせ
ると第9図に示す特性となり、従来の薄膜トランジスタ
と全く同一の特性が得られる。
The thin film transistor of the present invention can be divided into transistors having two structures (a) and (b) as shown in FIG. The characteristics of the thin film transistor of FIG. 6 (a) are shown in FIG. 7, and the characteristics of the thin film transistor of FIG. 6 (b) are shown in FIG. The horizontal axis is the gate voltage V GS , and the vertical axis is the logarithmic value of the drain current I D. The drain-in voltage V D is 4 (V), the channel length is 20 μm, and the channel width is 10 μm. Polysilicon is used for the silicon thin film in the channel region and its thickness is 20
It is 0Å. The thin film transistor having the structure shown in FIG. 6A is an offset gate, and has a smaller on-current than the conventional thin film transistor. In the thin film transistor having the structure of FIG. 6B, the off current is larger than that of the conventional thin film transistor due to the leak current of the semiconductor layer 603 in the portion which is not modulated by the gate electrode 604.
However, when the thin film transistors having these two structures are combined, the characteristics shown in FIG. 9 are obtained, and the characteristics identical to those of the conventional thin film transistor can be obtained.

薄膜トランジスタを形成する絶縁基板としてガラス基
板が広く使用されている。一般にガラス基板は熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。(以下基板の収縮と呼ぶ)
1例として#7059(コーニング社製)の基板の収縮を第
11図に示す。横軸は熱処理温度、縦軸は、10cm当りの基
板の収縮量を示す。第11図から明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。
A glass substrate is widely used as an insulating substrate for forming a thin film transistor. Generally, when a glass substrate is heat-treated and returned to room temperature, the dimension after the heat treatment becomes smaller than the dimension before the heat treatment. (Hereinafter called substrate shrinkage)
As an example, the shrinkage of # 7059 (made by Corning)
Shown in Figure 11. The horizontal axis shows the heat treatment temperature, and the vertical axis shows the amount of shrinkage of the substrate per 10 cm. As is clear from FIG. 11, a rapid shrinkage of the substrate occurs due to the heat treatment at 500 ° C. or higher.

本発明の薄膜トランジスタは、半導体層106が多結晶
シリコン等の500℃以上の高温で形成する半導体を用い
た場合基板の収縮は問題とならず、特に有効となり、大
面積ガラス基板上への薄膜トランジスタの作成が可能と
なる。
The thin film transistor of the present invention, when the semiconductor layer 106 uses a semiconductor such as polycrystalline silicon formed at a high temperature of 500 ° C. or higher, shrinkage of the substrate is not a problem and is particularly effective. Can be created.

〔実施例2〕 第10図に本発明の別の実施例を示す。第10図(a)に
示すように、ドナーあるいはアクセプタとなる不純物を
添加した多結晶シリコン、非晶質シリコン等のシリコン
薄膜から成るソース電極1001及びドレイン電極1002が行
平に形成されている。ソース電極1001及びドレイン電極
1002は金属あるいは透明導電膜等の導電性薄膜を用いて
もよい。このソース電極1001とドレイン電極1002の両者
を結ぶように多結晶シリコン、非品質シリコン等のシリ
コン薄膜から成る半導体層1003が形成されている。これ
ら全体をSiO2、SINX、SiON等のゲート絶縁膜が被覆して
いる。この上に金属、透明導電膜等の導電性材料から成
るゲート電極1004が形成されている。この、ゲート電極
1004は、ソース電極1001及びドレイン電極1002の長手方
向と平行な2つの突出部により、半導体層1003を分割し
ている。又ゲート電極1004は、ソース電極1001、ドレイ
ン電極1002及び半導体層1003を、ソース電極1001と垂直
な方向にそれぞれ分割している。このように構成された
薄膜トランジスタは、第10図(b)に示すようにゲート
電極1004が矢印1005方向にパターンずれを生じてもソー
ス電極1001及びドレイン電極1002とゲート電極1004が重
なる面積は一定であり、浮遊容量の変化は生じない。又
第10図(c)に示すようにゲート電極1004が矢印1006方
向にパターンずれを生じても全く同様であり、実施例1
と同一の効果を有する。
[Embodiment 2] FIG. 10 shows another embodiment of the present invention. As shown in FIG. 10 (a), a source electrode 1001 and a drain electrode 1002, which are formed of a silicon thin film such as polycrystalline silicon or amorphous silicon to which impurities serving as donors or acceptors are added, are formed in a horizontal plane. Source electrode 1001 and drain electrode
1002 may be a metal or a conductive thin film such as a transparent conductive film. A semiconductor layer 1003 made of a silicon thin film such as polycrystalline silicon or non-quality silicon is formed so as to connect both the source electrode 1001 and the drain electrode 1002. The whole is covered with a gate insulating film such as SiO 2 , SIN X , and SiON. A gate electrode 1004 made of a conductive material such as metal or a transparent conductive film is formed on this. This, the gate electrode
1004 divides the semiconductor layer 1003 by two protrusions parallel to the longitudinal direction of the source electrode 1001 and the drain electrode 1002. The gate electrode 1004 divides the source electrode 1001, the drain electrode 1002, and the semiconductor layer 1003 in the direction perpendicular to the source electrode 1001. In the thin film transistor thus configured, the area where the source electrode 1001 and the drain electrode 1002 and the gate electrode 1004 overlap with each other is constant even if the gate electrode 1004 shifts in the direction of the arrow 1005 as shown in FIG. 10B. Yes, there is no change in stray capacitance. Further, as shown in FIG. 10 (c), even if the gate electrode 1004 has a pattern shift in the direction of arrow 1006, it is completely the same.
Has the same effect as.

〔発明の効果〕〔The invention's effect〕

本発明は次のようなすぐれた効果を有する。 The present invention has the following excellent effects.

第1にトランジスタの浮遊容量を、パターンずれに関
係なく一定とすることができる。これにより、トランジ
スタを用いたアクティブマトリックス基板あるいはトラ
ンジスタを用いたロジック回路の回路定数を一定にする
ことが可能となる。
First, the stray capacitance of the transistor can be made constant regardless of the pattern shift. As a result, the circuit constant of the active matrix substrate using the transistors or the logic circuit using the transistors can be made constant.

第2に、回路定数を一定にできることにより、アクテ
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
Second, since the circuit constant can be made constant, the active matrix substrate or the logic circuit can be easily designed.

第3に、パターンずれに対する許容度が大きく設計で
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
Thirdly, since the tolerance for pattern deviation can be designed to be large, strict process control as in the past is not necessary, and the yield is greatly improved.

第4に、パターンずれに関係なく浮遊容量を一定とで
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもったトランジスタの形成を実
現できる。
Fourth, since the stray capacitance can be made constant regardless of the pattern deviation, it is possible to eliminate the variation within the substrate or the variation between the substrates, the quality can be greatly improved, and the uniform characteristics can be obtained on the large area substrate. It is possible to realize the formation of a transistor.

第5に、トランジスタ特性は従来の特性に比べ遜色な
く小さい。OFF電流と大きいON電流を両立できる。
Fifth, the transistor characteristics are as small as those of the conventional ones. Both OFF current and large ON current can be compatible.

第6にトランジスタを形成するガラス基板の熱処理に
よる基板の収縮に対し全く問題なくなる。特に多結晶シ
リコン等の高温で形成する薄膜を使用する場合特に有効
となる。
Sixth, there is no problem with the shrinkage of the substrate due to the heat treatment of the glass substrate for forming the transistor. This is particularly effective when using a thin film formed at a high temperature such as polycrystalline silicon.

以上のように、本発明の薄膜トランジスタは数多くの
優れた効果を有するものである。その応用範囲は、ディ
スプレイ様のアクティブマトリックス基板やその周辺回
路、イメージセンサ、3次元集積回路など多岐にわた
る。
As described above, the thin film transistor of the present invention has many excellent effects. Its application range is wide-ranging, such as active matrix substrates for displays, their peripheral circuits, image sensors, and three-dimensional integrated circuits.

【図面の簡単な説明】[Brief description of drawings]

第1図(a)、(b)は本発明の薄膜トランジスタの構
造を示し、(a)は上視図、(b)は断面図である。 第2図(a)(b)は従来の薄膜トランジスタの構造を
示し(a)は上視図、(b)は断面図である。 第3図(a)(b)(c)は、従来の薄膜トランジスタ
の構造を示す上視図である。 第4図は、薄膜トランジスタの等価回路図である。 第5図、(a)(b)(c)、第6図、(a)(b)、
第10図(a)(b)(c)は、本発明の薄膜トランジス
タの構造を示す上視図である。 第7図は、第8図、第9図は、本発明の薄膜トランジス
タの特性を示すグラフである。 第11図は、ガラス基板の温度に対する収納量を示すグラ
フである。 101、201……基板 102、202、301、501、601、1001……ソース電極 103、203、302、502、602、1002……ドレイン電極 104、204……ソース配線 105、205……ドレイン配線 106、206、303、503、603、1003……半導体層 107、207……ゲート絶縁層 108、208、304、504、604、1004……ゲート電極 401、402……浮遊容量
1 (a) and 1 (b) show the structure of the thin film transistor of the present invention, (a) is a top view, and (b) is a sectional view. 2A and 2B show the structure of a conventional thin film transistor, FIG. 2A being a top view and FIG. 2B being a sectional view. 3A, 3B and 3C are top views showing the structure of a conventional thin film transistor. FIG. 4 is an equivalent circuit diagram of the thin film transistor. 5, (a) (b) (c), FIG. 6, (a) (b),
10 (a), (b) and (c) are top views showing the structure of the thin film transistor of the present invention. FIG. 7 is a graph showing the characteristics of the thin film transistor of the present invention, and FIG. 8 and FIG. FIG. 11 is a graph showing the storage amount with respect to the temperature of the glass substrate. 101, 201 ... substrate 102, 202, 301, 501, 601, 1001 ... source electrode 103, 203, 302, 502, 602, 1002 ... drain electrode 104, 204 ... source wiring 105, 205 ... drain wiring 106, 206, 303, 503, 603, 1003 ... Semiconductor layer 107, 207 ... Gate insulating layer 108, 208, 304, 504, 604, 1004 ... Gate electrode 401, 402 ... Stray capacitance

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】金属、透明導電膜等からなるソース配線及
びドレイン配線と、 ドナー・アクセプタとなる不純物を含んだシリコン膜か
らなり一端がそれぞれ前記ソース配線及び前記ドレイン
配線に接続されて延在し、少なくとも一部で互いに平行
になるよう配列されたソース電極及びドレイン電極と、 前記ソース電極の上面と前記ドレイン電極の上面とに接
して、この両者を結ぶように被覆された半導体層と、 前記半導体層を被覆するゲート絶縁膜と、 前記ソース電極及び前記ドレイン電極と平行な突出部を
有し、前記ソース電極及び前記ドレイン電極に直交する
よう配置され前記半導体層を前記ゲート絶縁膜を介して
分割するゲート電極とからなるトランジスタ。
1. A source wiring and a drain wiring made of a metal, a transparent conductive film or the like, and a silicon film containing an impurity to serve as a donor / acceptor, one end of which is extended to be connected to the source wiring and the drain wiring, respectively. A source electrode and a drain electrode arranged so as to be parallel to each other at least in part, a semiconductor layer which is in contact with the upper surface of the source electrode and the upper surface of the drain electrode, and is covered so as to connect the two. A gate insulating film that covers the semiconductor layer, and a protruding portion that is parallel to the source electrode and the drain electrode, and is arranged so as to be orthogonal to the source electrode and the drain electrode, the semiconductor layer through the gate insulating film. A transistor consisting of a split gate electrode.
JP62209518A 1987-08-24 1987-08-24 Transistor Expired - Lifetime JP2525615B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62209518A JP2525615B2 (en) 1987-08-24 1987-08-24 Transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62209518A JP2525615B2 (en) 1987-08-24 1987-08-24 Transistor

Publications (2)

Publication Number Publication Date
JPS6451663A JPS6451663A (en) 1989-02-27
JP2525615B2 true JP2525615B2 (en) 1996-08-21

Family

ID=16574118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62209518A Expired - Lifetime JP2525615B2 (en) 1987-08-24 1987-08-24 Transistor

Country Status (1)

Country Link
JP (1) JP2525615B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2588664B2 (en) * 1992-02-27 1997-03-05 株式会社ジーティシー Active matrix liquid crystal display
KR100776514B1 (en) * 2000-12-30 2007-11-16 엘지.필립스 엘시디 주식회사 Liquid Crystal Display and Fabricating Method Thereof
TWI287132B (en) * 2001-11-23 2007-09-21 Chi Mei Optoelectronics Corp A liquid crystal display having reduced flicker

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111520B2 (en) * 1987-05-27 1995-11-29 ホシデン株式会社 Liquid crystal display element

Also Published As

Publication number Publication date
JPS6451663A (en) 1989-02-27

Similar Documents

Publication Publication Date Title
US5097297A (en) Thin film transistor
US4935792A (en) Thin film transistor array
US4821092A (en) Thin film transistor array for liquid crystal display panel
US4762398A (en) Pixel transistor free of parasitic capacitance fluctuations from misalignment
US4404578A (en) Structure of thin film transistors
KR930006482A (en) LCD Display
KR890001212A (en) Thin film semiconductor device and manufacturing method thereof
US4787712A (en) Active matrix liquid crystal display device having capacitive electrodes opposite the source buses
US5783842A (en) Semiconductor device having an insulating layer having a concave section formed by oxidizing a semiconductor layer
JP2525615B2 (en) Transistor
JP2850332B2 (en) Thin film transistor
JPH10142636A (en) Active matrix type display circuit
JP2516030B2 (en) Thin film transistor
JPH01267617A (en) Thin-film transistor
JP3286843B2 (en) LCD panel
JPH0570156B2 (en)
JPH0812923B2 (en) Pixel drive transistor
JPH02307273A (en) Film transistor
JPH088361B2 (en) Thin film transistor
JPS61108171A (en) Thin film field effect transistor
JPH0543115B2 (en)
JPS63294531A (en) Liquid crystal display element
JPH02306664A (en) Thin film transistor
JPH0472769A (en) Thin film transistor
JPH0748563B2 (en) Thin film transistor device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080531

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080531

Year of fee payment: 12