JPH10142636A - Active matrix type display circuit - Google Patents

Active matrix type display circuit

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JPH10142636A
JPH10142636A JP31003396A JP31003396A JPH10142636A JP H10142636 A JPH10142636 A JP H10142636A JP 31003396 A JP31003396 A JP 31003396A JP 31003396 A JP31003396 A JP 31003396A JP H10142636 A JPH10142636 A JP H10142636A
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Shunpei Yamazaki
舜平 山崎
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株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To increase the auxiliary capacity without reducing the numerical aperture by using a semiconductor layer or wiring and a conductive film used as black matrix as electrodes, and using a silicon nitride as dielectric to form the auxiliary capacity.
SOLUTION: A gate wiring 2 and a capacity wiring 3 are formed on a glass substrate 1 having a silicon nitride film formed as bed film. A silicon oxide film 4 is formed as gate insulating film, and an amorphous silicon film is formed. The amorphous silicon film is etched to provide a semiconductor layer 5 of thin film transistor. A polycrystalline silicon film having phosphor is formed and etched to provide a source 6 and a drain 7. Further, a data wiring 8 is provided by use of an aluminum film. A first auxiliary capacity 9 having the gate insulating film 3 as dielectric is formed between the capacity wiring 3 and the drain 7. A silicon nitride film 10 is then formed, and a polyimide layer 11 is form followed by etching to form the hole 12 of the auxiliary capacity. A titanium film is etched to form a black matrix.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本明細書で開示する発明は、 It disclosed THE INVENTION TECHNICAL FIELD] herein invention,
ボトムゲイト型の薄膜トランジスタを用いたアクティブマトリクス型の表示装置の画素領域の回路構成に関する。 A circuit configuration of a pixel region of an active matrix display device using a bottom gate type thin film transistor. 特に、補助容量の構成に関する。 In particular, the present invention relates to a structure of the auxiliary capacity.

【0002】 [0002]

【従来の技術】最近、安価なガラス基板上に薄膜トランジスタ(TFT)を作製する技術が急速に発達してきている。 Recently, a technique for manufacturing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. その理由は、アクティブマトリクス型液晶表示装置の需要が高まったことにある。 The reason is that the increased demand for active matrix type liquid crystal display device. アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの各画素のそれぞれに薄膜トランジスタを配置し、各画素電極に出入りする電荷を薄膜トランジスタのスイッチング機能により制御するものである。 Active matrix liquid crystal display device is for a thin film transistor is disposed in each of the pixels of which are arranged in a matrix of several tens to several hundreds of thousands, controlled by the switching function of the TFT charges into and out of each pixel electrode .

【0003】各画素電極と対向電極との間には液晶が挟み込まれ、一種のコンデンサを形成している。 Liquid crystal is sandwiched between each pixel electrode and the counter electrode, it forms a kind of capacitor. 従って、 Therefore,
薄膜トランジスタによりこのコンデンサへの電荷の出入りを制御することで液晶の電気光学特性を変化させ、液晶パネルを透過する光を制御して画像表示を行うことが出来る。 Changing the electrooptic characteristics of the liquid crystal by controlling the out of charge to the capacitor by the thin film transistors to control the light transmitted through the liquid crystal panel image display can be performed by. また、このような構成でなるコンデンサは電流のリークにより次第にその保持電圧が減少するため、液晶の電気光学特性が変化して画像表示のコントラストが悪化するという問題を持つ。 The capacitor made in such a configuration to gradually reduce its holding voltage due to a leakage current, with the problem of image display contrast electro-optical characteristics of the liquid crystal is changed to deteriorate.

【0004】そこで、液晶で構成されるコンデンサと直列に補助容量と呼ばれる別のコンデンサを設置し、リーク等で損失した電荷を液晶で構成されるコンデンサに供給する構成が一般的となっている。 [0004] Therefore, set up a further capacitor is called an auxiliary capacitance in series with the capacitor composed of the liquid crystal, and supplied the charge lost by leakage or the like to the capacitor composed of the liquid crystal has become common. 従来のアクティブマトリクス型液晶表示装置の回路図を図3に示す。 The circuit diagram of a conventional active matrix liquid crystal display device shown in FIG. アクティブマトリクス型表示回路は、大きく3つの部分に分けられる。 An active matrix display circuit is divided into three main parts. すなわち、ゲイト配線(スキャン配線、走査配線)44を駆動するためのゲイトドライバー回路42、 That is, the gate driver circuit 42 for driving gate lines (scan lines, scanning lines) 44,
データ配線(ソース配線、信号配線)45を駆動するためのデータドライバー回路41、画素の設けられたアクティブマトリクス回路43である。 Data lines (source lines, signal lines) data driver circuit 41 for driving a 45, an active matrix circuit 43 provided with the pixel. このうち、データドライバー回路41とゲイトドライバー回路42は周辺回路と総称される。 Of these, the data driver circuit 41 and the gate driver circuit 42 are collectively referred to as peripheral circuits.

【0005】アクティブマトリクス回路43は、多数のゲイト配線44とデータ配線45が互いに交差するように設けられ、各々の交点には画素電極47が設けられる。 [0005] The active matrix circuit 43 is provided to a large number of gate lines 44 and data lines 45 intersecting with each other, the pixel electrode 47 is provided on each of the intersections. そして、画素電極に出入りする電荷を制御するためのスイッチング素子(薄膜トランジスタ)46が設けられる。 Then, the switching element (TFT) 46 for controlling charge entering and leaving the pixel electrode is provided. また、上述のようにリーク電流により画素の電圧の変動を抑制する目的で、補助容量48が画素のコンデンサーと並列に設けられる。 Further, for the purpose of suppressing variation in the voltage of the pixel due to leakage current, as described above, the auxiliary capacitance 48 is provided in parallel with the capacitor of the pixel. (図3) (Fig. 3)

【0006】補助容量の形成方法には様々なものが提案されているが、もっとも代表的な構成は薄膜トランジスタの半導体層(活性層)とゲイト配線(もしくはゲイト配線と同じ層の配線)の重なりを用いた構造のものである。 [0006] Although are various method of forming an auxiliary capacitance is proposed, the most typical configuration overlaps the semiconductor layer of the thin film transistor (wiring or the same layer as the gate lines) (active layer) and the gate lines it is those of using the structure. 図6には、その断面の様子を作製工程を説明することによって示す。 6 shows by illustrating a manufacturing process of the appearance of the cross section. 基板71上にはゲイト配線72と容量配線73を形成する。 On the substrate 71 to form a gate wiring 72 and the capacitor wiring 73. 容量配線73はゲイト配線を兼ねてもよく、その場合には、わざわざ容量配線を設ける場合に比較して、開口領域が大きくできる。 Capacitor wiring 73 may also serve as the gate wiring, in that case, as compared with the case of providing a purposely capacitor wiring, an opening area can be increased.

【0007】容量配線73をゲイト配線とする場合には、ゲイト配線72とは互いに異なる行の配線を用いる。 [0007] When the capacitor wiring 73 and the gate wiring, use wires of different rows from the gate wiring 72. もし、ゲイト配線72と配線73を同じ行の配線とすると、薄膜トランジスタのドレインとゲイト電極との間の寄生容量が著しく大きくなり、スイッチングに支障をきたすからである。 If, when the gate wiring 72 and the wiring of the same row wiring 73, the parasitic capacitance between the drain and the gate electrode of the thin film transistor becomes considerably large and the hindered switching. なお、容量配線73がゲイト配線を兼ねている場合には、該配線の寄生容量が多大となり、動作速度、信号形状を鈍化させるという欠点もある。 In the case where the capacitor wiring 73 also serves as a gate wiring, parasitic capacitance of the wiring becomes significant, certain operating speed, the disadvantage of slowing the signal shape.

【0008】次に、これら配線を覆ってゲイト絶縁膜7 [0008] Next, the gate insulating film 7 covering these wiring
4、さらに真性の半導体層75を形成する。 4, further forming the semiconductor layer 75 of intrinsic. さらに、半導体層75に接続するN型もしくはP型の不純物がドーピングされた導電性領域(ソース、ドレイン)76、7 Further, N-type or P-type impurity doped conductive region of connecting to the semiconductor layer 75 (source, drain) 76,7
7を形成する。 7 to the formation. さらに、データ配線78を形成する。 Further, a data line 78.
(図6(A)) かくして、容量配線73と導電性領域77との間に、ゲイト絶縁膜74を誘電体とする補助容量79が得られる。 (FIG. 6 (A)) Thus, between the capacitor wiring 73 and the conductive region 77, the auxiliary capacitor 79 to the gate insulating film 74 and the dielectric is obtained. その後、パッシベーション膜として窒化珪素層80 Thereafter, a silicon nitride layer 80 as a passivation film
とポリイミド等の平坦化に適した樹脂材料の層81よりなる第1の層間絶縁物を形成する。 And a first interlayer insulator formed of a layer 81 of a resin material suitable for planarization of polyimide. (図6(B)) (FIG. 6 (B))

【0009】さて、薄膜トランジスタは光の照射により導電性が変動するので、それを防止するために遮光性を有する被膜(ブラックマトリクス)82を薄膜トランジスタに重ねる。 [0009] Now, the thin film transistor because conductivity by irradiation of light varies, overlapping film (black matrix) 82 having a light shielding property in order to prevent it to the thin film transistor. さらに、画素間の色、明るさが混合することや、画素の境界部分での電界の乱れによる表示不良を防止するために、画素間にも上記の遮光性の被膜を形成する。 Furthermore, and mixing colors, the brightness between pixels, in order to prevent display failure due to disturbance of electric field at the boundary portion of the pixel, also to form the light-shielding coating between pixels. このため、この遮光性被膜はマトリクス状の形状を呈し、ブラックマトリクス(BM)と呼ばれる。 Therefore, the light-shielding film exhibits a matrix shape, called a black matrix (BM). B
M82は、アクティブマトリクス回路の設けられた基板に設けると、画素の集積化の上で効果がある。 M82 is, providing a substrate provided with the active matrix circuit, it is effective in the integration of the pixel. その場合には、通常、第1の層間絶縁物のポリイミド層81上に形成される。 In that case, usually formed on the polyimide layer 81 of the first interlayer insulator. (図6(C)) (FIG. 6 (C))

【0010】その後、第2の層間絶縁物83を形成し、 [0010] Thereafter, a second interlayer insulator 83,
これと第1の層間絶縁物をエッチングして、導電性領域77に達するコンタクトホールを形成し、さらに透明導電性被膜によって画素電極84、85(別の画素の画素電極)を形成する。 This and by etching the first interlayer insulator, contact holes are formed to reach the conductive region 77 to form the pixel electrodes 84 and 85 (another pixel of the pixel electrode) by further transparent conductive coating. 一般には、BMと画素電極は、互いに重ならない部分ができないように形成される。 In general, BM and the pixel electrode is formed so as not to portions which do not overlap each other. BMが絶縁性の材料で形成されていれば第2の層間絶縁物83 BM second interlayer insulator be formed of an insulating material 83
は不要である。 Is not required. (図6(D)) (FIG. 6 (D))

【0011】 [0011]

【発明が解決しようとする課題】上記の構造のアクティブマトリクス回路では、補助容量をより大きくするためには、容量配線73の占める面積をより大きなものとしなければならない。 An active matrix circuit of the above structure [0006] In order to further increase the storage capacitance has to the area occupied by the capacitor wiring 73 and the larger one. すなわち、従来の方法では、補助容量は2次元的な広がりを主とした構造であった。 That is, in the conventional method, the auxiliary capacity was primarily a structure in a two-dimensional spread. 容量配線も設けられた部分は光を透過しないので、開口率を低下させる。 Since capacitor wiring is also provided part does not transmit light, lowering the aperture ratio. 本発明は、この問題を解決し、補助容量を立体的に構成することにより、開口率を低下させることなく、補助容量を増加させることを目的とする。 The present invention solves this problem, by sterically constituting the auxiliary capacitance, without reducing the aperture ratio, it is an object to increase the storage capacitance.

【0012】 [0012]

【課題を解決するための手段】本明細書で開示する発明は、補助容量として、ブラックマトリクスとN型もしくばP型の導電性領域(半導体層)あるいは、その領域と接続する金属配線との間で容量を形成し、その誘電体として、第1の層間絶縁物のパッシベーション膜として使用される窒化珪素層(図6の窒化珪素層80に相当)を用いることを特徴とする。 Disclosed herein SUMMARY OF THE INVENTION The invention, as the auxiliary capacitor, the black matrix and the N-type well laid if P-type conductive region (the semiconductor layer) or a metal wiring connected to that region forming a capacitance between, as a dielectric, which comprises using the silicon nitride layer used as a passivation film of the first interlayer insulator (corresponding to the silicon nitride layer 80 of FIG. 6).

【0013】本発明のアクティブマトリクス型表示回路は、 ボトムゲイト型の薄膜トランジスタ、 ゲイト配線およびデータ配線、 ブラックマトリクスとして機能し、一定の電位に保持された導電性被膜、 N型もしくはP型の半導体層(もしくは、それと接続し、データ配線と同じ層の金属配線) 導電性被膜とデータ配線の間にあり、窒化珪素層とポリイミド層を有する層間絶縁物(窒化珪素層はポリイミド層の下にある)、とを有する。 [0013] An active matrix display circuit of the present invention, a bottom gate type thin film transistor, gate and data lines, and function as a black matrix, the conductive film is held at a constant potential, N-type or P-type semiconductor layer of (or therewith connected, data lines and metal wires in the same layer) located between the conductive film and the data line, an interlayer insulator having a silicon nitride layer and a polyimide layer (silicon nitride layer beneath the polyimide layer) , with a capital.

【0014】本発明の第1は、上記の構造において、層間絶縁物のポリイミド層がエッチングされた部分に、半導体層(もしくは金属配線)と導電性被膜を両電極とし、少なくとも層間絶縁物の窒化珪素層を誘電体とする補助容量が形成されていることを特徴とする。 [0014] The first present invention, in the above structure, the portion polyimide layer is etched in the interlayer insulator, and a semiconductor layer (or metal wire) a conductive film and the electrodes, nitride of at least an interlayer insulator wherein the auxiliary capacitor of the silicon layer and the dielectric is formed. 本発明の第2は、上記の構造において、前記層間絶縁物において、導電性被膜は、半導体層(もしくは金属配線)と重なる部分において、層間絶縁物の窒化珪素層と接する部分を有することを特徴とする。 The second of the present invention, in the above structure, in the interlayer insulator, conductive coating, at a portion overlapping the semiconductor layer (or a metal wire), wherein a portion in contact with the silicon nitride layer of the interlayer insulator to.

【0015】上記本発明の第1もしくは第2において、 [0015] In the first or second of the present invention,
補助容量の電極として機能する半導体層が、薄膜トランジスタのソースもしくはドレインと連続している構造とすれば、回路構造が簡単で、専有面積も減らすことができる。 Semiconductor layer functioning as an electrode of the storage capacitor, if the structure is continuous with the source or drain of the thin film transistor, the circuit structure is simple, it can also reduce the occupied area. また、補助容量の誘電体としては、窒化珪素層のみとすることも,他の被膜(例えば、酸化珪素)との多層構造とすることも可能である。 Further, as the dielectric of the storage capacitor, it is also, other coating (e.g., silicon oxide) may be a multilayer structure of the silicon nitride layer only. 前者の場合には、誘電体が薄くなり、かつ、誘電率の大きい窒化珪素を用いることにより、より大きな容量が得られる。 In the former case, the dielectric is thin and, by using the large silicon nitride dielectric constant, larger capacity can be obtained. 本発明の第1 The first aspect of the present invention
もしくは第2においては、窒化珪素層の厚さは1000 Or in the second, the thickness of the silicon nitride layer 1000
Å以下、好ましくは500Å以下とするとよい。 Å or ​​less, preferably between 500Å or less.

【0016】本発明においては、上記の構成で補助容量の形成される部分を、図6に示された方法で補助容量の形成される部分と重ねることができる。 [0016] In the present invention, the portion formed of the auxiliary capacitor in the arrangement, it is possible to overlap a part to be formed of the auxiliary capacitor in the manner shown in FIG. その場合には、 In that case,
本発明の補助容量は容量配線と重なる。 Auxiliary capacitor of the present invention overlaps with the capacitor wiring. かくすると、補助容量は多層に形成されるので、開口率を低下させずに容量を増大させることができる。 When Thus, the auxiliary capacitor so formed into multilayer, it is possible to increase the capacity without lowering the aperture ratio. また、本発明を実施するに際しては、必要な工程はポリイミド層のエッチング工程のみであり、その他の成膜、エッチング等は不要であり、本発明を実施することによる作製上の困難は皆無である。 Moreover, practicing the present invention, the necessary steps is only an etching step of polyimide layer, other film forming, etching, etc. is not required, difficulties are none on manufactured by practicing the present invention .

【0017】 [0017]

【実施例】 【Example】

〔実施例1〕本実施例の作製工程を図1に示す。 Example 1 The manufacturing process of this embodiment is shown in FIG. まず、 First of all,
下地膜として酸化珪素膜を3000Åの厚さにスパッタ法またはプラズマCVD法で成膜されたガラス基板1上に、ゲイト配線2と容量配線3を厚さ4000Åのタンタル膜により形成する。 A silicon oxide film as an underlying film on the sputtering or the glass substrate 1 which is formed by plasma CVD to a thickness of 3000 Å, is formed by a tantalum film having a thickness of 4000Å a gate wiring 2 and the capacitor wiring 3. これらの配線の表面には陽極酸化によって酸化物被膜を形成してもよい。 The surface of these wires may be formed of an oxide film by anodic oxidation. かくすると、 When you write,
絶縁性を高められる。 Enhanced insulation properties. 次にゲイト絶縁膜として酸化珪素膜4をプラズマCVD法または減圧熱CVD法またはスパッタ法により、1000Åの厚さに成膜する。 Then a silicon oxide film 4 by plasma CVD or low pressure CVD method or a sputtering method as a gate insulating film is formed to a thickness of 1000 Å. これは窒化珪素膜と酸化珪素膜の多層膜であってもよい。 This may be a multilayer film of silicon nitride film and silicon oxide film.

【0018】さらに非晶質珪素膜を500Åの厚さにプラズマCVD法または減圧熱CVD法で成膜する。 Furthermore, an amorphous silicon film is deposited to a thickness of 500Å by plasma CVD or low pressure CVD method. これは、さらに加熱またはレーザー光の照射によって、結晶性珪素膜としてもよい。 This further by irradiation of heat or laser light may be a crystalline silicon film. このようにして得られた非晶質珪素膜(もしくは結晶性珪素膜)をエッチングすることにより、薄膜トランジスタの半導体層(活性層)5を得る。 By etching the thus obtained amorphous silicon film (or a crystalline silicon film), obtaining a fifth semiconductor layer of the thin film transistor (active layer). 次に、燐を有する多結晶珪素膜を減圧CVD法で5 Next, 5 a polycrystalline silicon film having a phosphorus pressure CVD
000Åの厚さに成膜し、これをエッチングすることにより、ソース6、ドレイン7を得る。 Was deposited to a thickness of 000A, by etching this, get the source 6 and drain 7. さらに、厚さ60 In addition, thickness 60
00Åのアルミニウム膜を用いてデータ配線8を得る。 Obtaining data wire 8 using the aluminum film of Å.
以上において、容量配線3とドレイン7の間には、ゲイト絶縁膜4を誘電体とする第1の補助容量9が形成される。 In the above, between the capacitor wiring 3 and the drain 7, the first auxiliary capacitor 9 to the gate insulating film 4 and the dielectric is formed. (図1(A)) (FIG. 1 (A))

【0019】ここまでの工程で得られた回路を上から見た様子を図4(A)に示す。 [0019] shown in FIG. 4 (A) the state as seen from above the circuit obtained in the steps up to here. 番号は図1のものに対応する。 Numbers correspond to those in FIG. (図4(A)) 次に窒化珪素膜10をシランとアンモニア、またはシランとN 2 O、またはシランとアンモニアとN 2 Oを用いたプラズマCVD法により形成する。 Formed by (FIG. 4 (A)) and then silane and ammonia silicon nitride film 10, or silane and N 2 O, or silane and ammonia and N plasma CVD method using 2 O,,. この窒化珪素膜1 This silicon nitride film 1
0は250〜1000Å、ここでは500Åの厚さに成膜する。 0 250~1000Å, here is formed to a thickness of 500Å. この窒化珪素膜の成膜方法は、ジクロールシランとアンモニアを用いる方法でもよい。 Process of depositing a silicon nitride film may be a method using dichlorosilane and ammonia. また減圧熱CV The low-pressure thermal CV
D法や光CVD法を用いるのでもよい。 D method or a photo CVD method may also use a.

【0020】続いて、スピンコーティング法によって、 [0020] Then, by the spin coating method,
ポリイミド層11を少なくとも8000Å以上、好ましくは1.5μmの厚さに成膜する。 The polyimide layer 11 at least 8000Å or more, preferably deposited to a thickness of 1.5 [mu] m. ポリイミド層の表面は平坦に形成される。 Surface of the polyimide layer is formed flat. かくして、窒化珪素層10とポリイミド層11よりなる第1の層間絶縁物を形成する。 Thus, a first interlayer insulator formed of the polyimide layer 11 of silicon nitride layer 10. そして、ポリイミド層11をエッチングして、補助容量用の孔12を形成する。 Then, the polyimide layer 11 is etched to form a hole 12 for the auxiliary capacitance. (図1(B)) さらに、厚さ1000Åのチタン膜をスパッタリング法で成膜する。 (FIG. 1 (B)) Further, a titanium film having a thickness of 1000Å by sputtering. 勿論、クロム膜やアルミニウム膜等の金属膜を用いてもよい。 Of course, it may be a metal film such as chromium film and an aluminum film.

【0021】そして、チタン膜をエッチングし、ブラックマトリクス13を形成する。 [0021] Then, a titanium film is etched to form the black matrix 13. ブラックマトリクス13 Black matrix 13
は先に形成した補助容量用の孔12を覆うように形成する。 Formed to cover the hole 12 of the auxiliary capacitance formed previously. かくして、補助容量用の孔12において、ブラックマトリクス13とドレイン7との間に、窒化珪素層10 Thus, the holes 12 for the storage capacitance, between the black matrix 13 and the drain 7, a silicon nitride layer 10
を誘電体とする第2の補助容量14が形成される。 A second auxiliary capacitor 14, the dielectric is formed. (図1(C)) ここまでの工程で得られる補助容量用の孔12とブラックマトリクス13を上から見た様子を図4(B)に示す。 It is shown in (FIG. 1 (C)) 4 a picture obtained by viewing from above the hole 12 and the black matrix 13 for the auxiliary capacitance obtained by the steps performed up to now (B). 番号は図1のものに対応する。 Numbers correspond to those in FIG. 補助容量用の孔12 Hole 12 of the auxiliary capacity
とブラックマトリクス13の重なった部分に第2の補助容量が形成される。 Second auxiliary capacitance is formed overlapping portion of the black matrix 13 and. (図4(B)) (FIG. 4 (B))

【0022】さらに、第2の層間絶縁物として、厚さ5 Furthermore, as a second interlayer insulator, thickness 5
000のポリイミド膜15を成膜し、ポリイミド膜11 The polyimide film 15 of 000 was formed, the polyimide film 11
および15と窒化珪素層10をエッチングして、ドレイン7に達するコンタクトホールを形成する。 And 15 are etched and the silicon nitride layer 10 to form a contact hole reaching the drain 7. さらに、スパッタリング法により厚さ1000ÅのITO(インディウム錫酸化物)膜を形成し、これをエッチングして、 Additionally, ITO (indium tin oxide) having a thickness of 1000Å by sputtering film is formed, which is etched,
画素電極16、17を形成する。 Forming a pixel electrode 16, 17. (図1(D)) かくして、アクティブマトリクス回路が完成する。 (FIG. 1 (D)) Thus, the active matrix circuit is completed. 本実施例のように、ポリイミド膜により絶縁層を形成すると平坦化が容易であり、効果が大きい。 As in the present embodiment, a polyimide film is easily flattened to form an insulating layer, a large effect.

【0023】〔実施例2〕本実施例の作製工程を図2に示す。 [0023] Figure 2 shows Example 2 Preparation process of this embodiment. まず、下地膜のコーティングされたガラス基板2 First, the glass substrate 2 coated base film
1上に、ゲイト配線22と容量配線23を厚さ3000 On 1, the thickness 3000 of the gate lines 22 and the capacitor wiring 23
Åのアルミニウム膜により形成する。 Forming an aluminum film of Å. これらの配線の表面には陽極酸化によって酸化物被膜を形成してもよい。 The surface of these wires may be formed of an oxide film by anodic oxidation.
かくすると、絶縁性を高められる。 When Thus, enhanced insulation properties. 次にゲイト絶縁膜として酸化珪素膜24をプラズマCVD法により、100 By then plasma CVD silicon oxide film 24 as a gate insulating film, 100
0Åの厚さに成膜する。 It is formed to a thickness of 0Å. これは窒化珪素膜と酸化珪素膜の多層膜であってもよい。 This may be a multilayer film of silicon nitride film and silicon oxide film.

【0024】さらに非晶質珪素膜を500Åの厚さにプラズマCVD法または減圧熱CVD法で成膜する。 Furthermore, an amorphous silicon film is deposited to a thickness of 500Å by plasma CVD or low pressure CVD method. これは、さらに加熱またはレーザー光の照射によって、結晶性珪素膜としてもよい。 This further by irradiation of heat or laser light may be a crystalline silicon film. このようにして得られた非晶質珪素膜(もしくは結晶性珪素膜)をエッチングすることにより、薄膜トランジスタの半導体層(活性層)25を得る。 By etching this manner amorphous silicon film obtained by (or crystalline silicon film), obtaining a semiconductor layer of a thin film transistor (active layer) 25. 次に、N型を付与する不純物であるリンのイオンを5×10 14 〜5×10 15原子/cm 3のドーズ量で選択的に半導体層25に注入することにより、ソース2 Next, by selectively implanted into the semiconductor layer 25 of phosphorus ions which is an impurity imparting N-type at a dose of 5 × 10 14 ~5 × 10 15 atoms / cm 3, source 2
6、ドレイン27を得る。 6, to obtain a drain 27. 不純物イオンの注入後、加熱処理もしくはレーザー照射等を行うことにより、不純物イオンの注入が行われた領域の活性化をおこなってもよい。 After the implantation of impurity ions, a heat treatment was performed or laser irradiation or the like, the injection of impurity ions may be performed to activate the region made. (図2(A)) (FIG. 2 (A))

【0025】次に、厚さ6000Åのアルミニウム膜を用いてデータ配線28、および、ドレインに接続する配線(ドレイン配線)29を得る。 Next, obtain data line 28 and, wiring connected to the drain (the drain wiring) 29 with an aluminum film having a thickness of 6000 Å. 以上において、容量配線23とドレイン配線29の間には、ゲイト絶縁膜24 In the above, between the capacitor wiring 23 and drain wiring 29, the gate insulating film 24
を誘電体とする第1の補助容量30が形成される。 A first auxiliary capacitor 30, the dielectric is formed. (図2(B)) 次に窒化珪素層31およびポリイミド層32を実施例1 The (FIG. 2 (B)) then the silicon nitride layer 31 and polyimide layer 32 in Example 1
と同じ条件で形成する。 Formed under the same conditions as. 次に、ポリイミド層32をエッチングして、補助容量用の孔33を形成する。 Next, a polyimide layer 32 is etched to form a hole 33 for the auxiliary capacitance. (図2 (Fig. 2
(C)) (C))

【0026】さらに、厚さ1000Åのチタン膜をスパッタリング法で成膜する。 [0026] In addition, the formation of the titanium film with a thickness of 1000Å by sputtering. 勿論、クロム膜やアルミニウム膜等の金属膜を用いてもよい。 Of course, it may be a metal film such as chromium film and an aluminum film. そして、チタン膜をエッチングし、ブラックマトリクス34を形成する。 Then, a titanium film is etched to form the black matrix 34. かくして、補助容量用の孔33において、ブラックマトリクス34とドレイン配線29との間に、窒化珪素層31を誘電体とする第2の補助容量35が形成される。 Thus, the holes 33 for the storage capacitance, between the black matrix 34 and the drain line 29, a second auxiliary capacitor 35 to the silicon nitride layer 31 and the dielectric is formed. (図2 (Fig. 2
(D)) (D))

【0027】さらに、第2の層間絶縁物として、厚さ5 Furthermore, as a second interlayer insulator, thickness 5
000のポリイミド膜36を成膜し、ポリイミド膜32 The polyimide film 36 of 000 was formed, the polyimide film 32
および36と窒化珪素層31をエッチングして、ドレイン配線29に達するコンタクトホールを形成する。 And 36 and by the silicon nitride layer 31 is etched to form a contact hole reaching the drain wiring 29. さらに、スパッタリング法により厚さ1000ÅのITO Further, ITO having a thickness of 1000Å by sputtering
(インディウム錫酸化物)膜を形成し、これをエッチングして、画素電極37、38を形成する。 (Indium tin oxide) film is formed, which is etched to form the pixel electrodes 37 and 38. (図2 (Fig. 2
(E)) (E))

【0028】〔実施例3〕本実施例の作製工程を図5に示す。 [0028] FIG. 5 shows Example 3 Preparation process of the present embodiment. まず、下地膜のコーティングされたガラス基板5 First, a glass substrate 5 coated base film
1上に、ゲイト配線52と容量配線53を厚さ4000 On 1, the thickness 4000 of the gate wiring 52 and the capacitor wiring 53
Åのタンタル膜により形成する。 It is formed by a tantalum film Å. これらの配線の表面には陽極酸化によって酸化物被膜を形成してもよい。 The surface of these wires may be formed of an oxide film by anodic oxidation. かくすると、絶縁性を高められる。 When Thus, enhanced insulation properties. 次にゲイト絶縁膜として酸化珪素膜54をプラズマCVD法により、1000Å The silicon oxide film 54 by the plasma CVD method as will gate insulating film, 1000 Å
の厚さに成膜する。 It is formed to a thickness of. これは窒化珪素膜と酸化珪素膜の多層膜であってもよい。 This may be a multilayer film of silicon nitride film and silicon oxide film.

【0029】さらに非晶質珪素膜を500Åの厚さにプラズマCVD法で成膜する。 Furthermore, an amorphous silicon film is deposited by plasma CVD to a thickness of 500 Å. このようにして得られた非晶質珪素膜をエッチングすることにより、薄膜トランジスタの半導体層(活性層)55を得る。 By etching the amorphous silicon film obtained in this way, obtain a semiconductor layer (active layer) 55 of the thin film transistor. 次に、N型を付与する不純物であるリンのイオンを5×10 14 〜5×1 Then, phosphorus ions which is an impurity imparting N-type 5 × 10 14 ~5 × 1
15原子/cm 3のドーズ量で選択的に半導体層55に注入することにより、ソース56、ドレイン57を得る。 By selectively implanted into the semiconductor layer 55 at a dose of 0 15 atoms / cm 3, obtained source 56, a drain 57. 不純物イオンの注入後、加熱処理もしくはレーザー照射等を行うことにより、不純物イオンの注入が行われた領域の活性化をおこなってもよい。 After the implantation of impurity ions, a heat treatment was performed or laser irradiation or the like, the injection of impurity ions may be performed to activate the region made. (図5(A)) (FIG. 5 (A))

【0030】次に、厚さ6000Åのアルミニウム膜を用いてデータ配線58を得る。 Next, obtain a data line 58 with an aluminum film having a thickness of 6000 Å. 以上において、半導体層55は容量配線53と重なるように形成される。 In the above, the semiconductor layer 55 is formed so as to overlap with the capacitor wiring 53. したがって、容量配線53とドレイン57の間には、ゲイト絶縁膜54を誘電体とする第1の補助容量59が形成される。 Thus, between the capacitor wiring 53 and the drain 57, the first auxiliary capacitor 59 to the gate insulating film 54 as a dielectric is formed. (図5(B)) 次に窒化珪素層60およびポリイミド層61を実施例1 (FIG. 5 (B)) then carrying out the silicon nitride layer 60 and polyimide layer 61 in Example 1
と同じ条件で形成する。 Formed under the same conditions as. 次に、ポリイミド層61をエッチングして、補助容量用の孔62を形成する。 Next, a polyimide layer 61 is etched to form a hole 62 for the auxiliary capacitance. (図5 (Figure 5
(C)) (C))

【0031】さらに、厚さ1000Åのチタン膜をスパッタリング法で成膜し、チタン膜をエッチングして、ブラックマトリクス63を形成する。 Furthermore, a titanium film having a thickness of 1000Å was formed by sputtering, the titanium film is etched to form the black matrix 63. かくして、補助容量用の孔62において、ブラックマトリクス63とドレイン57との間に、窒化珪素層60を誘電体とする第2の補助容量64が形成される。 Thus, the holes 62 for the storage capacitance, between the black matrix 63 and the drain 57, a second auxiliary capacitor 64 to the silicon nitride layer 60 and the dielectric is formed. (図5(D)) (FIG. 5 (D))

【0032】さらに、第2の層間絶縁物として、厚さ5 Furthermore, as a second interlayer insulator, thickness 5
000のポリイミド膜65を成膜し、ポリイミド膜61 A polyimide film 65 of 000 was formed, the polyimide film 61
および65と窒化珪素層60をエッチングして、ドレイン57に達するコンタクトホールを形成する。 And 65 and by etching the silicon nitride layer 60, a contact hole reaching the drain 57. さらに、 further,
スパッタリング法により厚さ1000ÅのITO(インディウム錫酸化物)膜を形成し、これをエッチングして、画素電極66、67を形成する。 ITO (indium tin oxide) having a thickness of 1000Å by sputtering film is formed, which is etched to form the pixel electrode 66 and 67. (図5(E)) (FIG. 5 (E))

【0033】 [0033]

【発明の効果】N型またはP型の半導体層もしくはそれに接続する配線とブラックマトリクスとして用いられる導電性被膜とを電極とし、パッシベーション膜として形成される窒化珪素層を誘電体として補助容量を形成することにより、従来の問題点が解決されることが明らかになった。 And N-type or P-type semiconductor layer or the conductive coating and the electrode used as a wiring and a black matrix connected thereto, according to the present invention, to form a storage capacitance silicon nitride layer formed as a passivation film as dielectric by revealed that conventional problems can be solved. このように本発明は産業上、有益である。 Thus, the present invention is industrially useful.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 実施例1のアクティブマトリクス回路の作製工程断面図を示す。 1 shows a manufacturing process sectional views of an active matrix circuit of the first embodiment.

【図2】 実施例2のアクティブマトリクス回路の作製工程断面図を示す。 2 shows a manufacturing process sectional views of an active matrix circuit of the second embodiment.

【図3】 一般的なアクティブマトリクス回路の回路図を示す。 3 shows a circuit diagram of a general active matrix circuit.

【図4】 実施例1のアクティブマトリクス回路の作製工程上面図を示す。 4 shows a manufacturing process top view of an active matrix circuit of the first embodiment.

【図5】 実施例3のアクティブマトリクス回路の作製工程断面図を示す。 5 shows a manufacturing process sectional views of an active matrix circuit of the third embodiment.

【図6】 従来のアクティブマトリクス回路の作製工程断面図を示す。 6 shows a manufacturing process cross-sectional view of a conventional active matrix circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 ガラス基板 2 ゲイト配線 3 容量配線 4 ゲイト絶縁膜 5 半導体層(活性層) 6 ソース 7 ドレイン 8 データ配線 9 第1の補助容量 10 窒化珪素層 11、15 ポリイミド層 12 補助容量用の孔 13 ブラックマトリクス 14 第2の補助容量 16、17 画素電極 1 glass substrate 2 gate line 3 capacitor wiring 4 gate insulating film 5 semiconductor layer (active layer) 6 source 7 drain 8 data lines 9 first auxiliary capacitor 10 holes 13 Black silicon nitride layer 11, 15 polyimide layer 12 for the auxiliary capacitance matrix 14 second auxiliary capacitance 16, 17 pixel electrodes

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ボトムゲイト型の薄膜トランジスタと、 ゲイト配線およびデータ配線と、 N型もしくはP型の半導体層、もしくは該半導体層に接続し、前記データ配線と同じ層の金属配線と、 ブラックマトリクスとして機能し、一定の電位に保持された導電性被膜と、 前記導電性被膜と前記データ配線の間にあり、窒化珪素層と樹脂層を有する層間絶縁物と、を有するアクティブマトリクス型表示回路において、 前記層間絶縁物において、窒化珪素層は、樹脂層の下にあり、 前記層間絶縁物の樹脂層がエッチングされた部分に、前記半導体層と前記導電性被膜、あるいは前記金属配線と前記導電性被膜を両電極とし、少なくとも前記層間絶縁物の窒化珪素層を誘電体とする補助容量が形成されているアクティブマトリクス型表示回路。 1. A and the bottom gate type thin film transistor, and the gate wiring and data wiring, N-type or P-type semiconductor layer, or connected to the semiconductor layer, the metal wiring in the same layer as the data line, as a black matrix functioning, the conductive coating which is held at a constant potential, is between the data line and the conductive film, in an active matrix display circuit having an interlayer insulator having a silicon nitride layer and a resin layer, a in the interlayer insulator, silicon nitride layer is located below the resin layer, wherein the portion which the resin layer is etched in the interlayer insulator, the conductive film and the semiconductor layer or the metal wiring and the conductive coating, was the two electrodes, at least the active matrix display circuit silicon nitride layer is an auxiliary capacitor for the dielectric is formed of an interlayer insulator.
  2. 【請求項2】 ボトムゲイト型の薄膜トランジスタと、 ゲイト配線およびデータ配線と、 N型もしくはP型の半導体層、もしくは該半導体層に接続し、前記データ配線と同じ層の金属配線と、 ブラックマトリクスとして機能し、一定の電位に保持された導電性被膜と、 前記導電性被膜と前記データ配線の間にあり、窒化珪素層と樹脂層を有する層間絶縁物と、を有するアクティブマトリクス型表示回路において、 前記層間絶縁物において、窒化珪素層は、樹脂層の下にあり、 前記導電性被膜は、前記半導体層もしくは前記金属配線と重なる部分において、前記層間絶縁物の窒化珪素層と接する部分を有することを特徴とするアクティブマトリクス型表示回路。 2. A bottom gate type thin film transistor, and the gate wiring and data wiring, N-type or P-type semiconductor layer, or connected to the semiconductor layer, the metal wiring in the same layer as the data line, as a black matrix functioning, the conductive coating which is held at a constant potential, is between the data line and the conductive film, in an active matrix display circuit having an interlayer insulator having a silicon nitride layer and a resin layer, a in the interlayer insulator, silicon nitride layer is located below the resin layer, wherein the conductive coating is in a portion overlapping the semiconductor layer or the metal wiring, having a portion in contact with the silicon nitride layer of the interlayer insulator an active matrix display circuit according to claim.
  3. 【請求項3】 請求項1もしくは請求項2において、前記半導体層は、前記薄膜トランジスタのソースもしくはドレインと連続していることを特徴とするアクティブマトリクス型表示回路。 3. The method of claim 1 or claim 2, wherein the semiconductor layer is an active matrix display circuit, characterized in that contiguous with the source or drain of the thin film transistor.
  4. 【請求項4】 請求項1において、前記補助容量は、誘電体として、前記層間絶縁物の窒化珪素層のみからなることを特徴とするアクティブマトリクス型表示回路。 4. The method of claim 1, wherein the auxiliary capacitance, a dielectric, an active matrix display circuit, characterized in that it consists of only a silicon nitride layer of the interlayer insulator.
  5. 【請求項5】 請求項1もしくは請求項2において、前記窒化珪素層の厚さは1000Å以下であることを特徴とするアクティブマトリクス型表示回路。 5. A method according to claim 1 or claim 2, an active matrix display circuit, wherein the thickness of the silicon nitride layer is 1000Å or less.
  6. 【請求項6】 請求項1において、層間絶縁物の樹脂層がエッチングされた部分は、ゲイト配線と同じ層の配線と重なることを特徴とするアクティブマトリクス型表示回路。 6. The method of claim 1, part of the resin layer is etched in the interlayer insulating material, an active matrix display circuit, characterized in that overlap with the wiring of the same layer as the gate line.
  7. 【請求項7】 請求項1において、導電性被膜が層間絶縁物の窒化珪素層と接する部分は、ゲイト配線と同じ層の配線と重なることを特徴とするアクティブマトリクス型表示回路。 7. The method of claim 1, part conductive coating is in contact with the silicon nitride layer of the interlayer insulating material, an active matrix display circuit, characterized in that overlap with the wiring of the same layer as the gate line.
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