JPH0748563B2 - Thin film transistor device - Google Patents
Thin film transistor deviceInfo
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- JPH0748563B2 JPH0748563B2 JP19322188A JP19322188A JPH0748563B2 JP H0748563 B2 JPH0748563 B2 JP H0748563B2 JP 19322188 A JP19322188 A JP 19322188A JP 19322188 A JP19322188 A JP 19322188A JP H0748563 B2 JPH0748563 B2 JP H0748563B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばアクティブ・マトリクス形液晶表示
装置などに好適に用いられる薄膜トランジスタ装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor device preferably used for an active matrix type liquid crystal display device or the like.
従来の技術 典型的な先行技術は、第４図に示されている。薄膜トラ
ンジスタ（略称、TFT）１は、ゲートバスライン２上に
ゲート絶縁膜（図示せず）を介して半導体層３が積層さ
れ、この半導体層３上に予め定められた間隔L1をあけて
ソース電極５およびドレイン電極４が配設されて構成さ
れる。このような薄膜トランジスタ１は、たとえば第５
図に示されるアクティブ・マトリクス液晶表示装置に適
応される。すなわち、アクティブ・マトリクス形液晶表
示装置は、マトリクス状に配列された複数の絵素Ａmnに
個別的に薄膜トランジスタ１が付加されたガラス基板
と、その対向側のガラス基板に対向電極を取付け、両基
板間に適当な液晶を封入して構成される。PRIOR ART A typical prior art is shown in FIG. In a thin film transistor (abbreviated as TFT) 1, a semiconductor layer 3 is stacked on a gate bus line 2 via a gate insulating film (not shown), and a source electrode is formed on the semiconductor layer 3 with a predetermined distance L1. 5 and the drain electrode 4 are arranged. Such a thin film transistor 1 is, for example, the fifth
It is adapted to the active matrix liquid crystal display device shown in the figure. That is, the active matrix type liquid crystal display device has a glass substrate in which the thin film transistors 1 are individually added to a plurality of picture elements A mn arranged in a matrix, and a counter electrode is attached to the glass substrate on the opposite side. An appropriate liquid crystal is sealed between the substrates.
前記各絵素は、薄膜トランジスタ１においてドレイン電
極４に接続された透明導電体から成る絵素電極６によっ
て実現される。ゲートバスライン２に与えられるゲート
電圧によってトランジスタ１が選択状態から非選択状態
に切換わると、ソース電極５に供給された電流がドレイ
ン電極４に流れ、これによって絵素電極６が充電されて
表示装置11のコントラストを変化させる。Each picture element is realized by a picture element electrode 6 made of a transparent conductor and connected to the drain electrode 4 in the thin film transistor 1. When the transistor 1 is switched from the selected state to the non-selected state by the gate voltage applied to the gate bus line 2, the current supplied to the source electrode 5 flows to the drain electrode 4, thereby charging the pixel electrode 6 and displaying. Change the contrast of the device 11.
発明が解決しようとする課題 このような薄膜トランジスタ１は、その構造上、ゲート
バスライン２とドレイン電極４とが重なる部分（第４図
において斜線を付した部分）S1に寄生容量が発生する。
この状態の等価回路を第６図に示す。基板間に封入され
ている液晶の容量をCaとし、ドレイン電極４とゲートバ
スライン２との間に発生した寄生容量８の容量をCbとす
ると、寄生容量８が発生することによって降下する電圧
ΔＶは、 ΔＶ＝Vp・Cb/（Cb＋Ca） ……（１） と表わすことができる。ここで、Vpはゲート信号の振幅
を示す。このように寄生容量８が発生すると、前記降下
電圧ΔＶ分だけ絵素電極６に印加される電圧が低くな
る。Due to the structure of such a thin film transistor 1, a parasitic capacitance is generated in the portion S1 where the gate bus line 2 and the drain electrode 4 overlap (the portion shaded in FIG. 4) S1.
The equivalent circuit in this state is shown in FIG. When the capacitance of the liquid crystal sealed between the substrates is Ca and the capacitance of the parasitic capacitance 8 generated between the drain electrode 4 and the gate bus line 2 is Cb, the voltage ΔV that drops due to the generation of the parasitic capacitance 8 Can be expressed as ΔV = Vp · Cb / (Cb + Ca) (1). Here, Vp represents the amplitude of the gate signal. When the parasitic capacitance 8 is generated in this way, the voltage applied to the pixel electrode 6 is lowered by the amount of the drop voltage ΔV.
第７図は、液晶駆動電圧と液晶表示装置の透過率の関係
を示したグラフである。ノーマリホワイト方式を用いた
場合には、印加電圧が大きくなるに従って液晶表示装置
を透過する光の透過率は減少する性質を有する。前述し
た寄生容量８が存在しなければ、たとえば印加電圧V0に
対して透過率T0が保持されるけれども、容量Cbを有する
寄生容量８が発生すると、絵素電極６に印加される電圧
V1は、 V1＝V0−ΔＶ ……（２） となり、前述した降下電圧ΔＶだけその印加電圧が低下
する。これによって透過率がT1に増大してしまい、寄生
容量が存在しない場合に比べてその絵素電極で駆動され
る絵素が白っぽくなり、表示画面のコントラストが劣化
してしまう。FIG. 7 is a graph showing the relationship between the liquid crystal drive voltage and the transmittance of the liquid crystal display device. When the normally white method is used, the transmittance of light passing through the liquid crystal display device decreases as the applied voltage increases. If the above-mentioned parasitic capacitance 8 does not exist, for example, the transmittance T0 is maintained with respect to the applied voltage V0, but if the parasitic capacitance 8 having the capacitance Cb occurs, the voltage applied to the pixel electrode 6 is increased.
V1 becomes V1 = V0-ΔV (2), and the applied voltage is reduced by the above-mentioned dropped voltage ΔV. As a result, the transmittance increases to T1, the picture element driven by the picture element electrode becomes whitish and the contrast of the display screen deteriorates as compared with the case where no parasitic capacitance exists.
本発明の目的は、ドレイン電極とゲート電極間に発生す
る寄生容量を可及的に低減することができる薄膜トラン
ジスタ装置を提供することである。An object of the present invention is to provide a thin film transistor device capable of reducing parasitic capacitance generated between a drain electrode and a gate electrode as much as possible.
課題を解決するための手段 本発明は、電気絶縁性基板上にゲート電極と半導体層と
がこの順序に積層され、半導体層上にはソース電極とド
レイン電極とが相互に間隔をあけて配置され、ソース電
極とドレイン電極との間の半導体層にチャネル領域が構
成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
通部分が該方向から見たソース電極とゲート電極との共
通部分よりも小さく選ばれることを特徴とする薄膜トラ
ンジスタ装置である。Means for Solving the Problems According to the present invention, a gate electrode and a semiconductor layer are laminated in this order on an electrically insulating substrate, and a source electrode and a drain electrode are arranged on the semiconductor layer with a space therebetween. In a thin film transistor device in which a channel region is formed in a semiconductor layer between a source electrode and a drain electrode, a common portion of the drain electrode and the gate electrode seen from the stacking direction is a source electrode and a gate electrode seen from the direction. The thin film transistor device is characterized in that it is selected to be smaller than the common part thereof.
作 用 本発明に従えば、ドレイン電極とゲート電極との共通部
分をソース電極とゲート電極との共通部分よりも小さく
選ぶ。これによって、ソース電極とドレイン電極との間
隔を変えることなく、ドレイン電極とゲート電極との間
に発生する寄生容量を可及的に小さくすることができ
る。したがって、本発明の薄膜トランジスタ装置をたと
えばアクティブ・マトリクス形液晶表示装置などに適応
した場合においても、前述した寄生容量に基づく悪影響
を可及的に抑制することができ、その表示品質の劣化を
防止することができる。Operation According to the present invention, the common portion between the drain electrode and the gate electrode is selected smaller than the common portion between the source electrode and the gate electrode. As a result, the parasitic capacitance generated between the drain electrode and the gate electrode can be reduced as much as possible without changing the distance between the source electrode and the drain electrode. Therefore, even when the thin film transistor device of the present invention is applied to, for example, an active matrix type liquid crystal display device, the adverse effect due to the parasitic capacitance described above can be suppressed as much as possible, and the deterioration of the display quality can be prevented. be able to.
実施例 第１図は本発明の一実施例の薄膜トランジスタ10が適応
されたアクティブ・マトリクス液晶表示装置11の拡大平
面図であり、第２図は第１図の切断面線II−IIから見た
断面図である。アクティブ・マトリクス形液晶表示装置
11は、たとえばITOなどから成る複数の絵素電極12がマ
トリクス状に配列されており、各絵素電極12には薄膜ト
ランジスタ10が付加されている。Embodiment FIG. 1 is an enlarged plan view of an active matrix liquid crystal display device 11 to which a thin film transistor 10 according to an embodiment of the present invention is applied, and FIG. 2 is seen from a section line II-II in FIG. FIG. Active matrix type liquid crystal display device
In 11, a plurality of picture element electrodes 12 made of, for example, ITO are arranged in a matrix, and a thin film transistor 10 is added to each picture element electrode 12.
薄膜トランジスタ10は、ガラス基板15上にたとえばタン
タル（Ta）などから成るゲートバスライン16が形成さ
れ、このゲートバスライン16上に、たとえば窒化シリコ
ン（SiNx）などから成るゲート絶縁層17、真性アモルフ
ァスシリコン（ａ−Si）などから成る半導体層18、窒化
シリコン（SiNx）などから成るエッチングストッパ19が
この順序で形成される。半導体層18およびエッチングス
トッパ19上には、良好なオーミックコンタクトをとるた
めのｎ型アモルファスシリコン層20,21を介してソース
電極23およびドレイン電極24が形成される。In the thin film transistor 10, a gate bus line 16 made of, for example, tantalum (Ta) is formed on a glass substrate 15, and a gate insulating layer 17 made of, for example, silicon nitride (SiNx) and an intrinsic amorphous silicon are formed on the gate bus line 16. A semiconductor layer 18 made of (a-Si) and an etching stopper 19 made of silicon nitride (SiNx) are formed in this order. A source electrode 23 and a drain electrode 24 are formed on the semiconductor layer 18 and the etching stopper 19 via the n-type amorphous silicon layers 20 and 21 for making good ohmic contact.
このような薄膜トランジスタ10では、前記ソース電極23
はゲートバスライン16と直交して形成されるソースバス
ライン25から延びており、ドレイン電極24は前記絵素電
極12に電気的に接続される。ゲートバスライン16とソー
スバスライン25とが交差する部分には、ゲートバスライ
ン16とソースバスライン25との間の電流の漏れを防ぐた
めの絶縁膜31およびエッチングストッパ32が形成され
る。ゲートバスライン16に与えられるゲート電圧に従っ
て該薄膜トランジスタ10が非選択状態から選択状態に切
換わると、ソースバスライン25に供給される電流がソー
ス電極23からドレイン電極24に流れ、液晶表示装置が充
電される。これによって液晶表示装置の透過率が変化
し、所望のコントラストを得ることができる。In such a thin film transistor 10, the source electrode 23
Extends from a source bus line 25 formed orthogonal to the gate bus line 16, and a drain electrode 24 is electrically connected to the pixel electrode 12. An insulating film 31 and an etching stopper 32 for preventing current leakage between the gate bus line 16 and the source bus line 25 are formed at the intersection of the gate bus line 16 and the source bus line 25. When the thin film transistor 10 is switched from the non-selected state to the selected state according to the gate voltage applied to the gate bus line 16, the current supplied to the source bus line 25 flows from the source electrode 23 to the drain electrode 24, and the liquid crystal display device is charged. To be done. As a result, the transmittance of the liquid crystal display device changes, and a desired contrast can be obtained.
第３図は、薄膜トランジスタ10の簡略化した拡大平面図
である。本実施例では、ドレイン電極24とゲートバスラ
イン16との間に発生する寄生容量Cbを低減するために、
積層方向から見たドレイン電極24とゲートバスライン16
との共通部分の面積Saを該方向から見たソース電極23と
ゲートバスライン16との共通部分の面積Sbよりも小さく
選び、ソース電極23とドレイン電極24との間隔L1は従来
と同じ長さとなるような構成とした。このような構成に
して寄生容量を低減させるようにしたのは、以下の理由
による。FIG. 3 is a simplified enlarged plan view of the thin film transistor 10. In this embodiment, in order to reduce the parasitic capacitance Cb generated between the drain electrode 24 and the gate bus line 16,
Drain electrode 24 and gate bus line 16 viewed from the stacking direction
The area Sa of the common portion with is selected to be smaller than the area Sb of the common portion of the source electrode 23 and the gate bus line 16 viewed from the direction, and the distance L1 between the source electrode 23 and the drain electrode 24 is the same as the conventional length. The configuration is as follows. The reason why the parasitic capacitance is reduced in this structure is as follows.
一般に、寄生容量Cbは、次の第３式で表わすことができ
る。Generally, the parasitic capacitance Cb can be expressed by the following third equation.
Cb＝ε０・ε・Sa/d ……（３） ε0;真空の誘電率 ε；ゲート絶縁膜17の比誘電率 d;ゲート絶縁膜17の膜厚 第３式から明らかなように、ゲート絶縁膜17の材質を変
更せずに寄生容量Cbを低減させるためには、ゲート絶縁
膜17の膜厚を増加させるか、あるいは前記共通部分の面
積Saを減らすかのいずれかの方法が考えられる。しかし
ながら、ゲート絶縁膜17の膜厚ｄを変化させることは、
該薄膜トランジスタ10の電気的特性を変化させることに
なり、この膜厚ｄを変化させることは好ましくない。ま
た、この薄膜トランジスタ10の電気的特性は、ソース電
極23とドレイン電極24の間に形成されるチャネル領域30
の大きさ、すなわちチャネル幅（ソース電極23およびド
レイン電極24の幅）W1とチャネル長（ソース電極23とド
レイン電極24との間隔）L1とに大きく依存している。Cb = ε0 ・ ε ・ Sa / d (3) ε0; Dielectric constant of vacuum ε; Relative permittivity of gate insulating film 17 d; Film thickness of gate insulating film 17 As is clear from the third equation, gate insulation In order to reduce the parasitic capacitance Cb without changing the material of the film 17, either the film thickness of the gate insulating film 17 may be increased or the area Sa of the common portion may be decreased. However, changing the film thickness d of the gate insulating film 17
Since the electrical characteristics of the thin film transistor 10 are changed, it is not preferable to change the film thickness d. The electrical characteristics of the thin film transistor 10 are that the channel region 30 formed between the source electrode 23 and the drain electrode 24.
, That is, the channel width (width of the source electrode 23 and the drain electrode 24) W1 and the channel length (distance between the source electrode 23 and the drain electrode 24) L1.
したがって、該薄膜トランジスタ10の電気的特性を変化
することなく寄生容量Cbを低減させるためには、前記チ
ャネル幅W1およびチャネル長L1を変えることなく前記共
通部分の面積Saを減らすことが考えられる。そこで本実
施例の薄膜トランジスタ10は、第３図に示されるような
非対称構造が選ばれている。このような構造の薄膜トラ
ンジスタ10は、その製造工程においては、前記チャネル
領域30のギャップを形成するためのエッチングのマスク
パターンを変更するだけでよく、他の製造工程を変更す
る必要はなく、容易に実現することが可能となる。Therefore, in order to reduce the parasitic capacitance Cb without changing the electrical characteristics of the thin film transistor 10, it is possible to reduce the area Sa of the common portion without changing the channel width W1 and the channel length L1. Therefore, the thin film transistor 10 of this embodiment has an asymmetric structure as shown in FIG. In the manufacturing process of the thin film transistor 10 having such a structure, it suffices to change the etching mask pattern for forming the gap of the channel region 30, and it is not necessary to change other manufacturing processes, and it is easy to do. It can be realized.
なお、このような非対称構造にすることによってソース
電極23とゲートバスライン16との共通部分の面積Sbが増
加し、ソース電極23とゲートバスライン16との間の静電
容量が増加することになる。これは、該薄膜トランジス
タ10の静電耐圧が増加することになり、該薄膜トランジ
スタ10の品質を向上させることになる。Note that such an asymmetric structure increases the area Sb of the common portion between the source electrode 23 and the gate bus line 16 and increases the capacitance between the source electrode 23 and the gate bus line 16. Become. This increases the electrostatic breakdown voltage of the thin film transistor 10 and improves the quality of the thin film transistor 10.
このように本実施例では薄膜トランジスタ10の電気的特
性を変化させることなく、製造工程において若干の変更
を行うだけでドレイン電極24とゲートバスライン16との
間の寄生容量Cbを低減することができ、寄生容量Cbに起
因した液晶表示装置11のコントラストの劣化を抑制する
ことができ、該表示装置11の表示品質の向上に寄与する
ことができる。なお、本発明は、たとえばカラーフィル
タを用いてカラー表示を行うアクティブ・マトリクス型
液晶表示装置などの薄膜トランジスタにも適用すること
ができる。As described above, in the present embodiment, the parasitic capacitance Cb between the drain electrode 24 and the gate bus line 16 can be reduced without changing the electrical characteristics of the thin film transistor 10 and only by slightly changing the manufacturing process. The deterioration of the contrast of the liquid crystal display device 11 due to the parasitic capacitance Cb can be suppressed, and the display quality of the display device 11 can be improved. The present invention can also be applied to a thin film transistor such as an active matrix type liquid crystal display device that performs color display using a color filter.
発明の効果 以上のように本発明に従えば、薄膜トランジスタの電気
的特性を変化することなく、製造工程において若干の変
更を行うことによって、ドレイン電極とゲート電極との
間に発生する寄生容量を可及的に低減することができ
る。As described above, according to the present invention, it is possible to reduce the parasitic capacitance generated between the drain electrode and the gate electrode by slightly changing the manufacturing process without changing the electrical characteristics of the thin film transistor. It can be reduced as much as possible.
第１図は本発明の一実施例の薄膜トランジスタ10が適応
されるアクティブ・マトリクス形液晶表示装置11の一部
の拡大平面図、第２図は第１図の切断面線II−IIから見
た断面図、第３図は薄膜トランジスタ10の簡略化した構
成を示す平面図、第４図は典型的な先行技術を示す平面
図、第５図は一般的なアクティブ・マトリクス形液晶表
示装置の簡略化した構成を示す平面図、第６図は寄生容
量８に関連した等価回路図、第７図は液晶表示装置にお
ける印加電圧−透過率特性を示すグラフである。 11……アクティブ・マトリクス形液晶表示装置、12……
絵素電極、16……ゲートバスライン、17……ゲート絶縁
膜、18……半導体層、23……ソース電極、24……ドレイ
ン電極、25……ソースバスラインFIG. 1 is an enlarged plan view of a part of an active matrix type liquid crystal display device 11 to which a thin film transistor 10 according to an embodiment of the present invention is applied, and FIG. 2 is seen from a section line II-II in FIG. A sectional view, FIG. 3 is a plan view showing a simplified structure of the thin film transistor 10, FIG. 4 is a plan view showing a typical prior art, and FIG. 5 is a simplification of a general active matrix type liquid crystal display device. FIG. 6 is a plan view showing the above configuration, FIG. 6 is an equivalent circuit diagram related to the parasitic capacitance 8, and FIG. 7 is a graph showing applied voltage-transmittance characteristics in the liquid crystal display device. 11 …… Active matrix liquid crystal display, 12 ……
Pixel electrode, 16 ... Gate bus line, 17 ... Gate insulating film, 18 ... Semiconductor layer, 23 ... Source electrode, 24 ... Drain electrode, 25 ... Source bus line
Claims (1)
とがこの順序に積層され、半導体層上にはソース電極と
ドレイン電極とが相互に間隔をあけて配置され、ソース
電極とドレイン電極との間の半導体層にチャネル領域が
構成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
通部分が該方向から見たソース電極とゲート電極との共
通部分よりも小さく選ばれることを特徴とする薄膜トラ
ンジスタ装置。1. A gate electrode and a semiconductor layer are laminated in this order on an electrically insulating substrate, and a source electrode and a drain electrode are arranged on the semiconductor layer with a space between each other. In a thin film transistor device in which a channel region is formed in a semiconductor layer between and, a common portion between the drain electrode and the gate electrode when viewed from the stacking direction is smaller than a common portion between the source electrode and the gate electrode when viewed from the direction. A thin film transistor device characterized by being selected.
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-
1988
- 1988-08-01 JP JP19322188A patent/JPH0748563B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH0242763A (en) | 1990-02-13 |
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