JP2003043523A - Thin film transistor panel - Google Patents

Thin film transistor panel

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JP2003043523A
JP2003043523A JP2001235819A JP2001235819A JP2003043523A JP 2003043523 A JP2003043523 A JP 2003043523A JP 2001235819 A JP2001235819 A JP 2001235819A JP 2001235819 A JP2001235819 A JP 2001235819A JP 2003043523 A JP2003043523 A JP 2003043523A
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JP
Japan
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thin film
film transistor
source electrode
channel
electrode
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Japanese (ja)
Inventor
Yoshitaka Tanaka
良孝 田中
Shinichi Shimomaki
伸一 下牧
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To reduce a leakage current of a static protective element to reduce power consumption in a thin film transistor panel in which static damage to a switching element composed of a thin film transistor is prevented by a static protective element consisting of two thin film transistors connected in parallel. SOLUTION: The length P in the direction of a channel length of an overlapping area of a source electrode S of each thin film transistor 40 and a channel forming semiconductor thin film 36 via a channel protective film 37 for configuring a static protective element is longer than the length R in the direction of a channel length of an overlapping area of a drain electrode D and the channel forming semiconductor film 36 via the channel protective film 37.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は薄膜トランジスタ
パネルに関し、特に、薄膜トランジスタからなるスイッ
チング素子の静電破壊を薄膜トランジスタからなる静電
保護素子で防止するようにした薄膜トランジスタパネル
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor panel, and more particularly to a thin film transistor panel in which electrostatic breakdown of a switching element made of a thin film transistor is prevented by an electrostatic protection element made of a thin film transistor.

【0002】[0002]

【従来の技術】液晶表示装置の薄膜トランジスタパネル
には、マトリクス状に配置された複数の画素電極にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子の静電破壊を、並列に接続された2つの薄膜トラン
ジスタからなる静電保護素子で防止するようにしたもの
がある。
2. Description of the Related Art In a thin film transistor panel of a liquid crystal display device, electrostatic breakdown of a switching element composed of thin film transistors respectively connected to a plurality of pixel electrodes arranged in a matrix is formed by two thin film transistors connected in parallel. There is one that is protected by an electrostatic protection element.

【0003】図8は従来のこのような薄膜トランジスタ
パネルの一例の一部の等価回路的平面図を示したもので
ある。この薄膜トランジスタパネルはガラス基板1を備
えている。
FIG. 8 is a partial equivalent circuit plan view of an example of such a conventional thin film transistor panel. This thin film transistor panel includes a glass substrate 1.

【0004】ガラス基板1上には、マトリクス状に配置
された複数の画素電極2と、これらの画素電極2にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子3と、行方向に延ばされ、スイッチング素子3に走
査信号を供給するための複数の走査線4と、列方向に延
ばされ、スイッチング素子3にデータ信号を供給するた
めの複数のデータ線5と、行方向に延ばされ、画素電極
2との間で補助容量部Csを形成する複数の補助容量線
6とが設けられている。
On the glass substrate 1, a plurality of pixel electrodes 2 arranged in a matrix, a switching element 3 formed of thin film transistors connected to each of the pixel electrodes 2, and a switching element extending in the row direction. A plurality of scanning lines 4 for supplying a scanning signal to the switching element 3, a plurality of data lines 5 extending in the column direction for supplying a data signal to the switching element 3, and a plurality of the data lines 5 extending in the row direction 2 and a plurality of auxiliary capacitance lines 6 that form an auxiliary capacitance section Cs between them.

【0005】また、ガラス基板1上には、複数の画素電
極2の周囲に配置された短絡リング7と、短絡リング7
の左辺部および右辺部の外側において短絡リング7と走
査線4とにそれぞれ並列に接続された各2つずつの薄膜
トランジスタからなる静電保護素子8と、短絡リング7
の上辺部および下辺部の外側において短絡リング7とデ
ータ線5とにそれぞれ並列に接続された各2つずつの薄
膜トランジスタからなる静電保護素子9とが設けられて
いる。
Further, on the glass substrate 1, the short-circuit ring 7 arranged around the plurality of pixel electrodes 2 and the short-circuit ring 7 are provided.
Of the short-circuit ring 7 and the scanning line 4 outside the left side portion and the right-side portion thereof, each of which is formed of two thin film transistors, and the short-circuit ring 7.
On the outer sides of the upper side portion and the lower side portion, there are provided the short circuit ring 7 and the data line 5 and the electrostatic protection elements 9 each including two thin film transistors connected in parallel.

【0006】各走査線4の一端および各データ線5の一
端は接続端子10、11に接続されている。この場合、
各走査線4の一端に接続された接続端子10には陽極酸
化用給電線12の一端が接続されている。陽極酸化用給
電線12の他端はガラス基板1の端縁まで延ばされてい
る。陽極酸化用給電線12は、走査線4等の表面に陽極
酸化膜を形成するためのものである。各補助容量線6の
両端は短絡リング7に接続されている。
One end of each scanning line 4 and one end of each data line 5 are connected to connection terminals 10 and 11. in this case,
One end of the anodic oxidation power supply line 12 is connected to the connection terminal 10 connected to one end of each scanning line 4. The other end of the anodic oxidation power supply line 12 extends to the edge of the glass substrate 1. The anodic oxidation power supply line 12 is for forming an anodic oxide film on the surface of the scanning line 4 or the like. Both ends of each auxiliary capacitance line 6 are connected to the short-circuit ring 7.

【0007】次に、この薄膜トランジスタパネルの静電
保護素子8、9の動作について説明する。この場合、静
電保護素子8、9の動作は同じであるので、静電保護素
子8の動作について、図9を参照して説明する。
Next, the operation of the electrostatic protection elements 8 and 9 of this thin film transistor panel will be described. In this case, the operations of the electrostatic protection elements 8 and 9 are the same, so the operation of the electrostatic protection element 8 will be described with reference to FIG. 9.

【0008】図9において、静電保護素子8は、並列に
接続された2つの薄膜トランジスタ13、14からなっ
ている。一方の薄膜トランジスタ13のゲート電極Gお
よびドレイン電極Dは走査線4に接続され、ソース電極
Sは短絡リング7に接続されている。他方の薄膜トラン
ジスタ14のゲート電極Gおよびドレイン電極Dは短絡
リング7に接続され、ソース電極Sは走査線4に接続さ
れている。
In FIG. 9, the electrostatic protection element 8 is composed of two thin film transistors 13 and 14 connected in parallel. The gate electrode G and the drain electrode D of one thin film transistor 13 are connected to the scanning line 4, and the source electrode S is connected to the short-circuit ring 7. The gate electrode G and the drain electrode D of the other thin film transistor 14 are connected to the short-circuit ring 7, and the source electrode S is connected to the scanning line 4.

【0009】さて、今、図9に示す1本の走査線4が静
電気により高電位になったとする。すると、ドレイン電
極Dとゲート電極Gが走査線4に接続されている一方の
薄膜トランジスタ13がオン状態となり、走査線4から
短絡リング7に電流が流れ、短絡リング7が走査線4と
同電位となる。短絡リング7が走査線4と同電位となっ
て高電位になると、ドレイン電極Dとゲート電極Gが短
絡リング7に接続されている他方の薄膜トランジスタ1
4がオン状態となる。
Now, it is assumed that one scanning line 4 shown in FIG. 9 has a high potential due to static electricity. Then, one thin film transistor 13 in which the drain electrode D and the gate electrode G are connected to the scanning line 4 is turned on, a current flows from the scanning line 4 to the short-circuit ring 7, and the short-circuit ring 7 has the same potential as the scanning line 4. Become. When the short-circuit ring 7 becomes the same potential as the scanning line 4 and becomes high potential, the other thin film transistor 1 in which the drain electrode D and the gate electrode G are connected to the short-circuit ring 7
4 is turned on.

【0010】この場合、他方の薄膜トランジスタ14が
オン状態になるということは、図8に示す残りのすべて
の静電保護素子8の他方の薄膜トランジスタおよびもう
一方のすべての静電保護素子9の他方の薄膜トランジス
タがオン状態になるということである。すると、短絡リ
ング7から残りのすべての走査線4およびすべてのデー
タ線5に電流が流れる。また、短絡リング7からすべて
の補助容量線6にも電流が流れる。
In this case, the fact that the other thin film transistor 14 is turned on means that the other thin film transistors of all the remaining electrostatic protection elements 8 shown in FIG. This means that the thin film transistor is turned on. Then, current flows from the short-circuit ring 7 to all the remaining scan lines 4 and all the data lines 5. Further, current also flows from the short-circuit ring 7 to all the auxiliary capacitance lines 6.

【0011】このようにして、いずれか1本または複数
本の走査線4が静電気により高電位となった場合には、
この高電位となった走査線4から短絡リング7、残りの
すべての走査線4、すべてのデータ線5およびすべての
補助容量線6に電流が流れ、これらが同電位で低電位と
なる。これにより、静電気により高電位となった走査線
4に接続された薄膜トランジスタからなるスイッチング
素子3の静電破壊が防止される。また、いずれか1本ま
たは複数本のデータ線5が静電気により高電位となった
場合も同様である。
In this way, when any one or a plurality of scanning lines 4 are set to a high potential due to static electricity,
A current flows from the scan line 4 having the high potential to the short-circuit ring 7, all the remaining scan lines 4, all the data lines 5 and all the auxiliary capacitance lines 6, and they have the same potential and have the low potential. As a result, the electrostatic breakdown of the switching element 3 formed of a thin film transistor connected to the scanning line 4 which has a high potential due to static electricity is prevented. The same is true when any one or a plurality of data lines 5 has a high potential due to static electricity.

【0012】次に、この薄膜トランジスタパネルの静電
保護素子8、9を構成する薄膜トランジスタの具体的な
構造について、図10(A)および(B)を参照して説
明する。ガラス基板1の上面の所定の箇所には、例えば
走査線4から延出されたゲート電極Gが設けられ、その
上面全体にはゲート絶縁膜15が設けられている。
Next, a specific structure of the thin film transistor which constitutes the electrostatic protection elements 8 and 9 of the thin film transistor panel will be described with reference to FIGS. 10 (A) and 10 (B). For example, a gate electrode G extending from the scanning line 4 is provided at a predetermined position on the upper surface of the glass substrate 1, and a gate insulating film 15 is provided on the entire upper surface thereof.

【0013】ゲート電極G上におけるゲート絶縁膜15
の上面の所定の箇所には真性アモルファスシリコンから
なるチャネル形成用半導体薄膜16が設けられている。
チャネル形成用半導体薄膜16の上面ほぼ中央部にはチ
ャネル保護膜17が設けられている。チャネル保護膜1
7の上面両側およびその両側におけるチャネル形成用半
導体薄膜16の上面にはn型アモルファスシリコンから
なるオーミックコンタクト層18、19が設けられてい
る。
The gate insulating film 15 on the gate electrode G
A channel forming semiconductor thin film 16 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the.
A channel protective film 17 is provided on the upper surface of the channel forming semiconductor thin film 16 substantially in the center thereof. Channel protective film 1
Ohmic contact layers 18 and 19 made of n-type amorphous silicon are provided on the upper surface of the channel forming semiconductor thin film 16 on both sides of the upper surface of the channel 7 and on both sides thereof.

【0014】一方のオーミックコンタクト層18の上面
およびその近傍のゲート絶縁膜15の上面の所定の箇所
にはソース電極Sが設けられている。他方のオーミック
コンタクト層19の上面およびその近傍のゲート絶縁膜
15の上面の所定の箇所にはドレイン電極Dが設けられ
ている。
A source electrode S is provided at a predetermined position on the upper surface of one ohmic contact layer 18 and the upper surface of the gate insulating film 15 in the vicinity thereof. A drain electrode D is provided at a predetermined position on the upper surface of the other ohmic contact layer 19 and the upper surface of the gate insulating film 15 in the vicinity thereof.

【0015】そして、ゲート電極G、ゲート絶縁膜1
5、チャネル形成用半導体薄膜16、オーミックコンタ
クト層18、19、ソース電極Sおよびドレイン電極D
により、薄膜トランジスタ20が構成されている。
Then, the gate electrode G and the gate insulating film 1
5, channel forming semiconductor thin film 16, ohmic contact layers 18, 19, source electrode S and drain electrode D
Thus, the thin film transistor 20 is configured.

【0016】この薄膜トランジスタ20は、図10
(A)および(B)に示すように、左右対称となってお
り、その寸法は、一例として、チャネル幅Wは140μ
m、チャネル長Lは14μmである。この場合、チャネ
ル長Lは、両電極S、Dの間隔Qと、ソース電極Sとチ
ャネル形成用半導体薄膜16とのチャネル保護膜17を
介しての重合領域のチャネル長方向の長さ(以下、ソー
ス電極重合長さ)Pと、ドレイン電極Dとチャネル形成
用半導体薄膜16とのチャネル保護膜17を介しての重
合領域のチャネル長方向の長さ(以下、ドレイン電極重
合長さ)Rとの合計の長さとなるが、両電極S、Dの間
隔Qは6μm、ソース電極重合長さPおよびドレイン電
極重合長さRは、それぞれ、4μmとされている。
This thin film transistor 20 is shown in FIG.
As shown in (A) and (B), they are bilaterally symmetric, and their dimensions are, for example, a channel width W of 140 μm.
m and the channel length L is 14 μm. In this case, the channel length L is the distance Q between both electrodes S and D, and the length in the channel length direction of the overlapping region between the source electrode S and the channel forming semiconductor thin film 16 via the channel protective film 17 (hereinafter, Source electrode overlap length P) and the length in the channel length direction (hereinafter, drain electrode overlap length) R of the overlap region of the drain electrode D and the channel forming semiconductor thin film 16 via the channel protection film 17. Although the total length is obtained, the interval Q between the electrodes S and D is 6 μm, and the source electrode overlap length P and the drain electrode overlap length R are each 4 μm.

【0017】ここで、このような構造の薄膜トランジス
タ20を2つ並列接続したものによって構成された静電
保護素子8、9を便宜上、従来型のTFT−並列型素子
と称することとする。
Here, for the sake of convenience, the electrostatic protection elements 8 and 9 formed by connecting two thin film transistors 20 having such a structure in parallel are referred to as a conventional TFT-parallel type element.

【0018】[0018]

【発明が解決しようとする課題】ところで、上記した従
来型のTFT−並列型素子のVG(ゲート電圧)−ID
(ドレイン電流)特性は、例えば図5において点線で示
すようになり、低電圧領域(例えば10V程度)におけ
るリーク電流が1×10−5A台と比較的大きく、低消
費電力化には不利であるという問題があった。この発明
の課題は、薄膜トランジスタからなる静電保護素子を備
えた薄膜トランジスタパネルにおいて、静電保護素子の
リーク電流を低減し、低消費電力化を図ることである。
By the way, the above-mentioned conventional TFT-VG (gate voltage) -ID of the parallel type element is used.
The (drain current) characteristic is, for example, as shown by the dotted line in FIG. 5, and the leakage current in the low voltage region (for example, about 10 V) is relatively large at the level of 1 × 10 −5 A, which is disadvantageous in reducing power consumption. There was a problem. An object of the present invention is to reduce leakage current of an electrostatic protection element and reduce power consumption in a thin film transistor panel including an electrostatic protection element made of a thin film transistor.

【0019】[0019]

【課題を解決するための手段】請求項1に記載の発明
は、マトリクス状に配置された複数の画素電極にそれぞ
れ接続された薄膜トランジスタからなるスイッチング素
子の静電破壊を薄膜トランジスタからなる静電保護素子
で防止するようにした薄膜トランジスタパネルにおい
て、前記静電保護素子を構成する薄膜トランジスタのソ
ース電極とチャネル形成用半導体薄膜との重合領域がド
レイン電極と前記チャネル形成用半導体薄膜との重合領
域よりも大きくなっていることを特徴とするものであ
る。請求項2に記載の発明は、請求項1に記載の発明に
おいて、前記静電保護素子は、それぞれ、ドレイン電極
がゲート電極に接続された2つの薄膜トランジスタが並
列に接続された構成を有することを特徴とするものであ
る。請求項3に記載の発明は、請求項1に記載の発明に
おいて、前記チャネル形成用半導体薄膜上には、チャネ
ル保護膜が形成されており、前記ソース電極と前記ドレ
イン電極は、それぞれ、前記チャネル保護膜を介して前
記チャネル形成用半導体薄膜に重合していることを特徴
とするものである。請求項4に記載の発明は、請求項3
に記載の発明において、前記ソース電極と前記チャネル
保護膜の間、および前記ドレイン電極と前記チャネル保
護膜の間には、オーミックコンタクト層が介在されてお
り、前記ソース電極と前記ドレイン電極は、それぞれ、
前記オーミックコンタクト層および前記チャネル保護膜
を介して前記チャネル形成用半導体薄膜に重合している
ことを特徴とするものである。請求項5に記載の発明
は、マトリクス状に配置された複数の画素電極にそれぞ
れ接続された薄膜トランジスタからなるスイッチング素
子の静電破壊を薄膜トランジスタからなる静電保護素子
で防止するようにした薄膜トランジスタパネルにおい
て、前記静電保護素子を構成する薄膜トランジスタのソ
ース電極に補助ソース電極が接続され、該補助ソース電
極が前記ソース電極と重合しない領域においてチャネル
形成用半導体薄膜と重合されていることを特徴とするも
のである。請求項6に記載の発明は、請求項3に記載の
発明において、前記静電保護素子は、それぞれ、ドレイ
ン電極がゲート電極に接続された2つの薄膜トランジス
タが並列に接続された構成を有することを特徴とするも
のである。請求項7に記載の発明は、請求項6に記載の
発明において、前記補助ソース電極は、前記静電保護素
子および前記スイッチング素子を覆うように設けられた
オーバーコート膜上に設けられていることを特徴とする
ものである。請求項8に記載の発明は、請求項7に記載
の発明において、前記補助ソース電極は、前記オーバー
コート膜上に設けられた前記画素電極と同一の材料によ
って形成されていることを特徴とするものである。そし
て、この発明によれば、静電保護素子を構成する薄膜ト
ランジスタの実質的なソース電極とチャネル形成用半導
体薄膜との重合領域をドレイン電極とチャネル形成用半
導体薄膜との重合領域よりも大きくしているので、左右
対称である従来の場合と比較して、静電保護素子のリー
ク電流が低減し、低消費電力化を図ることができる。
According to a first aspect of the present invention, there is provided an electrostatic protection element comprising a thin film transistor for electrostatic breakdown of a switching element comprising a thin film transistor connected to each of a plurality of pixel electrodes arranged in a matrix. In the thin film transistor panel configured to prevent the above, the overlap region between the source electrode and the channel forming semiconductor thin film of the thin film transistor that constitutes the electrostatic protection element is larger than the overlap region between the drain electrode and the channel forming semiconductor thin film. It is characterized by that. According to a second aspect of the invention, in the first aspect of the invention, the electrostatic protection element has a configuration in which two thin film transistors each having a drain electrode connected to a gate electrode are connected in parallel. It is a feature. According to a third aspect of the present invention, in the first aspect of the present invention, a channel protective film is formed on the channel forming semiconductor thin film, and the source electrode and the drain electrode respectively include the channel. The semiconductor thin film for channel formation is polymerized through a protective film. The invention according to claim 4 is the invention according to claim 3.
In the invention described in, the ohmic contact layer is interposed between the source electrode and the channel protective film, and between the drain electrode and the channel protective film, the source electrode and the drain electrode, respectively. ,
The semiconductor thin film for channel formation is polymerized through the ohmic contact layer and the channel protective film. According to a fifth aspect of the present invention, in a thin film transistor panel, an electrostatic protection element including a thin film transistor prevents electrostatic breakdown of a switching element including a thin film transistor connected to each of a plurality of pixel electrodes arranged in a matrix. An auxiliary source electrode is connected to a source electrode of a thin film transistor which constitutes the electrostatic protection element, and the auxiliary source electrode is polymerized with a semiconductor thin film for channel formation in a region which does not polymerize with the source electrode. Is. According to a sixth aspect of the present invention, in the invention according to the third aspect, the electrostatic protection element has a configuration in which two thin film transistors each having a drain electrode connected to a gate electrode are connected in parallel. It is a feature. The invention according to claim 7 is the invention according to claim 6, wherein the auxiliary source electrode is provided on an overcoat film provided so as to cover the electrostatic protection element and the switching element. It is characterized by. The invention according to claim 8 is the invention according to claim 7, characterized in that the auxiliary source electrode is formed of the same material as the pixel electrode provided on the overcoat film. It is a thing. Further, according to the present invention, a substantial overlapping region of the source electrode and the channel forming semiconductor thin film of the thin film transistor which constitutes the electrostatic protection element is made larger than an overlapping region of the drain electrode and the channel forming semiconductor thin film. Therefore, the leakage current of the electrostatic protection element can be reduced and the power consumption can be reduced as compared with the conventional case that is symmetrical.

【0020】[0020]

【発明の実施の形態】図1はこの発明の第1実施形態と
しての薄膜トランジスタパネルの一部の等価回路的平面
図を示したものである。この薄膜トランジスタパネルは
ガラス基板21を備えている。
1 is a plan view of an equivalent circuit of a part of a thin film transistor panel according to a first embodiment of the present invention. The thin film transistor panel includes a glass substrate 21.

【0021】ガラス基板21上には、マトリクス状に配
置された複数の画素電極22と、これらの画素電極22
にそれぞれ接続された薄膜トランジスタからなるスイッ
チング素子23と、行方向に延ばされ、スイッチング素
子23に走査信号を供給するための複数の走査線24
と、列方向に延ばされ、スイッチング素子23にデータ
信号を供給するための複数のデータ線25と、行方向に
延ばされ、画素電極22との間で補助容量部Csを形成
する複数の補助容量線26とが設けられている。
A plurality of pixel electrodes 22 arranged in a matrix on the glass substrate 21 and the pixel electrodes 22.
And a plurality of scanning lines 24 extending in the row direction for supplying a scanning signal to the switching elements 23.
A plurality of data lines 25 extending in the column direction for supplying a data signal to the switching element 23 and a plurality of data lines 25 extending in the row direction to form the auxiliary capacitance portion Cs between the pixel electrode 22 and the plurality of data lines 25. An auxiliary capacitance line 26 is provided.

【0022】また、ガラス基板21上には、複数の画素
電極22の周囲に配置された短絡リング27と、短絡リ
ング27の左辺部および右辺部の外側において短絡リン
グ27と走査線24とにそれぞれ並列に接続された各2
つずつの薄膜トランジスタからなる静電保護素子28
と、短絡リング27の上辺部および下辺部の外側におい
て短絡リング27とデータ線25とにそれぞれ並列に接
続された各2つずつの薄膜トランジスタからなる静電保
護素子29とが設けられている。
Further, on the glass substrate 21, the short-circuit ring 27 arranged around the plurality of pixel electrodes 22, and the short-circuit ring 27 and the scanning line 24 outside the left side portion and the right side portion of the short-circuit ring 27, respectively. 2 each connected in parallel
Electrostatic protection element 28 consisting of individual thin film transistors
And an electrostatic protection element 29 composed of two thin film transistors each connected in parallel to the short circuit ring 27 and the data line 25 outside the upper side and the lower side of the short circuit ring 27.

【0023】各走査線24の一端および各データ線25
の一端は接続端子30、31に接続されている。この場
合、各走査線24の一端に接続された接続端子30には
陽極酸化用給電線32の一端が接続されている。陽極酸
化用給電線32の他端はガラス基板21の端縁まで延ば
されている。陽極酸化用給電線32は、走査線24等の
表面に陽極酸化膜を形成するためのものである。各補助
容量線26の両端は短絡リング27に接続されている。
One end of each scanning line 24 and each data line 25
One end of is connected to the connection terminals 30 and 31. In this case, one end of the anodic oxidation power supply line 32 is connected to the connection terminal 30 connected to one end of each scanning line 24. The other end of the anodic oxidation power supply line 32 extends to the edge of the glass substrate 21. The anodic oxidation power supply line 32 is for forming an anodic oxide film on the surface of the scanning line 24 and the like. Both ends of each auxiliary capacitance line 26 are connected to a short circuit ring 27.

【0024】次に、この薄膜トランジスタパネルの静電
保護素子28、29の動作について説明する。この場
合、静電保護素子28、29の動作は同じであるので、
静電保護素子28の動作について、図2を参照して説明
する。
Next, the operation of the electrostatic protection elements 28 and 29 of this thin film transistor panel will be described. In this case, the operations of the electrostatic protection elements 28 and 29 are the same,
The operation of the electrostatic protection element 28 will be described with reference to FIG.

【0025】図2において、静電保護素子28は、並列
に接続された2つの薄膜トランジスタ33、34からな
っている。一方の薄膜トランジスタ33のゲート電極G
およびドレイン電極Dは走査線24に接続され、ソース
電極Sは短絡リング27に接続されている。他方の薄膜
トランジスタ34のゲート電極Gおよびドレイン電極D
は短絡リング27に接続され、ソース電極Sは走査線2
4に接続されている。
In FIG. 2, the electrostatic protection element 28 is composed of two thin film transistors 33 and 34 connected in parallel. Gate electrode G of one thin film transistor 33
The drain electrode D is connected to the scanning line 24, and the source electrode S is connected to the short-circuit ring 27. The gate electrode G and the drain electrode D of the other thin film transistor 34
Is connected to the short circuit ring 27, and the source electrode S is connected to the scan line 2
4 is connected.

【0026】さて、今、図2に示す1本の走査線24が
静電気により高電位になったとする。すると、ドレイン
電極Dとゲート電極Gが走査線4に接続されている一方
の薄膜トランジスタ33がオン状態となり、走査線24
から短絡リング27に電流が流れ、短絡リング27が走
査線24と同電位となる。短絡リング27が走査線24
と同電位となって高電位になると、ドレイン電極Dとゲ
ート電極Gが短絡リング7に接続されている他方の薄膜
トランジスタ34がオン状態となる。
Now, it is assumed that one scanning line 24 shown in FIG. 2 has a high potential due to static electricity. Then, one thin film transistor 33 whose drain electrode D and gate electrode G are connected to the scanning line 4 is turned on, and the scanning line 24
Causes a current to flow in the short-circuit ring 27, and the short-circuit ring 27 has the same potential as the scanning line 24. The short-circuit ring 27 is the scanning line 24.
When the potential becomes the same as the above and becomes a high potential, the other thin film transistor 34 in which the drain electrode D and the gate electrode G are connected to the short-circuit ring 7 is turned on.

【0027】この場合、他方の薄膜トランジスタ34が
オン状態になるということは、図8に示す残りのすべて
の静電保護素子8の他方の薄膜トランジスタおよびもう
一方のすべての静電保護素子9の他方の薄膜トランジス
タがオン状態になるということである。すると、短絡リ
ング27から残りのすべての走査線24およびすべての
データ線25に電流が流れる。また、短絡リング27か
らすべての補助容量線26にも電流が流れる。
In this case, the fact that the other thin film transistor 34 is turned on means that the other thin film transistors of all the remaining electrostatic protection elements 8 and the other of all the other electrostatic protection elements 9 shown in FIG. This means that the thin film transistor is turned on. Then, current flows from the short-circuit ring 27 to all the remaining scan lines 24 and all the data lines 25. Further, current also flows from the short-circuit ring 27 to all the auxiliary capacitance lines 26.

【0028】このようにして、いずれか1本または複数
本の走査線24が静電気により高電位となった場合に
は、この高電位となった走査線24から短絡リング2
7、残りのすべての走査線24、すべてのデータ線25
およびすべての補助容量線26に電流が流れ、これらが
同電位で低電位となる。これにより、静電気により高電
位となった走査線24に接続された薄膜トランジスタか
らなるスイッチング素子3の静電破壊が防止される。ま
た、いずれか1本または複数本のデータ線25が静電気
により高電位となった場合も同様である。
In this way, when any one or a plurality of scanning lines 24 have a high potential due to static electricity, the short-circuit ring 2 is moved from this high potential scanning line 24.
7, all remaining scan lines 24, all data lines 25
And a current flows through all of the auxiliary capacitance lines 26, and they have the same potential and a low potential. As a result, electrostatic breakdown of the switching element 3 composed of a thin film transistor connected to the scanning line 24 which has been set to a high potential due to static electricity is prevented. The same is true when any one or a plurality of data lines 25 has a high potential due to static electricity.

【0029】次に、この薄膜トランジスタパネルの静電
保護素子28、29を構成する薄膜トランジスタの具体
的な構造について、図3(A)および(B)を参照して
説明する。ガラス基板21の上面の所定の箇所には、例
えば走査線24から延出されたゲート電極Gが設けら
れ、その上面全体にはゲート絶縁膜35が設けられてい
る。
Next, a specific structure of the thin film transistor which constitutes the electrostatic protection elements 28 and 29 of the thin film transistor panel will be described with reference to FIGS. 3 (A) and 3 (B). A gate electrode G extending from, for example, the scanning line 24 is provided at a predetermined position on the upper surface of the glass substrate 21, and a gate insulating film 35 is provided on the entire upper surface thereof.

【0030】ゲート電極G上におけるゲート絶縁膜35
の上面の所定の箇所には真性アモルファスシリコンから
なるチャネル形成用半導体薄膜36が設けられている。
チャネル形成用半導体薄膜36の上面ほぼ中央部にはチ
ャネル保護膜37が設けられている。チャネル保護膜3
7の上面両側およびその両側におけるチャネル形成用半
導体薄膜36の上面にはn型アモルファスシリコンから
なるオーミックコンタクト層38、39が設けられてい
る。
The gate insulating film 35 on the gate electrode G
A channel forming semiconductor thin film 36 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the.
A channel protective film 37 is provided on a substantially central portion of the upper surface of the semiconductor thin film 36 for channel formation. Channel protective film 3
Ohmic contact layers 38 and 39 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel 7 and on the upper surface of the channel forming semiconductor thin film 36 on both sides thereof.

【0031】この場合、ゲート電極G、チャネル形成用
半導体薄膜36およびチャネル保護膜37は、図3
(A)および(B)に示すように、左右対称である。し
かし、一方のオーミックコンタクト層38のチャネル保
護膜37との重合領域のチャネル長方向の長さPは、他
方のオーミックコンタクト層39のチャネル保護膜37
との重合領域のチャネル長方向の長さRよりも長くなっ
ている。従って、両オーミックコンタクト層38、39
は左右非対称である。
In this case, the gate electrode G, the channel forming semiconductor thin film 36 and the channel protective film 37 are formed as shown in FIG.
As shown in (A) and (B), it is symmetrical. However, the length P in the channel length direction of the region where one of the ohmic contact layers 38 overlaps with the channel protective film 37 is determined by the length P of the other ohmic contact layer 39.
It is longer than the length R of the overlapping region with the channel length direction. Therefore, both ohmic contact layers 38, 39
Is asymmetric.

【0032】一方のオーミックコンタクト層38の上面
およびその近傍のゲート絶縁膜35の上面の所定の箇所
にはソース電極Sが設けられている。他方のオーミック
コンタクト層39の上面およびその近傍のゲート絶縁膜
35の上面の所定の箇所にはドレイン電極Dが設けられ
ている。このドレイン電極Dは、図3(A)、(B)で
は図示されていないが、上述した通り、配線によってゲ
ート電極Gに電気的に接続されている。
A source electrode S is provided at a predetermined position on the upper surface of one ohmic contact layer 38 and the upper surface of the gate insulating film 35 in the vicinity thereof. A drain electrode D is provided at a predetermined position on the upper surface of the other ohmic contact layer 39 and the upper surface of the gate insulating film 35 in the vicinity thereof. Although not shown in FIGS. 3A and 3B, the drain electrode D is electrically connected to the gate electrode G by the wiring as described above.

【0033】この場合、上述の如く、両オーミックコン
タクト層38、39が左右非対称であるので、ソース電
極Sとチャネル形成用半導体薄膜36とのチャネル保護
膜37を介しての重合領域のチャネル長方向の長さ(以
下、ソース電極重合長さ)Pは、ドレイン電極Dとチャ
ネル形成用半導体薄膜36とのチャネル保護膜37を介
しての重合領域のチャネル長方向の長さ(以下、ドレイ
ン電極重合長さ)Rよりも長くなっている。
In this case, since the ohmic contact layers 38 and 39 are asymmetrical to each other as described above, the source electrode S and the channel forming semiconductor thin film 36 are overlapped with each other through the channel protective film 37 in the channel length direction of the overlapping region. (Hereinafter, the source electrode polymerization length) P is the length in the channel length direction of the polymerization region of the drain electrode D and the channel forming semiconductor thin film 36 through the channel protective film 37 (hereinafter, the drain electrode polymerization length). Length) is longer than R.

【0034】そして、ゲート電極G、ゲート絶縁膜3
5、チャネル形成用半導体薄膜36、オーミックコンタ
クト層38、39、ソース電極Sおよびドレイン電極D
により、薄膜トランジスタ40が構成されている。
Then, the gate electrode G and the gate insulating film 3
5, semiconductor thin film 36 for channel formation, ohmic contact layers 38, 39, source electrode S and drain electrode D
Thus, the thin film transistor 40 is configured.

【0035】この薄膜トランジスタ40は、図3(A)
および(B)に示すように、左右非対称となっており、
その寸法は、チャネル幅Wは140μm、チャネル長L
は14μmとされ、この点に関しては従来型と同一であ
る。
This thin film transistor 40 is shown in FIG.
And as shown in (B), it is asymmetrical,
Its dimensions are: channel width W is 140 μm, channel length L
Is 14 μm, which is the same as the conventional type in this respect.

【0036】ここで、両電極S、Dの間隔Qを従来型と
同一の6μmとし、ソース電極重合長さPおよびドレイ
ン電極重合長さRを変化させ、並列接続された2つの薄
膜トランジスタの各ドレイン電極Dに10V、各ソース
電極Sに0Vを印加し、ソース電極重合長さPとドレイ
ン電流IDとの関係を調べたところ、図4に示す結果が
得られた。
Here, the distance Q between the electrodes S and D is set to 6 μm, which is the same as in the conventional type, and the source electrode overlap length P and the drain electrode overlap length R are changed so that the drains of two thin film transistors connected in parallel. When 10 V was applied to the electrode D and 0 V was applied to each source electrode S, the relationship between the source electrode overlap length P and the drain current ID was examined, and the results shown in FIG. 4 were obtained.

【0037】図4は、ソース電極重合長さPを3.5μ
mから5.0μmに変化(この場合、ドレイン電極重合
長さRは、4.5μmから3μmに変化する)した場合
のドレイン電流ID(μA)を示すものであるが、同図
から明らかなように、ドレイン電流IDはソース電極重
合長さPが長くなるほど低下する。例えば、ドレイン電
流IDは、ソース電極重合長さPが4μm程度であると
6μA強であるのに対し、ソース電極重合長さPが5μ
m程度であると4μA弱である。
FIG. 4 shows that the source electrode polymerization length P is 3.5 μm.
It shows the drain current ID (μA) in the case of changing from m to 5.0 μm (in this case, the drain electrode superposition length R changes from 4.5 μm to 3 μm), which is clear from the figure. Moreover, the drain current ID decreases as the source electrode overlap length P increases. For example, the drain current ID is 6 μA or more when the source electrode overlap length P is about 4 μm, while the source electrode overlap length P is 5 μA.
When it is about m, it is slightly less than 4 μA.

【0038】そして、図10(A)および(B)に示す
従来型のTFT−並列型素子の場合には、ソース電極重
合長さPが4μmであるので、上述の如く、図4におい
て点線で示すように、低電圧領域(例えば10V程度)
におけるリーク電流が1×10−5A台と比較的大き
く、低消費電力化には不利である。
In the case of the conventional TFT-parallel type device shown in FIGS. 10A and 10B, the source electrode overlap length P is 4 .mu.m. As shown, low voltage region (for example, about 10V)
The leakage current in 1 is relatively large at 1 × 10 −5 A level, which is disadvantageous in reducing power consumption.

【0039】これに対し、図3(A)および(B)に示
すこの実施形態の場合には、ソース電極重合長さPが5
μmと比較的長いので、低電圧領域(例えば10V程
度)におけるリーク電流が1×10−6A台であり、図
4において点線で示す従来型のTFT−並列型素子の場
合よりも小さく、従って従来型のTFT−並列型素子の
場合と比較して、低消費電力化を図ることができる。
On the other hand, in the case of this embodiment shown in FIGS. 3A and 3B, the source electrode polymerization length P is 5
Since it is relatively long at μm, the leakage current in the low voltage region (for example, about 10 V) is in the order of 1 × 10 −6 A, which is smaller than that of the conventional TFT-parallel device shown by the dotted line in FIG. Power consumption can be reduced as compared to the case of a TFT-parallel type device.

【0040】なお、図5において実線で示すこの実施形
態の場合には、高電圧領域(例えば40V程度)におけ
るリーク電流が、図5において点線で示す従来型のTF
T−並列型素子の場合よりもやや小さいが、静電気対策
としては十分である。
In the case of this embodiment shown by the solid line in FIG. 5, the leakage current in the high voltage region (for example, about 40 V) is the conventional TF shown by the dotted line in FIG.
Although slightly smaller than the case of the T-parallel type element, it is sufficient as a countermeasure against static electricity.

【0041】ここで、図3(A)および(B)に示すこ
の実施形態の場合には、図10(A)および(B)に示
す従来型のTFT−並列型素子の場合と比較して、リー
ク電流を低減することができることについて考察する。
Here, in the case of this embodiment shown in FIGS. 3A and 3B, compared with the case of the conventional TFT-parallel type device shown in FIGS. 10A and 10B. , Consider that leakage current can be reduced.

【0042】チャネル保護膜37上に設けられたソース
電極Sによってチャネル形成用半導体薄膜38にはバッ
クゲート効果が発生する。例えば、ゲート電圧VG=ド
レイン電圧VD=10V、ソース電圧VS=0Vとする
と、ゲート電極Gが10Vでチャネル形成用半導体薄膜
38に発生させたチャネルをソース電極Sが0Vで打ち
消す方向に作用する。従って、ソース電極重合長さPを
ドレイン電極重合長さRよりも長くすると、ソース電極
Sとチャネル形成用半導体薄膜36との重合領域(面
積)がドレイン電極Dとチャネル形成用半導体薄膜36
との重合領域(面積)よりも大きくなり、バックゲート
効果が増大し、リーク電流が低減することになる。
A back gate effect is generated in the semiconductor thin film 38 for channel formation by the source electrode S provided on the channel protective film 37. For example, when the gate voltage VG = drain voltage VD = 10V and the source voltage VS = 0V, the source electrode S acts in the direction of canceling the channel generated in the channel forming semiconductor thin film 38 with the gate electrode G of 10V and 0V. Therefore, when the source electrode superposition length P is made longer than the drain electrode superposition length R, the superposition region (area) of the source electrode S and the channel forming semiconductor thin film 36 becomes the drain electrode D and the channel forming semiconductor thin film 36.
The area becomes larger than the overlapping area (area) with the back gate effect, the back gate effect is increased, and the leak current is reduced.

【0043】次に、図6はこの発明の第2実施形態にお
ける静電保護素子を構成する薄膜トランジスタの具体的
な構造の透過平面図を示し、図7はそのA−A線に沿う
断面図を示したものである。これらの図において、図3
(A)および(B)に示すものと同一名称のものには同
一の符号を付し、その説明を適宜省略する。
Next, FIG. 6 shows a transparent plan view of a specific structure of a thin film transistor which constitutes an electrostatic protection element according to a second embodiment of the present invention, and FIG. 7 shows a sectional view taken along the line AA. It is shown. In these figures, FIG.
Those having the same names as those shown in (A) and (B) are designated by the same reference numerals, and the description thereof will be appropriately omitted.

【0044】この実施形態の薄膜トランジスタ40は、
チャネルエッチ型であり、チャネル保護膜を有せず、チ
ャネル形成用半導体薄膜36の上面中央部には凹部41
が形成されている。また、この実施形態では、薄膜トラ
ンジスタ40等を含むゲート絶縁膜35の上面全体に窒
化シリコンからなるオーバーコート膜42が形成されて
いる。
The thin film transistor 40 of this embodiment is
It is a channel etch type, has no channel protective film, and has a recess 41 in the center of the upper surface of the channel forming semiconductor thin film 36.
Are formed. Further, in this embodiment, the overcoat film 42 made of silicon nitride is formed on the entire upper surface of the gate insulating film 35 including the thin film transistor 40 and the like.

【0045】そして、図示はされないが、この実施形態
の場合にも、上記第1実施形態と同様、ドレイン電極D
とゲート電極Gとは配線によって電気的に接続されてい
る。しかし、上記第1実施形態では、ソース電極重合長
さPをドレイン電極重合長さRよりも長くしているが、
この実施形態では、ソース電極重合長さPをドレイン電
極重合長さRと同じとしている。その代わりに、オーバ
ーコート膜42の上面には補助ソース電極43がオーバ
ーコート膜42に形成されたコンタクトホール44を介
してソース電極Sに接続されて設けられている。
Although not shown, the drain electrode D in this embodiment is also similar to the first embodiment.
And the gate electrode G are electrically connected by a wiring. However, in the first embodiment, the source electrode overlap length P is set longer than the drain electrode overlap length R.
In this embodiment, the source electrode overlap length P is the same as the drain electrode overlap length R. Instead, an auxiliary source electrode 43 is provided on the upper surface of the overcoat film 42 so as to be connected to the source electrode S via a contact hole 44 formed in the overcoat film 42.

【0046】この補助ソース電極43はソース電極Sと
平面的にほぼ同じ領域に形成されているが、そのドレイ
ン電極Dと対向する側の端部はソース電極Sの同一側の
端部よりもある程度例えば1〜2μm程度突出されてい
る。これにより、補助ソース電極43は、ソース電極S
と重合しない領域においてチャネル形成用半導体薄膜3
6と重合されている。
The auxiliary source electrode 43 is formed in substantially the same area as the source electrode S in plan view, but the end portion on the side facing the drain electrode D is to some extent more than the end portion on the same side of the source electrode S. For example, the protrusion is about 1 to 2 μm. As a result, the auxiliary source electrode 43 becomes the source electrode S.
Semiconductor thin film 3 for forming a channel in a region that does not overlap with
It has been polymerized with 6.

【0047】この場合、補助ソース電極43は、ソース
電極Sと接続されているので、実質的にはソース電極S
と同じである。そして、補助ソース電極43のうち、ソ
ース電極Sと重合しない領域においてチャネル形成用半
導体薄膜36と重合された重合領域により、上記第1実
施形態の場合と同様の効果を得ることができる。
In this case, since the auxiliary source electrode 43 is connected to the source electrode S, it is substantially the source electrode S.
Is the same as. Then, in the region of the auxiliary source electrode 43 that does not overlap with the source electrode S, the same region as that of the first embodiment can be obtained by the overlap region where the channel forming semiconductor thin film 36 overlaps.

【0048】ところで、図7に示すオーバーコート膜4
2の上面の所定の箇所には、図示していないが、図1に
示す画素電極22がITOによって形成されている。こ
の場合、画素電極22は、同じく図示していないが、オ
ーバーコート膜42に形成されたコンタクトホールを介
してソース電極Sに接続されている。従って、補助ソー
ス電極43を画素電極22と同一の材料(ITO)によ
って形成すると、製造工程数が増加しないようにするこ
とができる。
By the way, the overcoat film 4 shown in FIG.
Although not shown, the pixel electrode 22 shown in FIG. 1 is formed of ITO at a predetermined position on the upper surface of 2. In this case, although not shown, the pixel electrode 22 is connected to the source electrode S through a contact hole formed in the overcoat film 42. Therefore, if the auxiliary source electrode 43 is formed of the same material (ITO) as the pixel electrode 22, the number of manufacturing steps can be prevented from increasing.

【0049】なお、上記実施形態では、図1に示すよう
に、静電保護素子28、29を短絡リング27の外側に
設けた場合について説明したが、これに限らず、図示し
ていないが、静電保護素子28、29を短絡リング27
の内側に設けるようにしてもよい。
In the above embodiment, the case where the electrostatic protection elements 28 and 29 are provided outside the short-circuit ring 27 as shown in FIG. 1 has been described, but the present invention is not limited to this, and although not shown. The electrostatic protection elements 28 and 29 are connected to the short circuit ring 27.
It may be provided inside.

【0050】[0050]

【発明の効果】以上説明したように、この発明によれ
ば、静電保護素子を構成する薄膜トランジスタの実質的
なソース電極とチャネル形成用半導体薄膜との重合領域
をドレイン電極とチャネル形成用半導体薄膜との重合領
域よりも大きくしているので、左右対称である従来の場
合と比較して、静電保護素子のリーク電流が低減し、低
消費電力化を図ることができる。
As described above, according to the present invention, the substantial overlapping region of the source electrode and the channel forming semiconductor thin film of the thin film transistor which constitutes the electrostatic protection element is the drain electrode and the channel forming semiconductor thin film. Since the area is larger than the overlapping area with, the leakage current of the electrostatic protection element can be reduced and the power consumption can be reduced as compared with the conventional case which is symmetrical.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の第1実施形態としての薄膜トランジ
スタパネルの一部の等価回路的平面図。
FIG. 1 is an equivalent circuit plan view of a part of a thin film transistor panel according to a first embodiment of the present invention.

【図2】図1に示す静電保護素子の動作を説明するため
に示す等価回路的平面図。
FIG. 2 is an equivalent circuit plan view for explaining the operation of the electrostatic protection element shown in FIG.

【図3】(A)は図1に示す静電保護素子を構成する薄
膜トランジスタの具体的な構造の平面図、(B)はその
B−B線に沿う断面図。
3A is a plan view of a specific structure of a thin film transistor that constitutes the electrostatic protection element shown in FIG. 1, and FIG. 3B is a sectional view taken along line BB thereof.

【図4】図3に示す薄膜トランジスタのソース電極とチ
ャネル形成用半導体薄膜との図。
4 is a diagram of a source electrode and a channel forming semiconductor thin film of the thin film transistor shown in FIG.

【図5】図3に示す薄膜トランジスタのVG−ID特性
を示す図。
5 is a diagram showing VG-ID characteristics of the thin film transistor shown in FIG.

【図6】この発明の第2実施形態における静電保護素子
を構成する薄膜トランジスタの具体的な構造の透過平面
図。
FIG. 6 is a transparent plan view of a specific structure of a thin film transistor that constitutes an electrostatic protection element according to a second embodiment of the present invention.

【図7】図6のA−A線に沿う断面図。7 is a sectional view taken along the line AA of FIG.

【図8】従来の薄膜トランジスタパネルの一例の一部の
等価回路的平面図。
FIG. 8 is a partial equivalent circuit plan view of an example of a conventional thin film transistor panel.

【図9】図8に示す静電保護素子の動作を説明するため
に示す等価回路的平面図。
9 is a plan view of an equivalent circuit shown for explaining the operation of the electrostatic protection element shown in FIG.

【図10】(A)は図9に示す静電保護素子を構成する
薄膜トランジスタの具体的な構造の平面図、(B)はそ
のB−B線に沿う断面図。
10A is a plan view of a specific structure of a thin film transistor that constitutes the electrostatic protection element shown in FIG. 9, and FIG. 10B is a sectional view taken along line BB thereof.

【符号の説明】[Explanation of symbols]

21 ガラス基板 22 画素電極 23 スイッチング素子 24 走査線 25 データ線 26 補助容量線 27 短絡リング 28、29 静電保護素子 36 チャネル形成用半導体薄膜 40 薄膜トランジスタ G ゲート電極 S ソース電極 D ドレイン電極 21 glass substrate 22 Pixel electrode 23 Switching element 24 scan lines 25 data lines 26 Auxiliary capacitance line 27 short-circuit ring 28, 29 Electrostatic protection element 36 channel forming semiconductor thin film 40 thin film transistor G gate electrode S source electrode D drain electrode

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H092 JB42 JB69 JB79 NA26 5F110 AA06 AA09 AA22 BB01 CC07 DD02 EE30 GG02 GG15 GG22 GG28 GG29 GG35 GG60 HK09 HK16 HL07 HM02 HM12 NN02 NN12 NN24 NN73    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 2H092 JB42 JB69 JB79 NA26                 5F110 AA06 AA09 AA22 BB01 CC07                       DD02 EE30 GG02 GG15 GG22                       GG28 GG29 GG35 GG60 HK09                       HK16 HL07 HM02 HM12 NN02                       NN12 NN24 NN73

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 マトリクス状に配置された複数の画素電
極にそれぞれ接続された薄膜トランジスタからなるスイ
ッチング素子の静電破壊を薄膜トランジスタからなる静
電保護素子で防止するようにした薄膜トランジスタパネ
ルにおいて、前記静電保護素子を構成する薄膜トランジ
スタのソース電極とチャネル形成用半導体薄膜との重合
領域がドレイン電極と前記チャネル形成用半導体薄膜と
の重合領域よりも大きくなっていることを特徴とする薄
膜トランジスタパネル。
1. A thin film transistor panel in which an electrostatic protection element formed of a thin film transistor prevents electrostatic breakdown of a switching element formed of a thin film transistor connected to each of a plurality of pixel electrodes arranged in a matrix. A thin film transistor panel, wherein a region where a source electrode of a thin film transistor which constitutes a protection element and a semiconductor thin film for channel formation overlap is larger than a region where a drain electrode overlaps with the semiconductor thin film for channel formation.
【請求項2】 請求項1に記載の発明において、前記静
電保護素子は、それぞれ、ドレイン電極がゲート電極に
接続された2つの薄膜トランジスタが並列に接続された
構成を有することを特徴とする薄膜トランジスタパネ
ル。
2. The thin film transistor according to claim 1, wherein the electrostatic protection element has a configuration in which two thin film transistors each having a drain electrode connected to a gate electrode are connected in parallel. panel.
【請求項3】 請求項1に記載の発明において、前記チ
ャネル形成用半導体薄膜上には、チャネル保護膜が形成
されており、前記ソース電極と前記ドレイン電極は、そ
れぞれ、前記チャネル保護膜を介して前記チャネル形成
用半導体薄膜に重合していることを特徴とする薄膜トラ
ンジスタパネル。
3. The invention according to claim 1, wherein a channel protective film is formed on the semiconductor thin film for channel formation, and the source electrode and the drain electrode are respectively provided with the channel protective film interposed therebetween. A thin film transistor panel characterized by being superposed on the channel forming semiconductor thin film.
【請求項4】 請求項3に記載の発明において、前記ソ
ース電極と前記チャネル保護膜の間、および前記ドレイ
ン電極と前記チャネル保護膜の間には、オーミックコン
タクト層が介在されており、前記ソース電極と前記ドレ
イン電極は、それぞれ、前記オーミックコンタクト層お
よび前記チャネル保護膜を介して前記チャネル形成用半
導体薄膜に重合していることを特徴とする薄膜トランジ
スタパネル。
4. The invention according to claim 3, wherein an ohmic contact layer is interposed between the source electrode and the channel protective film and between the drain electrode and the channel protective film, The thin film transistor panel, wherein the electrode and the drain electrode are polymerized on the channel forming semiconductor thin film through the ohmic contact layer and the channel protective film, respectively.
【請求項5】 マトリクス状に配置された複数の画素電
極にそれぞれ接続された薄膜トランジスタからなるスイ
ッチング素子の静電破壊を薄膜トランジスタからなる静
電保護素子で防止するようにした薄膜トランジスタパネ
ルにおいて、前記静電保護素子を構成する薄膜トランジ
スタのソース電極に補助ソース電極が接続され、該補助
ソース電極が前記ソース電極と重合しない領域において
チャネル形成用半導体薄膜と重合されていることを特徴
とする薄膜トランジスタパネル。
5. A thin film transistor panel in which an electrostatic protection element formed of a thin film transistor prevents electrostatic breakdown of a switching element formed of a thin film transistor connected to each of a plurality of pixel electrodes arranged in a matrix. A thin film transistor panel, wherein an auxiliary source electrode is connected to a source electrode of a thin film transistor which constitutes a protection element, and the auxiliary source electrode is polymerized with a channel forming semiconductor thin film in a region which does not overlap with the source electrode.
【請求項6】 請求項5に記載の発明において、前記静
電保護素子は、それぞれ、ドレイン電極がゲート電極に
接続された2つの薄膜トランジスタが並列に接続された
構成を有することを特徴とする薄膜トランジスタパネ
ル。
6. The thin film transistor according to claim 5, wherein the electrostatic protection element has a configuration in which two thin film transistors each having a drain electrode connected to a gate electrode are connected in parallel. panel.
【請求項7】 請求項6に記載の発明において、前記補
助ソース電極は、前記静電保護素子および前記スイッチ
ング素子を覆うように設けられたオーバーコート膜上に
設けられていることを特徴とする薄膜トランジスタパネ
ル。
7. The invention according to claim 6, wherein the auxiliary source electrode is provided on an overcoat film provided so as to cover the electrostatic protection element and the switching element. Thin film transistor panel.
【請求項8】 請求項7に記載の発明において、前記補
助ソース電極は、前記オーバーコート膜上に設けられた
前記画素電極と同一の材料によって形成されていること
を特徴とする薄膜トランジスタパネル。
8. The thin film transistor panel according to claim 7, wherein the auxiliary source electrode is formed of the same material as the pixel electrode provided on the overcoat film.
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