JP2519541B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2519541B2
JP2519541B2 JP1232182A JP23218289A JP2519541B2 JP 2519541 B2 JP2519541 B2 JP 2519541B2 JP 1232182 A JP1232182 A JP 1232182A JP 23218289 A JP23218289 A JP 23218289A JP 2519541 B2 JP2519541 B2 JP 2519541B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁体基板上の半導体層に形成されたMOS(M
etal Oxide Semiconductor)型電界効果トランジスタ
(以下、「SOI−MOSFET」と略称する)に関し、特に、
ソース・ドレイン間の耐圧の改善に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a MOS (M) formed on a semiconductor layer on an insulator substrate.
et al Oxide Semiconductor) field effect transistor (hereinafter abbreviated as “SOI-MOSFET”),
The present invention relates to improvement of breakdown voltage between source and drain.

〔従来の技術〕[Conventional technology]

第8図は従来のSOI−MOSFETを示す断面図である。シ
リコン基板(1)上に絶縁体層(2)が形成されてお
り、絶縁体層(2)上にシリコン層(3)が形成されて
いる。シリコン層(3)内において、低いp型不純物濃
度(たとえば、1016〜1017atoms/cm3)を有するチヤン
ネル領域(6)が形成されており、高いn型不純物濃度
(たとえば1019〜1021atoms/cm3)を有するソース領域
(7)とドレイン領域(8)がそれぞれチヤンネル領域
(6)の一方側と他方側に接して形成されている。
FIG. 8 is a sectional view showing a conventional SOI-MOSFET. An insulator layer (2) is formed on a silicon substrate (1), and a silicon layer (3) is formed on the insulator layer (2). In the silicon layer (3), a channel region (6) having a low p-type impurity concentration (for example, 10 16 to 10 17 atoms / cm 3 ) is formed, and a high n-type impurity concentration (for example, 10 19 to 10 19). A source region (7) having 21 atoms / cm 3 ) and a drain region (8) are formed in contact with one side and the other side of the channel region (6), respectively.

チヤンネル領域(6)上にはゲート誘電体薄膜(以
下、ゲート絶縁膜と称す)(4)が形成されており、ゲ
ート絶縁膜(4)上にゲート電極(5)が形成されてい
る。シリコン層(3)とゲート電極(5)とは層間絶縁
膜(9)によつて覆われている。層間絶縁膜(9)には
コンタクトホール(10a),(10b)が開けられ、それぞ
れのコンタクトホール(10a),(10b)に対応する導電
体、この場合、ソース電極(11),ドレイン電極(12)
が形成されている。
A gate dielectric thin film (hereinafter referred to as a gate insulating film) (4) is formed on the channel region (6), and a gate electrode (5) is formed on the gate insulating film (4). The silicon layer (3) and the gate electrode (5) are covered with an interlayer insulating film (9). Contact holes (10a) and (10b) are formed in the interlayer insulating film (9), and conductors corresponding to the contact holes (10a) and (10b), in this case, the source electrode (11) and the drain electrode ( 12)
Are formed.

以上のように構成されたSOI−MOSFETにおいて、ゲー
ト電極(5)に正の電圧を印加するとき、p型のチヤン
ネル領域(6)の上層部にn導電型のキヤリア(電子)
が誘引され、その上層部はソース領域(7)およびドレ
イン領域(8)と同じn導電型に反転させられる。した
がつて、ソース領域(7)とドレイン領域(8)との間
で電流が流れることが可能となる。また、チヤンネル領
域(6)の上層部に誘引されるn型キヤリアの濃度はゲ
ート電圧によつて変化するので、チヤンネル領域(6)
を流れる電流量をゲート電圧によつて制御することがで
きる。これがMOSFETの動作原理である。
In the SOI-MOSFET configured as described above, when a positive voltage is applied to the gate electrode (5), an n-conductivity type carrier (electron) is formed in the upper layer portion of the p-type channel region (6).
Are induced and their upper layers are inverted to the same n conductivity type as the source region (7) and the drain region (8). Therefore, a current can flow between the source region (7) and the drain region (8). In addition, since the concentration of n-type carriers attracted to the upper layer portion of the channel region (6) changes depending on the gate voltage, the channel region (6)
The amount of current flowing through can be controlled by the gate voltage. This is the operating principle of the MOSFET.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

従来のSOI−MOSFETは以上のように構成されており、
シリコン層(3)が比較的厚い(たとえば、約500Å厚
さ)場合、ゲート電圧を印加してSOI−MOSFETを動作状
態にするとき、ドレイン領域(8)からチヤンネル領域
(6)内に延びた空乏層がソース領域(7)にまで届く
ことがある。空乏層がソース領域(7)にまで届けば、
ソース領域(7)とチヤンネル領域(6)との間の電気
的障壁が低下し、またゲート電極(5)で制御できない
比較的深い領域のポテンシヤルが上昇し、それによつて
チヤンネル電流が急激に増加する現象、いわゆるパンチ
スルー現象が生じる。このパンチスルー現象は、ソース
・ドレイン間の耐圧を低下させることになる。
The conventional SOI-MOSFET is configured as above,
If the silicon layer (3) is relatively thick (eg, about 500Å thick), it extends from the drain region (8) into the channel region (6) when the SOI-MOSFET is activated by applying a gate voltage. The depletion layer may reach the source region (7). If the depletion layer reaches the source region (7),
The electrical barrier between the source region (7) and the channel region (6) is lowered, and the potential of the relatively deep region that cannot be controlled by the gate electrode (5) is raised, which causes the channel current to increase rapidly. A phenomenon called "punch-through phenomenon" occurs. This punch-through phenomenon lowers the breakdown voltage between the source and drain.

また、ソース・ドレイン間に印加される電圧が高いと
き、チヤンネル領域(6)内でキヤリアが高速に加速さ
れる。チヤンネル領域(6)内で加速されたキヤリアは
ドレイン領域(8)の近傍で衝突電離によつて電子と正
孔のベアを発生させる。この発生した電子はn+型のドレ
イン領域(8)に流れ込む。しかし、正孔はチヤンネル
領域(6)内に蓄積されて電位を上昇させるので、チヤ
ンネル電流を増加させ、ドレイン電圧とドレイン電流と
の関係を表わす電気特性上に好ましくないキンク効果を
生じさせる。このキンク効果は、たとえばIEEE Electr
on Device Letter.Vol.9,No.2,pp.97−99,1988において
述べられている。
Further, when the voltage applied between the source and the drain is high, the carrier is accelerated in the channel region (6) at high speed. The carriers accelerated in the channel region (6) generate bears of electrons and holes by impact ionization in the vicinity of the drain region (8). The generated electrons flow into the n + type drain region (8). However, the holes are accumulated in the channel region (6) to raise the potential, so that the channel current is increased and an undesired kink effect is caused in the electrical characteristics representing the relationship between the drain voltage and the drain current. This kink effect is, for example, IEEE Electr
on Device Letter. Vol. 9, No. 2, pp. 97-99, 1988.

一方、非常に薄い(たとえば、500Å〜1500Åの厚
さ)シリコン層(3)を有する薄膜SOI−MOSFETは、厚
いシリコン層(3)を有する通常のSOI−MOSFETに比べ
て優れた特性を有している。たとえば、その薄いチヤン
ネル領域(6)はゲート電極(5)に電圧を印加するこ
とによつて全体が空乏層化され、また電位もゲート電極
(5)により制御されるため、前述のバンチスルー現象
やキンク効果が消失する。また、ゲート長さが短いとき
に、ゲートしきい値電圧が異常に低くなるシヨートチヤ
ンネル効果も低減される。
On the other hand, a thin film SOI-MOSFET having a very thin (eg, 500 Å to 1500 Å thickness) silicon layer (3) has superior characteristics to a normal SOI-MOSFET having a thick silicon layer (3). ing. For example, the thin channel region (6) is entirely depleted by applying a voltage to the gate electrode (5), and the potential is also controlled by the gate electrode (5). And the kink effect disappears. Further, the short channel effect, which causes the gate threshold voltage to be abnormally low when the gate length is short, is also reduced.

しかし、チヤンネル領域(6)全体が完全に空乏層化
されるとき、チヤンネル領域(6)内のポテンシヤル
が、通常のMOSFETにおける場合より高くなる。したがつ
て、ソース領域(7)とチヤンネル領域(6)との間の
電気的障壁が低くなる上、前述の衝突電離によつて生じ
た正孔がチヤンネル領域(6)内に一時的に蓄積されれ
ば、チヤンネル領域(6)内のポテンシヤルがさらに上
昇し、ソース領域(7)からチヤンネル領域(6)内に
電子が急激に注入される。すなわち、薄膜SOI−MOSFET
においても、ソース・ドレイン間の耐圧が低くなりやす
いという問題点がある。
However, when the entire channel region (6) is fully depleted, the potential in the channel region (6) will be higher than in a normal MOSFET. Therefore, the electrical barrier between the source region (7) and the channel region (6) is lowered, and holes generated by the impact ionization described above are temporarily accumulated in the channel region (6). Then, the potential in the channel region (6) further rises, and electrons are rapidly injected from the source region (7) into the channel region (6). That is, thin film SOI-MOSFET
Also, there is a problem that the breakdown voltage between the source and the drain tends to be low.

以上のような問題点に鑑み、本発明の目的は、ソース
・ドレイン間の耐圧が改善されたSOI−MOSFETを提供す
ることである。
In view of the problems as described above, an object of the present invention is to provide an SOI-MOSFET having an improved withstand voltage between the source and drain.

〔課題を解決するための手段〕[Means for solving the problem]

上記課題を解決する本発明の半導体装置は、絶縁基体
と、この絶縁基体上に形成された半導体層と、この半導
体層上にゲート誘電体薄膜を介して形成された、両側端
を有するゲート電極と、このゲート電極を両側端側から
挟む位置の、半導体層表面から所定の深さにかけて形成
された下層ソース領域および下層ドレイン領域と、半導
体層表面の、少なくとも下層ソース領域および下層ドレ
イン領域との間の挟まれた領域に形成されたチャンネル
領域と、下層ソース領域および下層ドレイン領域の半導
体層表面上に、ゲート電極とは絶縁膜を介して形成さ
れ、不純物がドープされたエピタキシャル層からなる上
層ソース領域および上層ドレイン領域とを備えている。
According to another aspect of the present invention, there is provided a semiconductor device including an insulating base, a semiconductor layer formed on the insulating base, and a gate electrode having both ends formed on the semiconductor base via a gate dielectric thin film. A lower layer source region and a lower layer drain region formed to a predetermined depth from the semiconductor layer surface at a position sandwiching the gate electrode from both end sides, and at least a lower layer source region and a lower layer drain region of the semiconductor layer surface. On the surface of the semiconductor layer of the lower source region and the lower drain region and the channel region formed in the sandwiched region, the gate electrode is formed via the insulating film, the upper layer made of the impurity-doped epitaxial layer A source region and an upper drain region.

また、請求項2に記載の本発明の半導体装置は、上記
請求項1に記載の構成に加えて、ソース電極をさらに備
え、チャンネル領域は、半導体層中のゲート電極の下方
の領域と下層ソース領域および下層ドレイン領域の下方
の領域とにかけて形成されており、ソース電極は、上層
ソース領域、下層ソース領域およびその下方のチャンネ
ル領域にかけて開孔されたコンタクト孔内に形成される
ことにより、上層ソース領域、下層ソース領域およびチ
ャンネル領域に接続されている。
A semiconductor device according to a second aspect of the present invention further comprises a source electrode in addition to the structure of the first aspect, and the channel region has a region below the gate electrode in the semiconductor layer and a lower layer source. The source electrode and the region below the lower drain region, and the source electrode is formed in the contact hole opened to the upper source region, the lower source region, and the channel region thereunder, so that the upper source is formed. Connected to the region, the underlying source region and the channel region.

[作用] 請求項1に記載の本発明の構成によれば、半導体層上
に上層ソース領域および上層ドレイン領域を有すること
により、半導体層中の下層ソース領域および下層ドレイ
ン領域の厚さを比較的薄く形成したとしても、上層、下
層を合わせたソース/ドレイン領域の厚さを、MOSトラ
ンジスタの特性上要求される十分に低い電気抵抗が得ら
れる程度に確保することができる。また、たとえばゲー
ト電極の両側端に側壁絶縁膜を異方性エッチングによっ
て形成する場合に、半導体層がオーバーエッチングされ
て、下層ソース領域および下層ドレイン領域が薄くなっ
てしまったとしても、上層ソース領域および上層ドレイ
ン領域の存在によって、やはり上層、下層を合わせたソ
ース/ドレイン領域の厚さを、MOSトランジスタの特性
上要求される十分に低い電気抵抗が得られる程度に確保
することができる。
[Operation] According to the configuration of the present invention described in claim 1, since the upper layer source region and the upper layer drain region are provided on the semiconductor layer, the thicknesses of the lower layer source region and the lower layer drain region in the semiconductor layer are relatively small. Even if it is formed thinly, the thickness of the source / drain region including the upper layer and the lower layer can be secured to such an extent that a sufficiently low electric resistance required for the characteristics of the MOS transistor can be obtained. Also, for example, when the sidewall insulating films are formed on both ends of the gate electrode by anisotropic etching, even if the semiconductor layer is over-etched and the lower source region and the lower drain region are thinned, the upper source region is thinned. Also, the presence of the upper drain region makes it possible to secure the thickness of the source / drain region including the upper layer and the lower layer to such an extent that a sufficiently low electric resistance required for the characteristics of the MOS transistor can be obtained.

請求項2に記載の本発明の半導体装置によれば、上層
ソース領域、下層ソース領域およびチャンネル領域に接
続されたソース電極をさらに備えることにより、ソース
電極がチャンネル領域とも接続されていて基板電極をも
兼ねることになるため、半導体層において衝突電離によ
って発生した余剰キャリアが、このソース電極により容
易に引き抜かれる。
According to the semiconductor device of the present invention as set forth in claim 2, further comprising a source electrode connected to the upper layer source region, the lower layer source region and the channel region, so that the source electrode is also connected to the channel region and the substrate electrode is formed. Since it also serves as a surplus, excess carriers generated by impact ionization in the semiconductor layer are easily extracted by the source electrode.

また、半導体層上に上層ソース領域および上層ドレイ
ン領域を有する結果として、半導体層中の下層ソース領
域および下層ドレイン領域の厚さを比較的薄く形成する
ことができる結果、半導体層の厚さが一定の場合に、下
層ソース領域および下層ドレイン領域の下方のチャンネ
ル領域の厚さを比較的大きくすることができるため、チ
ャンネル領域の横断面積が大きくなり、その結果チャン
ネル領域のキャリアの流れに対する抵抗を低減すること
ができる。
Further, as a result of having the upper layer source region and the upper layer drain region on the semiconductor layer, the thickness of the lower layer source region and the lower layer drain region in the semiconductor layer can be made relatively thin, and as a result, the thickness of the semiconductor layer is constant. In this case, since the thickness of the channel region below the lower source region and the lower drain region can be made relatively large, the cross-sectional area of the channel region becomes large, and as a result, the resistance to carrier flow in the channel region is reduced. can do.

〔発明の実施例〕Example of Invention

以下、本発明に関連する半導体装置の構造および製造
方法と、本発明の実施例について、図面に基づいて説明
する。なお、従来の技術の説明と重複する部分は、適宜
その説明を省略する。第1図は本発明に関連するSOI−M
OSFETの一つの構造を示す断面図である。図において、
(1),(2),(4),(5)および(9)は従来の
ものと同じものである。(20)は絶縁体層(2)上の第
1のシリコン層であり、この第1のシリコン層(20)の
上部側におけるゲート電極(5)の両側に形成された高
いn型不純物濃度を有する第1のソース領域(23),第
1のドレイン領域(24)と、これら第1のソース領域
(23),第1のドレイン領域(24)の下部における外方
側にそれぞれ形成された高いp型不純物濃度を有する第
2のチヤンネル領域(22)(22)と、これら第1のソー
ス領域(23),第1のドレイン領域(24)および第2の
チヤンネル領域(22)(22)の内央部に形成された、低
いp型不純物濃度を有する第1のチヤンネル領域(21)
とからなつている。(25)は層間絶縁膜(9)のソース
領域(23)側の一部を露出させるように絶縁体(2)の
主面部の一部にわたり開孔された第1のコンタクト孔、
(26)は層間絶縁膜(9)の、第1のドレイン領域(2
4)の主面部の一部を露出させるように開孔された第2
のコンタクト孔である。(27)は第1のコンタクト孔を
介して第1のソース領域(23),第2のチヤンネル領域
(22)と接続され、かつ絶縁体層(2)とも接続される
一方の導電体となるソース電極であり、この場合、第1
のソース電極(27)と基板電極との性能を併せ持つもの
である。(28)は第2のコンタクト孔(26)を介して第
1のドレイン領域(24)と接続される他方の導電体とな
るドレイン電極である。
Hereinafter, a structure and a manufacturing method of a semiconductor device related to the present invention and an embodiment of the present invention will be described with reference to the drawings. In addition, the description overlapping with the description of the conventional technique will be appropriately omitted. FIG. 1 shows SOI-M related to the present invention.
It is sectional drawing which shows one structure of OSFET. In the figure,
(1), (2), (4), (5) and (9) are the same as the conventional ones. Reference numeral (20) denotes a first silicon layer on the insulator layer (2), which has a high n-type impurity concentration formed on both sides of the gate electrode (5) on the upper side of the first silicon layer (20). The first source region (23) and the first drain region (24) are provided, and the first source region (23) and the first drain region (24) are formed on the outer sides of the lower portions thereof, respectively. a second channel region (22) (22) having a p-type impurity concentration, and a first source region (23), a first drain region (24) and a second channel region (22) (22). A first channel region (21) formed in the inner central portion and having a low p-type impurity concentration
It is made up of (25) is a first contact hole opened over a part of the main surface of the insulator (2) so as to expose a part of the interlayer insulating film (9) on the source region (23) side,
(26) is the first drain region (2
4) A second hole opened to expose a part of the main surface
Contact hole. (27) is one conductor which is connected to the first source region (23) and the second channel region (22) through the first contact hole and is also connected to the insulator layer (2). The source electrode, in this case the first
It has the performance of both the source electrode (27) and the substrate electrode. Reference numeral (28) is a drain electrode which is the other conductor and is connected to the first drain region (24) through the second contact hole (26).

このように構成されるSOI−MOSFETは次のようにして
形成される。これを第2図に基いて説明する。
The SOI-MOSFET having such a structure is formed as follows. This will be described with reference to FIG.

まず、シリコン基板(1)の主面上に絶縁体層(2)
を所定厚さに形成した後、この上に第1のシリコン層と
なる層(32)を形成する。この後、第1のシリコン層と
なる層(32)にp型不純物、この場合、ボロンをイオン
注入(31)する。これにより、第1のチヤンネル領域と
なるべき領域が形成される。この領域は、例えば、106
〜1017atoms/cm3の不純物濃度に形成される(第2図
(a))。
First, the insulator layer (2) is formed on the main surface of the silicon substrate (1).
Is formed to a predetermined thickness, and then a layer (32) which will be the first silicon layer is formed thereon. After that, p-type impurities, in this case, boron are ion-implanted (31) into the layer (32) to be the first silicon layer. As a result, a region to be the first channel region is formed. This area is, for example, 10 6
It is formed at an impurity concentration of ˜10 17 atoms / cm 3 (FIG. 2 (a)).

次に、第1のシリコン層となる層(32)上にシリコン
酸化膜(33)を全面に形成した後、この上にレジスト
(34)を形成する。フオトリソグラフイ技術により、レ
ジスト(34)をパターン化し、続いて、これをマスクに
シリコン酸化膜(33)にエツチングを施し、選択的に除
去する。この後、第1のシリコン層となる層(32)にp
型不純物、この場合、ボロンをイオン注入(35)してp
型不純物領域(36)を形成する(第2図(b))。
Next, a silicon oxide film (33) is formed on the entire surface of the layer (32) which will be the first silicon layer, and then a resist (34) is formed thereon. The resist (34) is patterned by the photolithography technique, and then the silicon oxide film (33) is etched by using this as a mask to selectively remove it. After this, p is added to the layer (32) to be the first silicon layer.
Type impurities, in this case boron ion implantation (35) and p
A type impurity region (36) is formed (FIG. 2 (b)).

次に、レジスト(34)をアツシング法等により除去し
た後、シリコン基板(1)を所定温度で熱処理する。こ
れにより、p型不純物領域(36)の不純物が活性化さ
れ、その境界面がシリコン酸化膜(33)の端面より内側
に入り込み拡散層となる。この拡散層は、第2のチヤン
ネル領域(22)となるものであり、不純物濃度が、例え
ば、1019〜1020atoms/cm3に形成される(第2図
(c))。
Next, after removing the resist (34) by an assembling method or the like, the silicon substrate (1) is heat-treated at a predetermined temperature. As a result, the impurities in the p-type impurity region (36) are activated, and the boundary surface enters inside the end surface of the silicon oxide film (33) to form a diffusion layer. This diffusion layer serves as the second channel region (22), and is formed with an impurity concentration of, for example, 10 19 to 10 20 atoms / cm 3 (FIG. 2 (c)).

次に、シリコン酸化膜(33)をマスクに、異方性の特
性を有する反応性イオンエツチング(以下、RIEと称
す)により第1のシリコン層となる層(32)を選択的に
除去する(第2図(d))。
Next, using the silicon oxide film (33) as a mask, the layer (32) to be the first silicon layer is selectively removed by reactive ion etching (hereinafter referred to as RIE) having anisotropic characteristics ( FIG. 2 (d)).

次に、マスクとなつたシリコン酸化膜(33)をエツチ
ング除去した後、第1のシリコン層となる層(32)を覆
うように全面にシリコン酸化膜を形成し、さらにその上
の全面に、例えば多結晶シリコン膜を形成する。この
後、フオトリソグラフイ技術により多結晶シリコン膜を
パターン化し、次いで、これをマスクに下地のシリコン
酸化膜をRIE等により選択的にエツチング除去する。こ
れにより第1のシリコン層となる層(32)上の内央部に
ゲート絶縁膜(4)と、その上にゲート電極(5)が形
成される(第2図(e))。
Next, after the silicon oxide film (33) serving as a mask is removed by etching, a silicon oxide film is formed on the entire surface so as to cover the layer (32) to be the first silicon layer, and further on the entire surface, For example, a polycrystalline silicon film is formed. After that, the polycrystalline silicon film is patterned by the photolithography technique, and then the underlying silicon oxide film is selectively etched away by RIE or the like using this as a mask. As a result, the gate insulating film (4) and the gate electrode (5) are formed on the inner center of the layer (32) to be the first silicon layer (FIG. 2 (e)).

次に、シリコン基板(1)の上方より、n型不純物こ
の場合、ヒ素をイオン注入(37)した後、これを活性化
してn型拡散層を形成する。この拡散層は、第1のソー
ス領域(23),第1のドレイン領域(24)となるもので
あり、不純物濃度が例えば、1019〜1021atoms/cm3に形
成される。ここで、第1のソース領域(23),第1のド
レイン領域(24)が形成されることにより、第1のチヤ
ンネル領域(21)および第2のチヤンネル領域(22)
(22)の各領域が規定され、第1のシリコン層(20)が
形成されることになる(第2図(f))。
Next, an n-type impurity, in this case, arsenic (in this case) is ion-implanted (37) from above the silicon substrate (1) and then activated to form an n-type diffusion layer. This diffusion layer serves as the first source region (23) and the first drain region (24), and has an impurity concentration of, for example, 10 19 to 10 21 atoms / cm 3 . Here, by forming the first source region (23) and the first drain region (24), the first channel region (21) and the second channel region (22) are formed.
Each area of (22) is defined, and the first silicon layer (20) is formed (FIG. 2 (f)).

次に、ゲート電極(5),第1のシリコン層(20)を
覆うように、シリコン基板(1)上の全面に層間絶縁膜
(9)を所定膜厚に形成する。続いて、これをフオトリ
ソグラフイ技術によりパターン化し、第1のコンタクト
孔(25),第2のコンタクト孔(26)を形成する。ここ
で、第1のコンタクト孔(25)は、第1のソース領域
(23)の外端面,第2のチャンネル領域(22)の側面が
露出するように絶縁体層(2)の主面の一部にわたり開
孔され、また、第2のコンタクト孔(26)は第1のドレ
イン領域(24)の主面の一部が露出するように開孔され
る(第2図(g))。
Next, an interlayer insulating film (9) having a predetermined thickness is formed on the entire surface of the silicon substrate (1) so as to cover the gate electrode (5) and the first silicon layer (20). Subsequently, this is patterned by a photolithography technique to form a first contact hole (25) and a second contact hole (26). Here, the first contact hole (25) is formed on the main surface of the insulator layer (2) so that the outer end surface of the first source region (23) and the side surface of the second channel region (22) are exposed. The second contact hole (26) is opened so as to partially expose the main surface of the first drain region (24) (FIG. 2 (g)).

次に、第1のコンタクト孔(25),第2のコンタクト
孔(26)を埋めるように層間絶縁膜(9)上の全面に導
電体層となる膜、この場合、多結晶シリコン膜を所定膜
厚に形成する。続いて、これをフオトリソグラフイ技術
によりパターン化する。これにより第1のコンタクト孔
(25)を介して第1のソース領域(23),第2のチヤン
ネル領域(22),絶縁体層(2)と接合されたソース電
極(27)が形成され、また、ドレイン電極(24)と接合
されたドレイン電極(28)が形成される。図示左側の第
2チヤンネル領域(22)は、ソース電極(27)と第1の
チヤンネル領域(21)とのオーミツク的な電気接合を得
るために設けている(第2図(h))。
Next, a film to be a conductor layer, in this case, a polycrystalline silicon film is formed on the entire surface of the interlayer insulating film (9) so as to fill the first contact hole (25) and the second contact hole (26). It is formed to a film thickness. Subsequently, this is patterned by photolithography technology. As a result, the source electrode (27) joined to the first source region (23), the second channel region (22) and the insulator layer (2) is formed through the first contact hole (25), Further, the drain electrode (28) joined to the drain electrode (24) is formed. The second channel region (22) on the left side of the drawing is provided to obtain an ohmic electrical connection between the source electrode (27) and the first channel region (21) (Fig. 2 (h)).

このようにして、SOI−MOSFETが完成される。このSOI
−MOSFETの動作は、基本的には従来の技術に示すものと
同じであるので、その説明は省略する。この構造におけ
る動作では、第1のチヤンネル領域(21)において衝突
電離により発生した正孔は、速に第2のチヤンネル領域
(22)からソース電極(27)に引き抜かれ、第1のシリ
コン層(20)が厚い場合に生じやすいキンク効果や、薄
い場合に生じやすいソース・ドレイン間耐圧の低下とい
つたことが防止されることになる。
In this way, the SOI-MOSFET is completed. This SOI
-The operation of the MOSFET is basically the same as that shown in the prior art, and therefore its description is omitted. In the operation of this structure, holes generated by impact ionization in the first channel region (21) are quickly extracted from the second channel region (22) to the source electrode (27), and the first silicon layer ( When the thickness of 20) is thick, the kink effect is likely to occur, and when it is thin, the breakdown voltage between the source and drain, which is likely to occur, is prevented.

第3図は、本発明に関連するSOI−MOSFETの他の構造
を示す断面図である。このものは、第1図に示すものの
第2のチヤンネル領域(22)(22)に相当する第4のチ
ヤンネル領域(42)(42)が、それぞれ第1のソース領
域(23),第1のドレイン領域(24)の内央側の境界部
にまで延びており、それらの間に第3のチヤンネル領域
(41)を有する構造になつている。このものの第2のシ
リコン層(40)が薄く、例えば、1000Å程度の場合、第
1図のものでは第1のソース領域(23),第1のドレイ
ン領域(24)が第1のシリコン層(20)の下端部まで達
してしまうおそれがあるが、高不純物濃度の第3のチヤ
ンネル領域(42)(42)を、第2のソース領域(43),
第2のドレイン領域(44)の下部側のほぼ全面に形成さ
せることにより、それと逆導電型のチヤンネル領域を第
2のシリコン層(40)の端部にまで延設させることがで
きる。
FIG. 3 is a sectional view showing another structure of the SOI-MOSFET related to the present invention. In this structure, the fourth channel regions (42) (42) corresponding to the second channel regions (22) (22) shown in FIG. 1 have the first source region (23) and the first channel region (23) respectively. The structure extends to the boundary on the inner center side of the drain region (24), and has the third channel region (41) between them. If the second silicon layer (40) of this is thin, for example, about 1000 Å, in the case of FIG. 1, the first source region (23) and the first drain region (24) are the first silicon layer (40). Although it may reach the lower end of 20), the third channel region (42) (42) having a high impurity concentration is connected to the second source region (43),
By forming the second drain region (44) on substantially the entire lower surface of the second drain region (44), a channel region having an opposite conductivity type to the second drain region (44) can be extended to the end of the second silicon layer (40).

第4図は、本発明の一実施例のSOI−MOSFETの構造を
示す断面図である。このものは、第3のシリコン層(5
0)上に、それぞれ第3のソース領域(53),第3のド
レイン領域(54)と接合される第4のソース領域(5
5),第4のドレイン領域(56)を有し、ゲート電極
(5)および第3のシリコン層(50)のドレイン側の側
壁部にサイドウオール(57)(57)を有する構造となつ
ている。
FIG. 4 is a sectional view showing the structure of an SOI-MOSFET according to an embodiment of the present invention. This is the third silicon layer (5
0) on the third source region (53) and the third drain region (54), respectively.
5), having a fourth drain region (56) and having sidewalls (57) (57) on the drain side sidewalls of the gate electrode (5) and the third silicon layer (50). There is.

このものは、第5図に示す工程のように形成される。 This is formed as in the step shown in FIG.

まず、シリコン基板(1)の主面上に絶縁体層(2)
を所定厚さに形成した後、この上に第3のシリコン層と
なる層(61)を形成する。この後、第3のシリコン層と
なる層(61)にp型不純物、この場合、ボロンをイオン
注入(図示省略)する。これにより第5のチヤンネル領
域(51)となるべき領域が形成される。この領域は、例
えば、1016〜1017atoms/cm3の不純物濃度に形成され
る。次いで、第3のシリコン層となる層(61)がフオト
リソグラフイ技術によりパターン化される。続いて、第
3のシリコン層となる層(61)上にシリコン酸化膜,多
結晶シリコン膜,シリコン窒化膜をそれぞれ所定膜厚に
形成し、さらにその上にレジストを形成する。フオトリ
ソグラフイ技術により、パターン化したレジスト(63)
を形成し、続いて、このレジスタパターン(63)をマス
クに、例えば、RIEにより下地のシリコン窒化膜,多結
晶シリコン膜,シリコン酸化膜を順次選択的にエツチン
グ除去する。これにより、上にパターン化されたシリコ
ン窒化膜(63)を有するゲート電極(5),ゲート絶縁
膜(4)が形成される(第5図(a))。
First, the insulator layer (2) is formed on the main surface of the silicon substrate (1).
Is formed to a predetermined thickness, and then a layer (61) to be a third silicon layer is formed thereon. After that, a p-type impurity, in this case, boron is ion-implanted (not shown) into the layer (61) to be the third silicon layer. As a result, a region to be the fifth channel region (51) is formed. This region is formed at an impurity concentration of 10 16 to 10 17 atoms / cm 3 , for example. The layer that will become the third silicon layer (61) is then patterned by photolithographic techniques. Then, a silicon oxide film, a polycrystalline silicon film, and a silicon nitride film are formed to a predetermined film thickness on the layer (61) to be the third silicon layer, and a resist is further formed thereon. Photoresist patterned by photolithography technology (63)
Then, using the register pattern (63) as a mask, the underlying silicon nitride film, polycrystalline silicon film, and silicon oxide film are sequentially and selectively removed by etching, for example, by RIE. As a result, the gate electrode (5) and the gate insulating film (4) having the patterned silicon nitride film (63) thereon are formed (FIG. 5A).

次に、シリコン基板(1)の上方よりp型不純物、こ
の場合、ボロン、n型不純物、この場合、ヒ素をそれぞ
れ所定条件にて順次イオン注入(図示省略)する。この
とき、n型不純物領域が浅く、p型不純物領域が深くな
るように形成させる。この後、マスクとなつたレジスト
(63)をアツシング法等により除去し、シリコン基板
(1)を所定温度で熱処理し、それぞれp型,n型の拡散
層を形成する。このn型拡散層が第3のソース領域(5
3),第3のドレイン領域(54)となるものであり、10
18〜1019atoms/cm3の不純物濃度に形成される。これら
の下部は高いp型不純物濃度、例えば、1019〜1020atom
s/cm3を有する第6のチヤンネル領域(52)が形成され
る。また、第3のソース領域(53),第3のドレイン領
域(54),第6のチヤンネル領域(52)(52)に挾まれ
た領域に第5のチヤンネル領域(51)が形成される。こ
こで、これらからなる第3のシリコン層(50)が形成さ
れる(第5図(b))。
Next, p-type impurities, in this case, boron, n-type impurities, in this case, arsenic are sequentially ion-implanted (not shown) from above the silicon substrate (1) under predetermined conditions. At this time, the n-type impurity region is formed shallow and the p-type impurity region is formed deep. After that, the resist (63) serving as a mask is removed by an ashing method or the like, and the silicon substrate (1) is heat-treated at a predetermined temperature to form p-type and n-type diffusion layers, respectively. This n-type diffusion layer is the third source region (5
3), which will become the third drain region (54),
It is formed at an impurity concentration of 18 to 10 19 atoms / cm 3 . These lower parts have a high p-type impurity concentration, for example, 10 19 to 10 20 atom
A sixth channel region (52) having s / cm 3 is formed. Further, a fifth channel region (51) is formed in a region sandwiched by the third source region (53), the third drain region (54) and the sixth channel regions (52) (52). Here, the third silicon layer (50) composed of these is formed (FIG. 5B).

次に、ゲート電極(5)部,第3のシリコン層(50)
の露出部を覆うようにCVD法等により、シリコン酸化膜
を所定膜厚に形成する。この後、異方性の特性を有する
RIEにより、シリコン酸化膜に全面エツチングを施す。
シリコン窒化膜(62),第3のシリコン酸化膜(50)の
各主面が露出するようにエツチング除去すると、シリコ
ン酸化膜の膜厚の差により、ゲート電極(5),ゲート
絶縁膜(4)の側壁部および第3のシリコン層(50)の
側壁部にサイドウオール(57)(57)が形成される(第
5図(c))。
Next, the gate electrode (5) part and the third silicon layer (50)
A silicon oxide film is formed to have a predetermined thickness by a CVD method or the like so as to cover the exposed portion of. After this, it has anisotropic properties
The entire surface of the silicon oxide film is etched by RIE.
When the silicon nitride film (62) and the third silicon oxide film (50) are removed by etching so as to expose the respective main surfaces, the gate electrode (5) and the gate insulating film (4 ) And side walls of the third silicon layer (50) are formed with side walls (57) and (57) (FIG. 5 (c)).

次に、シリコン基板(1)を選択エピタキシヤル処理
する。これにより、シリコンが露出している第3のソー
ス領域(53),第3のドレイン領域(54)の主面部に選
択的にエピタキシヤル成長され、それぞれ第4のソース
領域(55),第4のドレイン領域(56)が形成される。
これら領域(56)(56)は、不純物濃度が、例えば、10
19〜1021atoms/cm3に形成される。この後、選択エピタ
キシヤル処理時、ゲート電極(5)の主面部の耐酸化性
膜として働いたシリコン窒化膜(62)を除去する(第5
図(d))。
Next, the silicon substrate (1) is subjected to selective epitaxial treatment. As a result, epitaxial growth is selectively performed on the main surface portions of the third source region (53) and the third drain region (54) where silicon is exposed, and the fourth source region (55) and the fourth source region (55) are respectively formed. A drain region (56) is formed.
These regions (56) (56) have an impurity concentration of, for example, 10
It is formed at 19 to 10 21 atoms / cm 3 . After that, the silicon nitride film (62) which has worked as an oxidation resistant film on the main surface portion of the gate electrode (5) during the selective epitaxial treatment is removed (fifth step).
Figure (d)).

次に、ゲート電極(5),第3のシリコン膜(50)を
覆うように層間絶縁層(9)を所定膜厚に形成し、これ
をフオトリソグラフイ技術により選択的に除去し、第3
のコンタクト孔(58),第4のコンタクト孔(59)を形
成する。この第3のコンタクト孔(58)は、第4のソー
ス領域(55)の外側端部,第3のソース領域(53)の側
面部,第6のチヤンネル領域(52)の側面部おそび絶縁
体層(2)の主面の一部が露出されるように開孔され、
また、第4のコンタクト孔(59)は、第4のドレイン領
域(56)の主面の一部が露出されるように開孔される。
この後、第3のコンタクト孔(58),第4のコンタクト
孔(59)を埋めるように、層間絶縁膜(9)上に導電体
層となる膜、例えば、多結晶シリコン膜を所定膜厚に形
成し、これをパターン化して選択的に除去することによ
り導電体層、この場合、ソース電極(27),ドレイン電
極(28)が形成される。このソース電極(27)は、第4
のソース領域(55),第3のソース領域(53),第6の
チヤンネル領域(52)に接合されるとともに、絶縁体層
(2)に接合されており、ドレイン電極(28)は、第4
のドレイン領域(56)に接合される(第5図(e))。
Next, an interlayer insulating layer (9) having a predetermined thickness is formed so as to cover the gate electrode (5) and the third silicon film (50), and the interlayer insulating layer (9) is selectively removed by a photolithography technique.
The contact hole (58) and the fourth contact hole (59) are formed. The third contact hole (58) has an outer end portion of the fourth source region (55), a side surface portion of the third source region (53), a side surface portion of the sixth channel region (52), and insulation. A hole is formed so that a part of the main surface of the body layer (2) is exposed,
Further, the fourth contact hole (59) is opened so that a part of the main surface of the fourth drain region (56) is exposed.
After that, a film to be a conductor layer, for example, a polycrystalline silicon film is formed on the interlayer insulating film (9) to a predetermined film thickness so as to fill the third contact hole (58) and the fourth contact hole (59). Then, a conductor layer, in this case, a source electrode (27) and a drain electrode (28) is formed by patterning and selectively removing it. This source electrode (27) has a fourth
The source region (55), the third source region (53), and the sixth channel region (52), and the insulator layer (2), and the drain electrode (28) is Four
Is joined to the drain region (56) (FIG. 5 (e)).

このような構造のSOI−MOSFETによれば、半導体層と
して第3のシリコン層(50)上に上層ソース領域として
の第4のソース領域(55)および上層ドレイン領域とし
ての第4のドレイン領域(56)を有することにより、第
3のソース領域(53)および第3のドレイン領域(54)
の厚さを比較的薄く形成したとしても、上層、下層を合
わせたソース/ドレイン領域の厚さを、MOSトランジス
タの特性上要求される十分に低い電気抵抗が得られる程
度に確保することができる。また、ゲート電極(5)の
両側端に側壁絶縁膜(57)を異方性エッチングによって
形成する場合に、第3のシリコン層がオーバーエッチン
グされて、第3のソース領域(53)および第3のドレイ
ン領域(54)の厚さが薄くなってしまったとしても、第
4のソース領域(55)および第4のドレイン領域(56)
の存在によって、やはり上層、下層を合わせたソース/
ドレイン領域の厚さを、MOSトランジスタの特性上要求
される十分に低い電気抵抗が得られる程度に確保するこ
とができるため、そのようなオーバーエッチングに対す
る十分なマージンが確保されて、エッチングの終点制御
に対する厳しさを緩和することもできる。
According to the SOI-MOSFET having such a structure, the fourth source region (55) as an upper layer source region and the fourth drain region (as an upper layer drain region) on the third silicon layer (50) as a semiconductor layer ( By having 56), the third source region (53) and the third drain region (54)
Even if the thickness of the MOS transistor is relatively thin, the thickness of the source / drain region including the upper layer and the lower layer can be secured to such an extent that a sufficiently low electric resistance required for the characteristics of the MOS transistor can be obtained. . In addition, when the sidewall insulating films (57) are formed on both ends of the gate electrode (5) by anisotropic etching, the third silicon layer is over-etched, and the third source region (53) and the third source region (53) are formed. The fourth source region (55) and the fourth drain region (56) even if the drain region (54) of the
Due to the presence of the
Since the thickness of the drain region can be secured to the extent that a sufficiently low electric resistance required for the characteristics of the MOS transistor can be obtained, a sufficient margin for such overetching is secured and the etching end point control is performed. You can also reduce the severity of

また、本実施例の構造によれば、ソース電極(27)が
第3のコンタクト孔(58)に形成されて、第6のチャン
ネル領域(52)と接続されていることにより、ソース電
極が基板電極をも兼ねることになるため、半導体層にお
いて衝突電離によって発生した余剰キャリアが、このソ
ース電極により容易に引き抜かれることが可能である。
これによって、キンク効果やソース・ドレイ間耐圧の劣
化を招くことが回避される。
Further, according to the structure of the present embodiment, the source electrode (27) is formed in the third contact hole (58) and is connected to the sixth channel region (52), so that the source electrode is a substrate. Since it also serves as an electrode, surplus carriers generated by impact ionization in the semiconductor layer can be easily extracted by this source electrode.
This prevents the kink effect and the deterioration of the breakdown voltage between the source and the drain from being caused.

第6図は、本発明に関連するSOI−MOSFETのさらに他
の構造を示す断面図である。このものは、第1図に示す
第1のシリコン層(20)における第2のチヤンネル領域
(22)が、第1のソース領域(23)の下には形成される
が、第1のドレイン領域(24)の下には形成されない第
4のシリコン層(60)となる構造を有するものである。
FIG. 6 is a sectional view showing still another structure of the SOI-MOSFET related to the present invention. This has a structure in which the second channel region (22) in the first silicon layer (20) shown in FIG. 1 is formed below the first source region (23), but the first drain region is formed. It has a structure which becomes a fourth silicon layer (60) not formed under (24).

また第7図は、本発明に関連するSOI−MOSFETのさら
に他の構造を示す断面図である。このものは第3図に示
す第2のシリコン層(40)における第4のチヤンネル領
域(42)が、第2のソース領域(43)の下には形成され
るが、第2のドレイン領域(44)の下には形成されない
第5のシリコン層(70)となる構造を有するものであ
る。
FIG. 7 is a sectional view showing still another structure of the SOI-MOSFET related to the present invention. In this structure, a fourth channel region (42) in the second silicon layer (40) shown in FIG. 3 is formed below the second source region (43), but a second drain region ( It has a structure which will become a fifth silicon layer (70) not formed under 44).

これら第6図および第7図の構造のものにおいても、
上記と同様の効果を有するものとなる。
Also in the structures shown in FIGS. 6 and 7,
It has the same effect as the above.

なお、上記実施例の説明において、シリコン層(2
0),(40),(50),(60),(70)内に形成される
チヤンネルがnチヤンネルであるnチヤンネル型MOSFET
について述べたが、これに限定されるものでなく、それ
ぞれ導電型を変えることによりpチヤンネル型MOSFETを
形成させることができ、この場合にも上記と同様の効果
を奏するものである。
In the description of the above embodiment, the silicon layer (2
N-channel MOSFET in which the channels formed in (0), (40), (50), (60) and (70) are n-channels
However, the present invention is not limited to this, and a p-channel MOSFET can be formed by changing the conductivity type, and the same effect as above can be obtained in this case as well.

〔発明の効果〕 以上説明したように、請求項1に記載の本発明の構成
によれば、半導体層上に上層ソース領域および上層ドレ
イン領域を有することにより、上層、下層を合わせたソ
ース/ドレイン領域の厚さを、MOSトランジスタの特性
上要求される十分に低い電気抵抗が得られる程度に確保
し易くなり、また、たとえばゲート電極の両側端に側壁
絶縁膜を異方性エッチングによって形成する場合におけ
るオーバーエッチングに対する十分なマージンが確保さ
れて、エッチングの終点制御に対する厳しさを緩和する
こともできる。
[Effects of the Invention] As described above, according to the configuration of the present invention described in claim 1, since the upper layer source region and the upper layer drain region are provided on the semiconductor layer, the source / drain in which the upper layer and the lower layer are combined is formed. It becomes easy to secure the thickness of the region to the extent that a sufficiently low electric resistance required for the characteristics of the MOS transistor can be obtained. For example, when the sidewall insulating films are formed on both ends of the gate electrode by anisotropic etching. It is also possible to secure a sufficient margin for over-etching in (1) and reduce the strictness of the end point control of etching.

請求項2に記載の本発明の半導体装置によれば、ソー
ス電極がチャンネル領域とも接続されていて基板電極を
も兼ねるため、半導体層において衝突電離によって発生
した余剰キャリアが、このソース電極により容易に引き
抜かれることが可能となり、これによって、キンク効果
やソース・ドレイン間耐圧の劣化を招くことが回避され
る。
According to the semiconductor device of the present invention as set forth in claim 2, since the source electrode is also connected to the channel region and also serves as the substrate electrode, surplus carriers generated by impact ionization in the semiconductor layer can be easily generated by the source electrode. It is possible to pull it out, thereby avoiding the kink effect and the deterioration of the source-drain breakdown voltage.

また、チャンネル領域のキャリアの流れに対する抵抗
を低減することができることと、ソース電極がチャンネ
ル領域に接続されていることとの相乗効果によって、上
述した余剰キャリア引き抜きの作用をさらに顕著なもの
にし、SOI−MOSFETの特性をさらに向上させることがで
きるという特有の効果を奏する。
In addition, the synergistic effect of being able to reduce the resistance to carrier flow in the channel region and the fact that the source electrode is connected to the channel region makes the above-mentioned action of extracting excess carriers more remarkable, and -It has a unique effect that the characteristics of the MOSFET can be further improved.

【図面の簡単な説明】 第1図は本発明の第1の実施例のSOI−MOSFETの構造を
示す断面図、第2図(a)〜(h)は第1図に示すもの
の製造工程を示す断面図、第3図は本発明の第2の実施
例のSOI−MOSFETの構造を示す断面図、第4図は本発明
の第3の実施例のSOI−MOSFETの構造を示す断面図、第
5図(a)〜(e)は第4図に示すものの製造工程を示
す断面図、第6図は本発明の第4の実施例のSOI−MOSFE
Tの構造を示す断面図、第7図は本発明の第5の実施例
のSOI−MOSFETの構造を示す断面図、第8図は従来のSOI
−MOSFETの構造を示す断面図である。 図において、(2)は絶縁体層、(4)はゲート絶縁
膜、(5)はゲート電極、(20)は第1のシリコン層、
(21)は第1のチヤンネル領域、(22)は第2のチヤン
ネル領域、(23)は第1のソース領域、(24)は第1の
ドレイン領域、(27)はソース電極、(28)はドレイン
電極、(40)は第2のシリコン層、(41)は第3のチヤ
ンネル領域、(42)は第4のチヤンネル領域、(43)は
第2のソース領域、(44)は第2のドレイン領域、(5
0)は第3のシリコン層、(51)は第5のチヤンネル領
域、(52)は第6のチヤンネル領域、(53)は第3のソ
ース領域、(54)は第3のドレイン領域、(55)は第4
のソース領域、(56)は第4のドレイン領域、(60)は
第4のシリコン層、(70)は第5のシリコン層である。 なお、各図中同一符号は同一、又は相当部分を示す。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing a structure of an SOI-MOSFET of a first embodiment of the present invention, and FIGS. 2 (a) to 2 (h) show a manufacturing process of the one shown in FIG. FIG. 3 is a sectional view showing the structure of the SOI-MOSFET of the second embodiment of the present invention, FIG. 4 is a sectional view showing the structure of the SOI-MOSFET of the third embodiment of the present invention, 5 (a) to 5 (e) are sectional views showing the manufacturing process of the one shown in FIG. 4, and FIG. 6 is a SOI-MOSFE of the fourth embodiment of the present invention.
FIG. 7 is a sectional view showing the structure of T, FIG. 7 is a sectional view showing the structure of the SOI-MOSFET of the fifth embodiment of the present invention, and FIG. 8 is a conventional SOI.
FIG. 3 is a cross-sectional view showing the structure of a MOSFET. In the figure, (2) is an insulator layer, (4) is a gate insulating film, (5) is a gate electrode, (20) is a first silicon layer,
(21) is the first channel region, (22) is the second channel region, (23) is the first source region, (24) is the first drain region, (27) is the source electrode, (28) Is a drain electrode, (40) is a second silicon layer, (41) is a third channel region, (42) is a fourth channel region, (43) is a second source region, and (44) is a second channel region. Drain region of (5
(0) is the third silicon layer, (51) is the fifth channel region, (52) is the sixth channel region, (53) is the third source region, (54) is the third drain region, ( 55) is the fourth
Is a source region, (56) is a fourth drain region, (60) is a fourth silicon layer, and (70) is a fifth silicon layer. The same reference numerals in the drawings indicate the same or corresponding parts.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】絶縁基体と、 前記絶縁基体上に形成された半導体層と、 前記半導体層上にゲート誘電体薄膜を介して形成され
た、両側端を有するゲート電極と、 前記ゲート電極を両側端側から挟む位置の、前記半導体
層表面から所定の深さにかけて形成された下層ソース領
域および下層ドレイン領域と、 前記半導体層表面の、少なくとも前記下層ソース領域お
よび前記下層ドレイン領域との間に挟まれた領域に形成
されたチャンネル領域と、 前記下層ソース領域および前記下層ドレイン領域の、前
記半導体層表面上に、前記ゲート電極とは絶縁膜を介し
て形成され、不純物がドープされたエピタキシャル層か
らなる上層ソース領域および上層ドレイン領域と を備えた半導体装置。
1. An insulating base, a semiconductor layer formed on the insulating base, a gate electrode formed on the semiconductor layer with a gate dielectric thin film interposed therebetween, and a gate electrode having both ends, and the gate electrode on both sides. It is sandwiched between the lower layer source region and the lower layer drain region formed at a position sandwiched from the end side to a predetermined depth from the semiconductor layer surface, and at least the lower layer source region and the lower layer drain region on the semiconductor layer surface. A channel region formed in a closed region, the lower source region and the lower drain region, on the surface of the semiconductor layer, the gate electrode is formed via an insulating film, from the epitaxial layer doped with impurities A semiconductor device having an upper layer source region and an upper layer drain region.
【請求項2】ソース電極をさらに備え、 前記チャンネル領域は、前記半導体層中の前記ゲート電
極の下方の領域と前記下層ソース領域および前記下層ド
レイン領域の下方の領域とにかけて形成されており、 前記ソース電極は、前記上層ソース領域、前記下層ソー
ス領域および該下層ソース領域の下方の前記チャンネル
領域にかけて開孔されたコンタクト孔内に形成されるこ
とにより、前記上層ソース領域、前記下層ソース領域お
よび前記チャンネル領域に接続されている、請求項1記
載の半導体装置。
2. A source electrode is further provided, wherein the channel region is formed between a region below the gate electrode and a region below the lower source region and the lower drain region in the semiconductor layer, A source electrode is formed in the upper layer source region, the lower layer source region, and a contact hole formed under the channel region below the lower layer source region, thereby forming the upper layer source region, the lower layer source region, and the source electrode. The semiconductor device according to claim 1, wherein the semiconductor device is connected to the channel region.
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