JP2519401B2 - Ｐｃｉ拡張カ―ドの制御方法及びその装置 - Google Patents
Ｐｃｉ拡張カ―ドの制御方法及びその装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
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- G06F12/0653—Configuration or reconfiguration with centralised address assignment
-
- G—PHYSICS
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広くはパーソナル・コ
ンピュータのアダプタ・カードに関し、特に、マイクロ
・チャネル・アーキテクチャ（ＭＣＡ）・アダプタ・カ
ード上に設置されたＰＣＩ（Peripheral Component Int
erconnect）拡張カードのコンフィギュレーション及び
初期化を可能とし、かつパーソナル・コンピュータの立
上げ中にＰＣＩ拡張カードに対してメモリ空間が割当て
られることを確保するための方法及び装置に関する。
ンピュータのアダプタ・カードに関し、特に、マイクロ
・チャネル・アーキテクチャ（ＭＣＡ）・アダプタ・カ
ード上に設置されたＰＣＩ（Peripheral Component Int
erconnect）拡張カードのコンフィギュレーション及び
初期化を可能とし、かつパーソナル・コンピュータの立
上げ中にＰＣＩ拡張カードに対してメモリ空間が割当て
られることを確保するための方法及び装置に関する。
【０００２】
【従来の技術】パーソナル・コンピュータは、Intel808
8マイクロプロセッサによる当初のモデル、例えばイン
ターナショナル・ビジネス・マシーンズ・コーポレーシ
ョン（ＩＢＭ）ＰＣや他のＩＢＭ互換機以来、革新的な
変化を遂げてきた。パーソナル・コンピュータの認識が
広まってきたことから、よりいっそう進んだ特性や高性
能高速度が求められるようになり、その結果、Intel802
86、80386、80486 及び最近ではペンティアム（Penthiu
m）等のさらに高度のマイクロ・プロセッサが開発され
てきた。
8マイクロプロセッサによる当初のモデル、例えばイン
ターナショナル・ビジネス・マシーンズ・コーポレーシ
ョン（ＩＢＭ）ＰＣや他のＩＢＭ互換機以来、革新的な
変化を遂げてきた。パーソナル・コンピュータの認識が
広まってきたことから、よりいっそう進んだ特性や高性
能高速度が求められるようになり、その結果、Intel802
86、80386、80486 及び最近ではペンティアム（Penthiu
m）等のさらに高度のマイクロ・プロセッサが開発され
てきた。
【０００３】パーソナル・コンピュータをより「ユーザ
・フレンドリ（ユーザが使い易い）」にしたいという要
望に加えて、上記のような要求に対応するべく、ＩＢＭ
は、パーソナル・コンピュータの Personal/system/2
（ＰＳ／２）ファミリを導入した。このＰＳ／２ファミ
リは、ＩＳＡ（Industry Standard Architecture）アー
キテクチャを使用するＩＢＭの「Family I」システムと
は異なる形式のマイクロ・チャネル・アーキテクチャ
（ＭＣＡ）と称されるアーキテクチャに基づいている。
ＩＳＡからＭＣＡへの移行においてＩＢＭにより導入さ
れた主な変更の１つは、プログラマブル・オプション・
セレクト（Programmable Option Select）すなわちＰＯ
Ｓレジスタの仕様であった。この仕様は、全てのコンフ
ィギュレーション（システム構成設定）をソフトウェア
を通して処理することによって、ジャンパやＤＩＰスイ
ッチの設定により拡張ボードのコンフィギュレーション
を行う必要性を排除するものである。コンフィギュレー
ション・データは、拡張ボードに関するＣＭＯＳメモリ
やアダプタ記述ファイル（ＡＤＦ）内における各拡張ボ
ードのＰＯＳレジスタ空間に記憶され、またその起動デ
ィスクに記憶される。ＰＣＩのオペレーティング・シス
テムは、パーソナル・コンピュータが立上げられる毎に
記憶されたコンフィギュレーション・データを各拡張ボ
ード内へ自動的にロードし、そしてそのコンフィギュレ
ーション・データの保全性をも保証する。
・フレンドリ（ユーザが使い易い）」にしたいという要
望に加えて、上記のような要求に対応するべく、ＩＢＭ
は、パーソナル・コンピュータの Personal/system/2
（ＰＳ／２）ファミリを導入した。このＰＳ／２ファミ
リは、ＩＳＡ（Industry Standard Architecture）アー
キテクチャを使用するＩＢＭの「Family I」システムと
は異なる形式のマイクロ・チャネル・アーキテクチャ
（ＭＣＡ）と称されるアーキテクチャに基づいている。
ＩＳＡからＭＣＡへの移行においてＩＢＭにより導入さ
れた主な変更の１つは、プログラマブル・オプション・
セレクト（Programmable Option Select）すなわちＰＯ
Ｓレジスタの仕様であった。この仕様は、全てのコンフ
ィギュレーション（システム構成設定）をソフトウェア
を通して処理することによって、ジャンパやＤＩＰスイ
ッチの設定により拡張ボードのコンフィギュレーション
を行う必要性を排除するものである。コンフィギュレー
ション・データは、拡張ボードに関するＣＭＯＳメモリ
やアダプタ記述ファイル（ＡＤＦ）内における各拡張ボ
ードのＰＯＳレジスタ空間に記憶され、またその起動デ
ィスクに記憶される。ＰＣＩのオペレーティング・シス
テムは、パーソナル・コンピュータが立上げられる毎に
記憶されたコンフィギュレーション・データを各拡張ボ
ード内へ自動的にロードし、そしてそのコンフィギュレ
ーション・データの保全性をも保証する。
【０００４】パーソナル・コンピュータでは、システム
・マスタすなわちＣＰＵと各アダプタとの間で、アダプ
タＩＤとアダプタ・コンフィギュレーション・データと
を転送するためにセット・アップ・（立上げ）サイクル
を利用してコンフィギュレーションが行われる。システ
ム・コンフィギュレーション手順は、アダプタがアクテ
ィブＣＤＳＥＴＵＰ信号によって選択されることを除い
て任意の基本的データ転送と類似しており、有効なＰＯ
Ｓレジスタ・アドレスはアドレス・バス上で駆動され
る。しかしながら、ビットＡ（２−０）のみがアダプタ
によってデコード（復号化）されるので、全てのコンフ
ィギュレーション・データ転送は、データ・バス上のビ
ットＤ（０−７）上で発生する１バイト（すなわち８ビ
ット）転送である。
・マスタすなわちＣＰＵと各アダプタとの間で、アダプ
タＩＤとアダプタ・コンフィギュレーション・データと
を転送するためにセット・アップ・（立上げ）サイクル
を利用してコンフィギュレーションが行われる。システ
ム・コンフィギュレーション手順は、アダプタがアクテ
ィブＣＤＳＥＴＵＰ信号によって選択されることを除い
て任意の基本的データ転送と類似しており、有効なＰＯ
Ｓレジスタ・アドレスはアドレス・バス上で駆動され
る。しかしながら、ビットＡ（２−０）のみがアダプタ
によってデコード（復号化）されるので、全てのコンフ
ィギュレーション・データ転送は、データ・バス上のビ
ットＤ（０−７）上で発生する１バイト（すなわち８ビ
ット）転送である。
【０００５】システム立上げの間、１つの拡張スロット
のＣＤＳＥＴＵＰラインへ信号を出すことによって一時
に１つの拡張スロットのみが選択される。ＣＤＳＥＴＵ
Ｐラインは、アダプタ・カードを挿入できるパーソナル
・コンピュータの８個の拡張スロットのうちの１つを個
別に選択するためにシステム論理によって駆動される。
各拡張スロットは専用のＣＤＳＥＴＵＰラインを有して
おり、各スロットに独立したＣＤＳＥＴＵＰ信号を与え
ることができる。特定のスロットのＣＤＳＥＴＵＰライ
ンがアクティブにされると、アダプタ・カードが存在す
る場合には、そのアダプタのＩＤ番号とコンフィギュレ
ーション・データが記憶されているそのアダプタのＰＯ
Ｓレジスタへのアクセスが獲得できる。
のＣＤＳＥＴＵＰラインへ信号を出すことによって一時
に１つの拡張スロットのみが選択される。ＣＤＳＥＴＵ
Ｐラインは、アダプタ・カードを挿入できるパーソナル
・コンピュータの８個の拡張スロットのうちの１つを個
別に選択するためにシステム論理によって駆動される。
各拡張スロットは専用のＣＤＳＥＴＵＰラインを有して
おり、各スロットに独立したＣＤＳＥＴＵＰ信号を与え
ることができる。特定のスロットのＣＤＳＥＴＵＰライ
ンがアクティブにされると、アダプタ・カードが存在す
る場合には、そのアダプタのＩＤ番号とコンフィギュレ
ーション・データが記憶されているそのアダプタのＰＯ
Ｓレジスタへのアクセスが獲得できる。
【０００６】ＰＯＳ動作は、アダプタＩＤ番号に合わせ
て行われる。このＩＤ番号は、ＭＣＡのアダプタの各モ
デルに割当てられた独自の符号となっており、各ＭＣＡ
アダプタ・カードは、このような番号を割当てられなけ
ればならない。一旦、アダプタ・カードが選択される
と、そのアダプタ・カードはそのアダプタＩＤ番号を問
合わされる。このＩＤ番号は、その拡張スロットに割当
てられたＣＭＯＳメモリに記憶された値と比較される。
もし２つの番号が一致すれば、そのアダプタ・カードの
ＡＤＦを探すために起動ディスクが検索される。ＡＤＦ
は、そのアダプタ・カードのコンフィギュレーションの
ためのコンフィギュレーション・データを含むものであ
る。もしアダプタ・カードから読取られたＩＤ番号とＣ
ＭＯＳ内に記憶されたＩＤ番号が一致しなければ、ある
いは、もしアダプタ・カードのＡＤＦが見つからなけれ
ば、エラーとなり、システム・コンフィギュレーション
・ユーティリティが再び実行されなければならない。そ
うでない場合は、コンフィギュレーション・データがＡ
ＤＦから読取られて、そのアダプタ・カードのＰＯＳレ
ジスタを初期化するために用いられる。
て行われる。このＩＤ番号は、ＭＣＡのアダプタの各モ
デルに割当てられた独自の符号となっており、各ＭＣＡ
アダプタ・カードは、このような番号を割当てられなけ
ればならない。一旦、アダプタ・カードが選択される
と、そのアダプタ・カードはそのアダプタＩＤ番号を問
合わされる。このＩＤ番号は、その拡張スロットに割当
てられたＣＭＯＳメモリに記憶された値と比較される。
もし２つの番号が一致すれば、そのアダプタ・カードの
ＡＤＦを探すために起動ディスクが検索される。ＡＤＦ
は、そのアダプタ・カードのコンフィギュレーションの
ためのコンフィギュレーション・データを含むものであ
る。もしアダプタ・カードから読取られたＩＤ番号とＣ
ＭＯＳ内に記憶されたＩＤ番号が一致しなければ、ある
いは、もしアダプタ・カードのＡＤＦが見つからなけれ
ば、エラーとなり、システム・コンフィギュレーション
・ユーティリティが再び実行されなければならない。そ
うでない場合は、コンフィギュレーション・データがＡ
ＤＦから読取られて、そのアダプタ・カードのＰＯＳレ
ジスタを初期化するために用いられる。
【０００７】ＭＣＡは、０から７までの番号をもつ８個
のＰＯＳレジスタを提供する。ＰＯＳレジスタとの間の
データ転送は、任意の基本的なデータ転送機能と類似の
方法で実行される。例外は、有効なＰＯＳアドレスがア
ドレス・バス上で駆動されるとき、８個のＰＯＳレジス
タのいずれかアドレス指定されているのかを判断するた
めにアドレス・バスのラインＡ（２−０）のみがアダプ
タ・カードによりデコードされることである。次の表１
は、ＰＯＳ動作に使用されるアドレス空間の構造を示し
ている。以降、数字の添字「ｈ」は１６進数であること
を示す。
のＰＯＳレジスタを提供する。ＰＯＳレジスタとの間の
データ転送は、任意の基本的なデータ転送機能と類似の
方法で実行される。例外は、有効なＰＯＳアドレスがア
ドレス・バス上で駆動されるとき、８個のＰＯＳレジス
タのいずれかアドレス指定されているのかを判断するた
めにアドレス・バスのラインＡ（２−０）のみがアダプ
タ・カードによりデコードされることである。次の表１
は、ＰＯＳ動作に使用されるアドレス空間の構造を示し
ている。以降、数字の添字「ｈ」は１６進数であること
を示す。
【０００８】
【０００９】８個のＰＯＳレジスタの他に、ＭＣＡは、
拡張ＰＯＳ（ＸＰＯＳ）と称される付加的なＰＯＳレジ
スタ空間である１２８ｋバイトまでアクセスするための
機構を提供している。ＸＰＯＳレジスタは、立上げシー
ケンス中に、２バイト値をＰＯＳレジスタ７（上位バイ
ト）及び６（下位バイト）に書込むことによってアクセ
スされる。この値は、その後、ＰＯＳレジスタ３及び４
への全ての立上げサイクルのアクセスにおけるＸＰＯＳ
レジスタへの索引として用いられる。例えば、もし００
０１ｈがＰＯＳレジスタ７及び６へ書込まれたならば、
ＸＰＯＳレジスタ０００１ｈへのアクセスは、ＰＯＳレ
ジスタ４を通してのものでもよい。ＩＢＭのＭＣＡに関
するさらに詳細な情報については、ＩＢＭ社の刊行物
「PersonalSystem/2 Model 80 Technical Reference」
(April, 1987)を参照されたい。
拡張ＰＯＳ（ＸＰＯＳ）と称される付加的なＰＯＳレジ
スタ空間である１２８ｋバイトまでアクセスするための
機構を提供している。ＸＰＯＳレジスタは、立上げシー
ケンス中に、２バイト値をＰＯＳレジスタ７（上位バイ
ト）及び６（下位バイト）に書込むことによってアクセ
スされる。この値は、その後、ＰＯＳレジスタ３及び４
への全ての立上げサイクルのアクセスにおけるＸＰＯＳ
レジスタへの索引として用いられる。例えば、もし００
０１ｈがＰＯＳレジスタ７及び６へ書込まれたならば、
ＸＰＯＳレジスタ０００１ｈへのアクセスは、ＰＯＳレ
ジスタ４を通してのものでもよい。ＩＢＭのＭＣＡに関
するさらに詳細な情報については、ＩＢＭ社の刊行物
「PersonalSystem/2 Model 80 Technical Reference」
(April, 1987)を参照されたい。
【００１０】さらに最近では、ＭＣＡに替ってＰＣＩと
称するバスが、高集積度の周辺装置コントローラとプロ
セッサやメモリのシステムとの間で使用することを目的
とした物理的相互接続機構として開発された。ＭＣＡア
ダプタと同様に、ＰＣＩ適合デバイスも初期化とコンフ
ィギュレーションを行わなければならず、また、ＭＣＡ
と類似するが、ＰＣＩもまた別のコンフィギュレーショ
ン・アドレス空間を介する全体的なソフトウェア駆動の
初期化とコンフィギュレーションを提供する。しかしな
がら、ＭＣＡと異なる点は、ＭＣＡの８バイトのＰＯＳ
空間及び１２８ｋバイトのＸＰＯＳ空間に対して、ＰＣ
Ｉが２５６バイトのコンフィギュレーション空間もしく
は２５６バイトのコンフィギュレーション・レジスタか
らなっていることである。さらにＰＣＩデバイスは、コ
ンフィギュレーション中に、ＭＣＡのＣＤＳＥＴＵＰ信
号に類似するＩＤＥＳＥＬ信号を用いて選択され、これ
はＰＣＩバス上の各デバイスに与えられる。すなわち、
ＩＤＥＳＥＬラインがアクティブとなっているときに、
２４個の最上位ＡＤ（３１−０）の１つを駆動すること
によって特定のデバイスの選択が行われる。
称するバスが、高集積度の周辺装置コントローラとプロ
セッサやメモリのシステムとの間で使用することを目的
とした物理的相互接続機構として開発された。ＭＣＡア
ダプタと同様に、ＰＣＩ適合デバイスも初期化とコンフ
ィギュレーションを行わなければならず、また、ＭＣＡ
と類似するが、ＰＣＩもまた別のコンフィギュレーショ
ン・アドレス空間を介する全体的なソフトウェア駆動の
初期化とコンフィギュレーションを提供する。しかしな
がら、ＭＣＡと異なる点は、ＭＣＡの８バイトのＰＯＳ
空間及び１２８ｋバイトのＸＰＯＳ空間に対して、ＰＣ
Ｉが２５６バイトのコンフィギュレーション空間もしく
は２５６バイトのコンフィギュレーション・レジスタか
らなっていることである。さらにＰＣＩデバイスは、コ
ンフィギュレーション中に、ＭＣＡのＣＤＳＥＴＵＰ信
号に類似するＩＤＥＳＥＬ信号を用いて選択され、これ
はＰＣＩバス上の各デバイスに与えられる。すなわち、
ＩＤＥＳＥＬラインがアクティブとなっているときに、
２４個の最上位ＡＤ（３１−０）の１つを駆動すること
によって特定のデバイスの選択が行われる。
【００１１】選択されたＰＣＩデバイスは、ＤＥＶＳＥ
Ｌ＃信号によってＣＰＵに応答する。その後、選択され
たデバイスの２５６バイトのレジスタ空間のアドレス指
定を、ＡＤ（７−２）ラインを用いて行うことができ
る。ＰＣＩバスのプロトコルや電気的及び機械的特性に
関するさらに詳細な説明については、PCI Special Inte
rest Group, Hillsboro, OR.により刊行されている「PC
I Specification Revision 2.0-Review Draft 3/9/93」
を参照されたい。
Ｌ＃信号によってＣＰＵに応答する。その後、選択され
たデバイスの２５６バイトのレジスタ空間のアドレス指
定を、ＡＤ（７−２）ラインを用いて行うことができ
る。ＰＣＩバスのプロトコルや電気的及び機械的特性に
関するさらに詳細な説明については、PCI Special Inte
rest Group, Hillsboro, OR.により刊行されている「PC
I Specification Revision 2.0-Review Draft 3/9/93」
を参照されたい。
【００１２】ある場合には、アダプタ・カード自体の上
に元々備えられていなかった付加的な機能をもつ基本ア
ダプタ・カードを、コストやカード上の寸法制限等の様
々な理由によって設置したいことがある。通常は、この
ような付加的な機能は、ユーザの個人的選択の問題とな
る。例えば、基本表示装置アダプタは、通常、ＪＰＥＧ
（Joint Photographic Experts Group）又はＭＰＥＧ
（Motion Picture Experts Group）による画像圧縮アル
ゴリズムを実現するために必要な回路や論理を含んでは
いない。なぜなら、多くのユーザはこのような機能を必
要とせず、従って彼らの基本表示装置アダプタにこのよ
うな機能を含めるために代価を払おうは思わないからで
ある。ところが、他のユーザでは、最初はこのような付
加的な機能が必要とは思わなかったが、後になって必要
だと思うような場合がある。それでもそのユーザは、そ
の機能を獲得するために新しい表示装置アダプタを買わ
されたくはないと考える。そのかわりに、ユーザは、交
換可能なアルゴリズムを利用できたらよいと考えるであ
ろう。
に元々備えられていなかった付加的な機能をもつ基本ア
ダプタ・カードを、コストやカード上の寸法制限等の様
々な理由によって設置したいことがある。通常は、この
ような付加的な機能は、ユーザの個人的選択の問題とな
る。例えば、基本表示装置アダプタは、通常、ＪＰＥＧ
（Joint Photographic Experts Group）又はＭＰＥＧ
（Motion Picture Experts Group）による画像圧縮アル
ゴリズムを実現するために必要な回路や論理を含んでは
いない。なぜなら、多くのユーザはこのような機能を必
要とせず、従って彼らの基本表示装置アダプタにこのよ
うな機能を含めるために代価を払おうは思わないからで
ある。ところが、他のユーザでは、最初はこのような付
加的な機能が必要とは思わなかったが、後になって必要
だと思うような場合がある。それでもそのユーザは、そ
の機能を獲得するために新しい表示装置アダプタを買わ
されたくはないと考える。そのかわりに、ユーザは、交
換可能なアルゴリズムを利用できたらよいと考えるであ
ろう。
【００１３】上記のような状況に対する解決策は、ＭＰ
ＥＧやＪＰＥＧを実行するための回路や論理などの付加
的な機能を、拡張カード（本明細書中では「子（ドー
タ）カード」と称する）上に備えることである。これ
は、アダプタ・カード自体に取外し可能に接続できる。
この方法により、ユーザは基本アダプタ・カードを購入
し、その上で、ユーザがその性能を得たいと思う付加的
な機能を選択することができる。
ＥＧやＪＰＥＧを実行するための回路や論理などの付加
的な機能を、拡張カード（本明細書中では「子（ドー
タ）カード」と称する）上に備えることである。これ
は、アダプタ・カード自体に取外し可能に接続できる。
この方法により、ユーザは基本アダプタ・カードを購入
し、その上で、ユーザがその性能を得たいと思う付加的
な機能を選択することができる。
【００１４】
【発明が解決しようとする課題】上記の子カードの使用
に関連する問題は、次のような事実から生じてくる。す
なわち、ＰＣＩバスが早くも新しい工業標準となりつつ
あることが明らかであることから、子カード及びその上
に設置される構成要素がＰＣＩ適合性をもつよう設計さ
れることが望ましく、それによって、ＰＣＩローカル・
システム・バスをるパーソナル・コンピュータの回路に
付加的な変更を要することなく、これらの子カード等を
プレーナすなわちマザー・ボード上に移せるようにする
ことである。しかしながら、ほとんどの既存のパーソナ
ル・コンピュータすなわちほとんどの使用可能なアダプ
タ・カードは、ＰＣＩ適合性ではなくむしろＭＣＡもし
くはＩＳＡ適合性をもつ。従って、ＭＣＡによる信号、
セット・アップ・サイクル、及びそのためのプロトコル
を用いるＭＣＡアダプタ・カード上に設置されるＰＣＩ
子カードを、いかにして初期化しかつコンフィギュレー
ション（構成）を行うかという問題が生じてくる。
に関連する問題は、次のような事実から生じてくる。す
なわち、ＰＣＩバスが早くも新しい工業標準となりつつ
あることが明らかであることから、子カード及びその上
に設置される構成要素がＰＣＩ適合性をもつよう設計さ
れることが望ましく、それによって、ＰＣＩローカル・
システム・バスをるパーソナル・コンピュータの回路に
付加的な変更を要することなく、これらの子カード等を
プレーナすなわちマザー・ボード上に移せるようにする
ことである。しかしながら、ほとんどの既存のパーソナ
ル・コンピュータすなわちほとんどの使用可能なアダプ
タ・カードは、ＰＣＩ適合性ではなくむしろＭＣＡもし
くはＩＳＡ適合性をもつ。従って、ＭＣＡによる信号、
セット・アップ・サイクル、及びそのためのプロトコル
を用いるＭＣＡアダプタ・カード上に設置されるＰＣＩ
子カードを、いかにして初期化しかつコンフィギュレー
ション（構成）を行うかという問題が生じてくる。
【００１５】子カードと用いることに関連する別の問題
は、パーソナル・コンピュータの他の装置が子カードの
ＲＡＭもしくはＲＯＭのいずれか又は双方にアクセスす
るべくイネーブルとすることである。パーソナル・コン
ピュータのコンフィギュレーションにおいて、ホストの
メモリ・マネージャは、拡張スロットに挿入されている
各アダプタ・カードが必要とするメモリ空間の大きさを
判断するために、これらに対してポーリングを行う。そ
れからメモリ・マネージャは、各カード毎の１６ｋバイ
トの全メモリ空間を越えないように、８ｋバイトのブロ
ックからなる要求された大きさの空間を各カードに割当
てる。しかしながら、ホストすなわちメモリ・マネージ
ャは、１又は複数のアダプタ・カード上に設置されたい
ずれの子カードの存在も認知しないために、それらに対
してはメモリ空間が割当てられない。その結果、子カー
ド上に設置されたいずれのＲＡＭもしくはＲＯＭもアク
セス不能となる。
は、パーソナル・コンピュータの他の装置が子カードの
ＲＡＭもしくはＲＯＭのいずれか又は双方にアクセスす
るべくイネーブルとすることである。パーソナル・コン
ピュータのコンフィギュレーションにおいて、ホストの
メモリ・マネージャは、拡張スロットに挿入されている
各アダプタ・カードが必要とするメモリ空間の大きさを
判断するために、これらに対してポーリングを行う。そ
れからメモリ・マネージャは、各カード毎の１６ｋバイ
トの全メモリ空間を越えないように、８ｋバイトのブロ
ックからなる要求された大きさの空間を各カードに割当
てる。しかしながら、ホストすなわちメモリ・マネージ
ャは、１又は複数のアダプタ・カード上に設置されたい
ずれの子カードの存在も認知しないために、それらに対
してはメモリ空間が割当てられない。その結果、子カー
ド上に設置されたいずれのＲＡＭもしくはＲＯＭもアク
セス不能となる。
【００１６】以上のことから、必要とされるのは、ＭＣ
Ａのコンフィギュレーション・サイクル及び信号を用い
てＰＣＩの子カードのコンフィギュレーションを行うた
めの技術であり、また、システム立上げにおいて、アダ
プタ・カード上に設置された子カードに対してメモリ空
間を確実に割当てるための技術である。
Ａのコンフィギュレーション・サイクル及び信号を用い
てＰＣＩの子カードのコンフィギュレーションを行うた
めの技術であり、また、システム立上げにおいて、アダ
プタ・カード上に設置された子カードに対してメモリ空
間を確実に割当てるための技術である。
【００１７】
【課題を解決するための手段】前述の問題は、ＭＣＡセ
ット・アップ・サイクル及び信号を用いてＭＣＡアダプ
タ・カード上に設置されたＰＣＩ子カードのコンフィギ
ュレーションを可能としかつその子カードに対してメモ
リ空間を確実に割当てるための方法及び装置によって、
解決されかつ技術的進歩が実現される。この技術におい
て、ＭＣＡバス上に設置されるように設計されたアダプ
タ・カードは、子カードを設置するべく、パーソナル・
コンピュータのＭＣＡシステム・バスとアダプタ・カー
ド上のＰＣＩバスとをインターフェースするためのブリ
ッジが設けられる。このブリッジはまた、子カードのＰ
ＣＩコンフィギュレーション・データ空間のコンフィギ
ュレーションを適切に行うべく、ＭＣＡの立上げサイク
ル及び信号を適切なＰＣＩのコンフィギュレーション信
号へと変換するものでもある。さらにこの技術において
は、アダプタ・カード・スロットがＤＯＳ起動の際にポ
ーリングされたとき、このブリッジが適切なＲＯＭシグ
ネチャにより応答するによって、パーソナル・コンピュ
ータのメモリ・マネージャがその子カードへメモリ空間
を割当てることになる。
ット・アップ・サイクル及び信号を用いてＭＣＡアダプ
タ・カード上に設置されたＰＣＩ子カードのコンフィギ
ュレーションを可能としかつその子カードに対してメモ
リ空間を確実に割当てるための方法及び装置によって、
解決されかつ技術的進歩が実現される。この技術におい
て、ＭＣＡバス上に設置されるように設計されたアダプ
タ・カードは、子カードを設置するべく、パーソナル・
コンピュータのＭＣＡシステム・バスとアダプタ・カー
ド上のＰＣＩバスとをインターフェースするためのブリ
ッジが設けられる。このブリッジはまた、子カードのＰ
ＣＩコンフィギュレーション・データ空間のコンフィギ
ュレーションを適切に行うべく、ＭＣＡの立上げサイク
ル及び信号を適切なＰＣＩのコンフィギュレーション信
号へと変換するものでもある。さらにこの技術において
は、アダプタ・カード・スロットがＤＯＳ起動の際にポ
ーリングされたとき、このブリッジが適切なＲＯＭシグ
ネチャにより応答するによって、パーソナル・コンピュ
ータのメモリ・マネージャがその子カードへメモリ空間
を割当てることになる。
【００１８】好適例では、本発明は、汎用的なパーソナ
ル・コンピュータ、例えばＩＢＭのモデル PS/2 や類似
の装置におけるＭＣＡシステム・バスへ接続されたＭＣ
Ａ適合アダプタ・カードを含むものである。アダプタ・
カードの回路に対して付加的な機能を提供するＰＣＩ適
合の子カードが、このアダプタ・カードのＰＣＩバス上
に設置されている。ＰＣＩ／ＭＣＡブリッジが、パーソ
ナル・コンピュータのＭＣＡバスとアダプタ・カードの
ＰＣＩバスとをインターフェースするためにこのアダプ
タ・カード上に設けられる。これによって、ＭＣＡバス
のセット・アップ・シーケンスにおいて子カードのコン
フィギュレーションが可能となり、また、必要な場合に
子カードに対してメモリ空間を確実に割当てるべくパー
ソナル・コンピュータのＤＯＳ起動において適切なＲＯ
Ｍシグネチャで応答する。
ル・コンピュータ、例えばＩＢＭのモデル PS/2 や類似
の装置におけるＭＣＡシステム・バスへ接続されたＭＣ
Ａ適合アダプタ・カードを含むものである。アダプタ・
カードの回路に対して付加的な機能を提供するＰＣＩ適
合の子カードが、このアダプタ・カードのＰＣＩバス上
に設置されている。ＰＣＩ／ＭＣＡブリッジが、パーソ
ナル・コンピュータのＭＣＡバスとアダプタ・カードの
ＰＣＩバスとをインターフェースするためにこのアダプ
タ・カード上に設けられる。これによって、ＭＣＡバス
のセット・アップ・シーケンスにおいて子カードのコン
フィギュレーションが可能となり、また、必要な場合に
子カードに対してメモリ空間を確実に割当てるべくパー
ソナル・コンピュータのＤＯＳ起動において適切なＲＯ
Ｍシグネチャで応答する。
【００１９】本発明の一態様では、アダプタ・カードの
ＸＰＯＳレジスタの第１の組を選択的に用いることによ
って、ブリッジの動作をイネーブルとし、子カードのＰ
ＣＩコンフィギュレーション空間すなわちレジスタ及び
子カード上の他のＰＣＩ適合素子に対し選択的にアクセ
スしかつ初期化することを可能とする。
ＸＰＯＳレジスタの第１の組を選択的に用いることによ
って、ブリッジの動作をイネーブルとし、子カードのＰ
ＣＩコンフィギュレーション空間すなわちレジスタ及び
子カード上の他のＰＣＩ適合素子に対し選択的にアクセ
スしかつ初期化することを可能とする。
【００２０】本発明の別の態様では、ＸＰＯＳレジスタ
の第２の組が、ブリッジのデータ・フロー・モードをＲ
ＡＭもしくはＲＯＭモード又は通過（パス・スルー）モ
ードへ設定するために用いられる。ＲＡＭもしくはＲＯ
Ｍモードにおいては、ＤＯＳ起動時にアダプタ・カード
が子カードの適切なＲＯＭシグネチャによりポーリング
されるとき、ブリッジが応答する。通過モードにおいて
は、データがブリッジを通ってＰＣＩバスとの間で行き
来する。さらに、上記ＸＰＯＳレジスタの第２の組は、
子カードのＲＯＭシグネチャを適切な値に初期化するた
めにも用いられる。ＸＰＯＳレジスタの第２の組の残り
のレジスタは、子カードの必要な全てのＲＡＭやＲＯＭ
の空きの大きさと場所をイネーブルとしかつ記憶するた
めに選択的に用いられる。それによって、ブリッジがい
ずれかの空きの範囲内のアドレスをデコーディングすれ
ば、子カードへのＰＣＩ動作を開始することができる。
の第２の組が、ブリッジのデータ・フロー・モードをＲ
ＡＭもしくはＲＯＭモード又は通過（パス・スルー）モ
ードへ設定するために用いられる。ＲＡＭもしくはＲＯ
Ｍモードにおいては、ＤＯＳ起動時にアダプタ・カード
が子カードの適切なＲＯＭシグネチャによりポーリング
されるとき、ブリッジが応答する。通過モードにおいて
は、データがブリッジを通ってＰＣＩバスとの間で行き
来する。さらに、上記ＸＰＯＳレジスタの第２の組は、
子カードのＲＯＭシグネチャを適切な値に初期化するた
めにも用いられる。ＸＰＯＳレジスタの第２の組の残り
のレジスタは、子カードの必要な全てのＲＡＭやＲＯＭ
の空きの大きさと場所をイネーブルとしかつ記憶するた
めに選択的に用いられる。それによって、ブリッジがい
ずれかの空きの範囲内のアドレスをデコーディングすれ
ば、子カードへのＰＣＩ動作を開始することができる。
【００２１】本発明により得られる技術的な利点は、子
カード等のＰＣＩ適合デバイスを、ＭＣＡセット・アッ
プ・サイクルと信号とを用いてコンフィギュレーション
できることである。
カード等のＰＣＩ適合デバイスを、ＭＣＡセット・アッ
プ・サイクルと信号とを用いてコンフィギュレーション
できることである。
【００２２】本発明により得られる別の技術的利点は、
アダプタ・カードに対し、ブリッジによって実現される
組込み型のＰＣＩ／ＭＣＡインターフェースを提供する
ことである。これによって、アダプタ・カードの回路
を、パーソナル・コンピュータのプレーナ上のＰＣＩロ
ーカル・バス上に、実質的な変更を行うことなく直接的
に設置するべく移行することができる。
アダプタ・カードに対し、ブリッジによって実現される
組込み型のＰＣＩ／ＭＣＡインターフェースを提供する
ことである。これによって、アダプタ・カードの回路
を、パーソナル・コンピュータのプレーナ上のＰＣＩロ
ーカル・バス上に、実質的な変更を行うことなく直接的
に設置するべく移行することができる。
【００２３】本発明により得られるさらに別の技術的利
点は、子カードに対してメモリ空間を確実に割当てるこ
とである。これによって、子カードのいずれのＲＡＭ又
はＲＯＭへもアクセスすることができる。
点は、子カードに対してメモリ空間を確実に割当てるこ
とである。これによって、子カードのいずれのＲＡＭ又
はＲＯＭへもアクセスすることができる。
【００２４】
【実施例】図１は、パーソナル・コンピュータ８を示し
ている。これは好適にはＩＢＭ又はＩＢＭ互換のパーソ
ナル・コンピュータであり、システム・バス１２に接続
されたホスト部分１０からなる。好適例では、システム
・バス１２は、ＩＢＭのマイクロ・チャネル・バス（Ｍ
ＣＡ）標準バスから構成される。しかしながら、システ
ム・バス１２は、任意の数の他の形式のバスから構成さ
れていてもよい。例えば、ＩＳＡやＡＴ等のバスでもよ
い。図示されていないが、ホスト１０は、少なくとも中
央演算処理装置（ＣＰＵ）、メモリ、メモリ管理回路、
Ｉ／Ｏ（入出力）装置、並びにパーソナル・コンピュー
タ８の動作を実行するために必要な他の構成要素及び論
理からなる。
ている。これは好適にはＩＢＭ又はＩＢＭ互換のパーソ
ナル・コンピュータであり、システム・バス１２に接続
されたホスト部分１０からなる。好適例では、システム
・バス１２は、ＩＢＭのマイクロ・チャネル・バス（Ｍ
ＣＡ）標準バスから構成される。しかしながら、システ
ム・バス１２は、任意の数の他の形式のバスから構成さ
れていてもよい。例えば、ＩＳＡやＡＴ等のバスでもよ
い。図示されていないが、ホスト１０は、少なくとも中
央演算処理装置（ＣＰＵ）、メモリ、メモリ管理回路、
Ｉ／Ｏ（入出力）装置、並びにパーソナル・コンピュー
タ８の動作を実行するために必要な他の構成要素及び論
理からなる。
【００２５】アダプタ・カード１４は、そのアダプタ回
路内に機能を常駐させており、パーソナル・コンピュー
タ８の８個の拡張スロット（図示せず）の１つを介して
システム・バス１２へ接続されている。アダプタ・カー
ド１４の目的とする機能を実行するために必要な全ての
ハードウェア及び論理に加えて、アダプタ回路１６は、
システム・バス１２へ接続されるブリッジ１７を備えて
いる。アダプタ回路１６は、好適には、集積回路（Ｉ
Ｃ）チップとして実現されるが、任意の数の独立したハ
ードウェアや論理による構成要素で構成してもよい。
路内に機能を常駐させており、パーソナル・コンピュー
タ８の８個の拡張スロット（図示せず）の１つを介して
システム・バス１２へ接続されている。アダプタ・カー
ド１４の目的とする機能を実行するために必要な全ての
ハードウェア及び論理に加えて、アダプタ回路１６は、
システム・バス１２へ接続されるブリッジ１７を備えて
いる。アダプタ回路１６は、好適には、集積回路（Ｉ
Ｃ）チップとして実現されるが、任意の数の独立したハ
ードウェアや論理による構成要素で構成してもよい。
【００２６】後述するように、好適例においては、ブリ
ッジ１７の機能は、システム・バス１２等のＭＣＡバス
とＰＣＩ拡張カードすなわち子カード２０が接続される
ＰＣＩバス１８との間のインターフェースを提供するこ
とである。本明細書では詳細には述べないが、アダプタ
回路１６とプレーナ上のＰＣＩローカル・バスとの間の
インターフェースを提供することもブリッジ１７に関連
する機能である。これによってアダプタ回路１６をなん
ら変更することなく、直接的にパーソナル・コンピュー
タのプレーナ上のＰＣＩローカル・バスに設置すること
ができる。最後に、システム・バス１２と、カード１４
上に含まれるいくつかのＭＣＡデバイス、例えばＮＶＲ
ＡＭ２２、ＶＲＡＭ２４及び他のデバイス２６との間の
インターフェースをＭＣＡバス２８を介して行うことを
ブリッジ１７の機能としてもよい。
ッジ１７の機能は、システム・バス１２等のＭＣＡバス
とＰＣＩ拡張カードすなわち子カード２０が接続される
ＰＣＩバス１８との間のインターフェースを提供するこ
とである。本明細書では詳細には述べないが、アダプタ
回路１６とプレーナ上のＰＣＩローカル・バスとの間の
インターフェースを提供することもブリッジ１７に関連
する機能である。これによってアダプタ回路１６をなん
ら変更することなく、直接的にパーソナル・コンピュー
タのプレーナ上のＰＣＩローカル・バスに設置すること
ができる。最後に、システム・バス１２と、カード１４
上に含まれるいくつかのＭＣＡデバイス、例えばＮＶＲ
ＡＭ２２、ＶＲＡＭ２４及び他のデバイス２６との間の
インターフェースをＭＣＡバス２８を介して行うことを
ブリッジ１７の機能としてもよい。
【００２７】子カード２０は、アダプタ・カード１４の
機能を強化するための回路及び論理を備えている。例え
ば、アダプタ・カード１４が表示装置アダプタであっ
て、アダプタ回路１６が表示サブシステムに必要な要素
からなる場合、いくつかの事例において、ユーザが、Ｊ
ＰＥＧやＭＰＥＧによる画像圧縮アルゴリズム等のアル
ゴリズムを実行する回路を追加することによって、アダ
プタ・カード１４の機能を選択的に増強できることが望
ましいと考えることがある。アダプタ・カード１４の本
来の構造的、コスト的及び他の制限のために、上記のよ
うな付加的な機能を直接アダプタ・カード１４へ組入れ
ることは困難又は望ましくない場合がある。さらに、ユ
ーザは、ある場合にはＭＰＥＧアルゴリズムを用い、ま
た他の場合にはＪＰＥＧアルゴリズムを用いるような融
通性を求めることもある。またさらに、特定の画像圧縮
を実行するための回路と論理は、子カード２０のような
拡張カードによって実現され、このカードはアダプタ・
カード１４へ取外し可能に接続される。
機能を強化するための回路及び論理を備えている。例え
ば、アダプタ・カード１４が表示装置アダプタであっ
て、アダプタ回路１６が表示サブシステムに必要な要素
からなる場合、いくつかの事例において、ユーザが、Ｊ
ＰＥＧやＭＰＥＧによる画像圧縮アルゴリズム等のアル
ゴリズムを実行する回路を追加することによって、アダ
プタ・カード１４の機能を選択的に増強できることが望
ましいと考えることがある。アダプタ・カード１４の本
来の構造的、コスト的及び他の制限のために、上記のよ
うな付加的な機能を直接アダプタ・カード１４へ組入れ
ることは困難又は望ましくない場合がある。さらに、ユ
ーザは、ある場合にはＭＰＥＧアルゴリズムを用い、ま
た他の場合にはＪＰＥＧアルゴリズムを用いるような融
通性を求めることもある。またさらに、特定の画像圧縮
を実行するための回路と論理は、子カード２０のような
拡張カードによって実現され、このカードはアダプタ・
カード１４へ取外し可能に接続される。
【００２８】好適例では、子カード２０がＰＣＩ適合で
あり、すなわちＭＣＡバスではなくＰＣＩバス上に設置
されるべく設計されている。一方、アダプタ・カード１
４は、システム・バス１２等のＭＣＡバス上に設置され
るべく設計されたＭＣＡ適合デバイスである。従って、
子カード２０は、ＭＣＡによる信号とセット・アップ・
サイクルとを用いて最初にコンフィギュレーションを実
行された後、駆動されなければならないという事実に関
して問題が存在する。
あり、すなわちＭＣＡバスではなくＰＣＩバス上に設置
されるべく設計されている。一方、アダプタ・カード１
４は、システム・バス１２等のＭＣＡバス上に設置され
るべく設計されたＭＣＡ適合デバイスである。従って、
子カード２０は、ＭＣＡによる信号とセット・アップ・
サイクルとを用いて最初にコンフィギュレーションを実
行された後、駆動されなければならないという事実に関
して問題が存在する。
【００２９】ホスト１０内に実現されるメモリ「管理回
路」（図示せず）が、子カード２０上のＲＡＭやＲＯＭ
にアクセスできるように子カード２０にメモリ空間を確
実に割当てることにおいても問題が存在する。ホスト１
０は、アダプタ・カード１４と子カード２０とからなる
２つの別々のカードとしては見ておらず、アダプタ・カ
ード１４を単一のカードと見ているので、子カード２０
が自らの存在をメモリ「管理回路」に知らせる何らかの
手段をもっていない限り、メモリ空間はアダプタ・カー
ド１４にのみ割当てられる。本発明が課題とするのは、
これら２つの問題である。
路」（図示せず）が、子カード２０上のＲＡＭやＲＯＭ
にアクセスできるように子カード２０にメモリ空間を確
実に割当てることにおいても問題が存在する。ホスト１
０は、アダプタ・カード１４と子カード２０とからなる
２つの別々のカードとしては見ておらず、アダプタ・カ
ード１４を単一のカードと見ているので、子カード２０
が自らの存在をメモリ「管理回路」に知らせる何らかの
手段をもっていない限り、メモリ空間はアダプタ・カー
ド１４にのみ割当てられる。本発明が課題とするのは、
これら２つの問題である。
【００３０】図２は、図１のブリッジ１７の詳細なブロ
ック図である。ブリッジ１７は、システム・バス１２か
らのＭＣＡ信号をＰＣＩバス１８とインターフェースさ
せるためのＰＣＩインターフェース２００からなってお
り、以下に詳述する。ブリッジ１７は、さらに、まとめ
て２０２で示されているシステム・バス１２の３つの最
下位アドレス・ライン（Ａ（２−０））上の３つのビッ
ト・アドレスと、システム・バス１２上のＣＤＳＥＴＵ
Ｐライン２０４上のＣＤＳＥＴＵＰ信号とを受信するた
めに接続されたＰＯＳアドレス・デコーダ２０１を備え
ている。公知の技術であるが、ライン２０４上のＣＤＳ
ＥＴＵＰ信号は、アダプタ・カード１４が挿入された拡
張スロット（図示せず）を選択するためにホスト１０内
のシステム論理によって駆動される。ＣＤＳＥＴＵＰ信
号ライン２０４がアクティブであるとき、アダプタ・カ
ード１４が選択され、その８ビットのＰＯＳレジスタ０
から７へのアクセスが得られる。これらはまとめて２０
５で示されている。
ック図である。ブリッジ１７は、システム・バス１２か
らのＭＣＡ信号をＰＣＩバス１８とインターフェースさ
せるためのＰＣＩインターフェース２００からなってお
り、以下に詳述する。ブリッジ１７は、さらに、まとめ
て２０２で示されているシステム・バス１２の３つの最
下位アドレス・ライン（Ａ（２−０））上の３つのビッ
ト・アドレスと、システム・バス１２上のＣＤＳＥＴＵ
Ｐライン２０４上のＣＤＳＥＴＵＰ信号とを受信するた
めに接続されたＰＯＳアドレス・デコーダ２０１を備え
ている。公知の技術であるが、ライン２０４上のＣＤＳ
ＥＴＵＰ信号は、アダプタ・カード１４が挿入された拡
張スロット（図示せず）を選択するためにホスト１０内
のシステム論理によって駆動される。ＣＤＳＥＴＵＰ信
号ライン２０４がアクティブであるとき、アダプタ・カ
ード１４が選択され、その８ビットのＰＯＳレジスタ０
から７へのアクセスが得られる。これらはまとめて２０
５で示されている。
【００３１】カード立上げ又はコンフィギュレーション
のシーケンス中に、公知であるが、ＰＯＳレジスタ２０
５の１つが、ラインＡ（２−０）上のＰＯＳレジスタの
３つのビット・アドレスを駆動することによって書込み
又は読取りのために選択される。このアドレスはデコー
ダ２０１によりデコードされる。デコーダ２０１は、ラ
インＡ（２−０）によりアドレス指定されたＰＯＳレジ
スタを選択するために、ライン２０６を介してＰＯＳレ
ジスタ２０５へ信号を送る。それから、ホスト１０に記
憶されたアダプタ・カード１４のアダプタ記述ファイル
（ＡＤＦ）から読取られたコンフィギュレーション・デ
ータが、システム・バス１２のデータ・ラインＤ（７−
０）を介して選択されたＰＯＳレジスタに書込まれる。
これらのデータ・ラインはまとめてライン２０７として
示されている。
のシーケンス中に、公知であるが、ＰＯＳレジスタ２０
５の１つが、ラインＡ（２−０）上のＰＯＳレジスタの
３つのビット・アドレスを駆動することによって書込み
又は読取りのために選択される。このアドレスはデコー
ダ２０１によりデコードされる。デコーダ２０１は、ラ
インＡ（２−０）によりアドレス指定されたＰＯＳレジ
スタを選択するために、ライン２０６を介してＰＯＳレ
ジスタ２０５へ信号を送る。それから、ホスト１０に記
憶されたアダプタ・カード１４のアダプタ記述ファイル
（ＡＤＦ）から読取られたコンフィギュレーション・デ
ータが、システム・バス１２のデータ・ラインＤ（７−
０）を介して選択されたＰＯＳレジスタに書込まれる。
これらのデータ・ラインはまとめてライン２０７として
示されている。
【００３２】後述するが、ＰＯＳレジスタ４、６及び７
は、拡張ＰＯＳすなわちＸＰＯＳレジスタ空間２０７へ
アクセスするために用いられる。本発明の態様によれ
ば、ＸＰＯＳレジスタ１０ｈから１３ｈは、「ＰＣＩデ
バイス・コンフィギュレーション・レジスタ」として用
いるためにまとめて示されており、その構成と機能につ
いては、後に詳述する。さらに、ＸＰＯＳレジスタ１４
ｈから１Ａｈは、「ＰＳＩメモリ・アクセス制御レジス
タ」として用いるためにまとめて示されている。その構
成と機能については図４を参照して後に詳述する。
は、拡張ＰＯＳすなわちＸＰＯＳレジスタ空間２０７へ
アクセスするために用いられる。本発明の態様によれ
ば、ＸＰＯＳレジスタ１０ｈから１３ｈは、「ＰＣＩデ
バイス・コンフィギュレーション・レジスタ」として用
いるためにまとめて示されており、その構成と機能につ
いては、後に詳述する。さらに、ＸＰＯＳレジスタ１４
ｈから１Ａｈは、「ＰＳＩメモリ・アクセス制御レジス
タ」として用いるためにまとめて示されている。その構
成と機能については図４を参照して後に詳述する。
【００３３】公知であるが、ＸＰＯＳレジスタ空間２０
７内の所与のレジスタは、ＸＰＯＳレジスタ空間２０７
内のＸＰＯＳレジスタへの索引として用いられる１６ビ
ット値の最上位バイト（ＭＳＢ）及び最下位バイト（Ｌ
ＳＢ）をそれぞれＰＯＳレジスタ７及び６へ書込み、そ
の後ラインＡ（２−０）上で「１００ｂ」（以降、数字
の添字「ｂ」は２進数であることを示す）を駆動するこ
とによってＰＯＳレジスタ４を選択してアクセスされ
る。ＰＯＳレジスタ４の選択に応答して、ＰＯＳ４ＳＥ
ＬＥＣＴ信号が、ライン２１１上のＸＰＯＳデコーダ２
１０へ与えられ、これによってデコータ２１０がＰＯＳ
レジスタ７、６に記憶された１６ビット値をデコーディ
ングしかつこれを索引として選択ライン２１２のうちの
適切な１つをアクティブとすることによりＸＰＯＳレジ
スタを選択する。従って、ＸＰＯＳレジスタ１０ｈから
１Ａｈの中の１つに対するアクセスは、ＰＯＳレジスタ
７、６を用いてレジスタの中の適切な１つを索引付け
し、ＰＯＳレジスタ４へアクセスすることによって行わ
れる。この時点で、コンフィギュレーション・データ
が、ライン２０８を介して索引付けされたＸＰＯＳレジ
スタに対して書込み又は読取りできる。この方法におい
て、ＰＯＳレジスタ４は、ＰＯＳレジスタ７、６により
アドレス指定されたＸＰＯＳレジスタに対する「ウィン
ドウ（窓）」として機能する。
７内の所与のレジスタは、ＸＰＯＳレジスタ空間２０７
内のＸＰＯＳレジスタへの索引として用いられる１６ビ
ット値の最上位バイト（ＭＳＢ）及び最下位バイト（Ｌ
ＳＢ）をそれぞれＰＯＳレジスタ７及び６へ書込み、そ
の後ラインＡ（２−０）上で「１００ｂ」（以降、数字
の添字「ｂ」は２進数であることを示す）を駆動するこ
とによってＰＯＳレジスタ４を選択してアクセスされ
る。ＰＯＳレジスタ４の選択に応答して、ＰＯＳ４ＳＥ
ＬＥＣＴ信号が、ライン２１１上のＸＰＯＳデコーダ２
１０へ与えられ、これによってデコータ２１０がＰＯＳ
レジスタ７、６に記憶された１６ビット値をデコーディ
ングしかつこれを索引として選択ライン２１２のうちの
適切な１つをアクティブとすることによりＸＰＯＳレジ
スタを選択する。従って、ＸＰＯＳレジスタ１０ｈから
１Ａｈの中の１つに対するアクセスは、ＰＯＳレジスタ
７、６を用いてレジスタの中の適切な１つを索引付け
し、ＰＯＳレジスタ４へアクセスすることによって行わ
れる。この時点で、コンフィギュレーション・データ
が、ライン２０８を介して索引付けされたＸＰＯＳレジ
スタに対して書込み又は読取りできる。この方法におい
て、ＰＯＳレジスタ４は、ＰＯＳレジスタ７、６により
アドレス指定されたＸＰＯＳレジスタに対する「ウィン
ドウ（窓）」として機能する。
【００３４】以降、詳細に述べるが、ブリッジ１７は、
さらにＰＣＩインタフェース２００にライン２１５を介
して制御信号を与えるべく接続されたＰＣＩバス制御装
置２１４、ＸＰＯＳレジスタ１１ｈに記憶された値を受
信するために接続されたデコーダ２１６、及びバッファ
２１８を備えており、バッファ２１８の上位３つのバイ
トは、デコーダ２１６の出力を受信するために接続さ
れ、またＬＳＢは、ＸＰＯＳレジスタ１２ｈに記憶され
た値を受信するために接続されている。
さらにＰＣＩインタフェース２００にライン２１５を介
して制御信号を与えるべく接続されたＰＣＩバス制御装
置２１４、ＸＰＯＳレジスタ１１ｈに記憶された値を受
信するために接続されたデコーダ２１６、及びバッファ
２１８を備えており、バッファ２１８の上位３つのバイ
トは、デコーダ２１６の出力を受信するために接続さ
れ、またＬＳＢは、ＸＰＯＳレジスタ１２ｈに記憶され
た値を受信するために接続されている。
【００３５】ここで、ＰＣＩデバイス・コンフィギュレ
ーション・レジスタすなわちＸＰＯＳ１０ｈから１３ｈ
の構成と機能を詳細に述べる。ＸＰＯＳレジスタ１０ｈ
は、ブリッジ・イネーブル・レジスタとして示されてお
り、これは、子カード２０等の子カードが使用中である
か否か、及びアダプタ回路１６がアダプタ・カード１４
上もしくはプレーナのＰＣＩローカル・バス上のいずれ
に設置されているかによってブリッジ１７の機能を制御
するために用いられる。ブリッジ・イネーブル・レジス
タのビット０（「イネーブル・ビット」と称する）は、
子カード２０等の子カードが使用されているか否かによ
って、ブリッジ１７の動作をイネーブルとする（ビット
０＝０）か又はディスエ−ブルとする（ビット０＝１）
ために用いられる。ビット０の状態はまた、アダプタ回
路１６がＰＣＩバスをもつプレーナに直接接続されてい
るか否かにも依存する。直接接続されている場合は、ア
ダプタ回路１６に対してプレーナのＰＣＩローカル・バ
スとのインターフェースを行うＰＣＩインタフェースを
提供するために、ブリッジ１７がイネーブルとされる。
ーション・レジスタすなわちＸＰＯＳ１０ｈから１３ｈ
の構成と機能を詳細に述べる。ＸＰＯＳレジスタ１０ｈ
は、ブリッジ・イネーブル・レジスタとして示されてお
り、これは、子カード２０等の子カードが使用中である
か否か、及びアダプタ回路１６がアダプタ・カード１４
上もしくはプレーナのＰＣＩローカル・バス上のいずれ
に設置されているかによってブリッジ１７の機能を制御
するために用いられる。ブリッジ・イネーブル・レジス
タのビット０（「イネーブル・ビット」と称する）は、
子カード２０等の子カードが使用されているか否かによ
って、ブリッジ１７の動作をイネーブルとする（ビット
０＝０）か又はディスエ−ブルとする（ビット０＝１）
ために用いられる。ビット０の状態はまた、アダプタ回
路１６がＰＣＩバスをもつプレーナに直接接続されてい
るか否かにも依存する。直接接続されている場合は、ア
ダプタ回路１６に対してプレーナのＰＣＩローカル・バ
スとのインターフェースを行うＰＣＩインタフェースを
提供するために、ブリッジ１７がイネーブルとされる。
【００３６】ブリッジ・イネーブル・レジスタのビット
１（「設置ビット」）は、読取り専用であり、アダプタ
回路１６がプレーナのＰＣＩローカル・バス上に設置さ
れているか（ビット１＝０）又はアダプタ・カード１４
上に設置されているか（ビット１＝１）を識別する。ビ
ット１はまた、ブリッジ・イネーブル・レジスタの他の
全てのビットの有効性を制御することにより、この設置
ビットが０であるときは、ブリッジ・イネーブル・レジ
スタの残りのビットが任意の値をとるようにする。なぜ
なら、子カード２０は、パーソナル・コンピュータのプ
レーナ上のＰＣＩローカル・バスへ接続されているから
である。設置ビットが１であるときは、残りのビット
は、子カード２０に関するブリッジ１７の機能を制御す
るべく設定されなければならない。設置ビットの状態
（すなわち、０か１）は、ホスト１０のコンフィギュレ
ーション・レジスタ内のビットによって決定される。こ
のビットは、子カード２０がアダプタ・カード１４上に
あるか又はプレーナ上にあるかを示すものである。
１（「設置ビット」）は、読取り専用であり、アダプタ
回路１６がプレーナのＰＣＩローカル・バス上に設置さ
れているか（ビット１＝０）又はアダプタ・カード１４
上に設置されているか（ビット１＝１）を識別する。ビ
ット１はまた、ブリッジ・イネーブル・レジスタの他の
全てのビットの有効性を制御することにより、この設置
ビットが０であるときは、ブリッジ・イネーブル・レジ
スタの残りのビットが任意の値をとるようにする。なぜ
なら、子カード２０は、パーソナル・コンピュータのプ
レーナ上のＰＣＩローカル・バスへ接続されているから
である。設置ビットが１であるときは、残りのビット
は、子カード２０に関するブリッジ１７の機能を制御す
るべく設定されなければならない。設置ビットの状態
（すなわち、０か１）は、ホスト１０のコンフィギュレ
ーション・レジスタ内のビットによって決定される。こ
のビットは、子カード２０がアダプタ・カード１４上に
あるか又はプレーナ上にあるかを示すものである。
【００３７】ブリッジ・イネーブル・レジスタのビット
２（「デコード・ビット」と称する）は、減算アドレス
・デコーディング（ビット２＝０）又は減算／正アドレ
ス・デコーディング（ビット２＝１）のいずれがＰＣＩ
インタフェース２００によってサポートされるかを識別
する。正デコーディングは比較的速く、子カード２０等
のＰＣＩバス１８上の各ＰＣＩデバイスは、それに割当
てられたアドレス範囲のアドレスを探すことになる。減
算デコーディングは、ＰＣＩバス１８上の１つのデバイ
スによってのみ実現することができる。この場合は、子
カード２０である。なぜなら、このデバイスは、他のい
ずれかのエージェントによって正デコーディングされて
いない全てのアクセスを受入れるからである。減算デコ
ーディングは、デバイスが他の全てのバス・エージェン
トに各アクセスに関する「最初の拒絶の権利」を与えな
ければならないために、比較的遅い。
２（「デコード・ビット」と称する）は、減算アドレス
・デコーディング（ビット２＝０）又は減算／正アドレ
ス・デコーディング（ビット２＝１）のいずれがＰＣＩ
インタフェース２００によってサポートされるかを識別
する。正デコーディングは比較的速く、子カード２０等
のＰＣＩバス１８上の各ＰＣＩデバイスは、それに割当
てられたアドレス範囲のアドレスを探すことになる。減
算デコーディングは、ＰＣＩバス１８上の１つのデバイ
スによってのみ実現することができる。この場合は、子
カード２０である。なぜなら、このデバイスは、他のい
ずれかのエージェントによって正デコーディングされて
いない全てのアクセスを受入れるからである。減算デコ
ーディングは、デバイスが他の全てのバス・エージェン
トに各アクセスに関する「最初の拒絶の権利」を与えな
ければならないために、比較的遅い。
【００３８】デコード・ビットが１に設定されていると
き、子カードは減算デコーディングをサポートする。こ
の場合、ＰＣＩバス１８上の他の全てのデバイス（図示
せず）に、応答に先立ってＤＥＶＳＥＬ＃信号で応答す
ることを許可する。他のデバイスのいずれも、３個のＰ
ＣＩクロック以内にＤＥＶＳＥＬ＃ラインに信号を出さ
ないならば、ブリッジ１７は、ＰＣＩバス・マスタ（図
示せず）がシステム・バス１２との間でデータ転送しよ
うとしているとみなし、第４のクロック時点でこのライ
ンをアクティブに駆動する。もしアダプタ回路１６が選
択されれば、正デコーディングが用いられることにな
る。この場合は、アダプタ回路１６が、自身に割当てら
れたアドレス範囲内にあるアドレスをデコードした後、
３個のＰＣＩクロック以内にＤＥＶＳＥＬ＃信号を出
す。デコード・ビットが０に設定されているとき又は設
置ビットが１に設定されているときは、正デコーディン
グのみがサポートされる。残りのブリッジ・イネーブル
・レジスタのビット３から７のうち、ビット３から６
は、本発明とは関係ない使用のために予約されており、
またビット７は使用されない。
き、子カードは減算デコーディングをサポートする。こ
の場合、ＰＣＩバス１８上の他の全てのデバイス（図示
せず）に、応答に先立ってＤＥＶＳＥＬ＃信号で応答す
ることを許可する。他のデバイスのいずれも、３個のＰ
ＣＩクロック以内にＤＥＶＳＥＬ＃ラインに信号を出さ
ないならば、ブリッジ１７は、ＰＣＩバス・マスタ（図
示せず）がシステム・バス１２との間でデータ転送しよ
うとしているとみなし、第４のクロック時点でこのライ
ンをアクティブに駆動する。もしアダプタ回路１６が選
択されれば、正デコーディングが用いられることにな
る。この場合は、アダプタ回路１６が、自身に割当てら
れたアドレス範囲内にあるアドレスをデコードした後、
３個のＰＣＩクロック以内にＤＥＶＳＥＬ＃信号を出
す。デコード・ビットが０に設定されているとき又は設
置ビットが１に設定されているときは、正デコーディン
グのみがサポートされる。残りのブリッジ・イネーブル
・レジスタのビット３から７のうち、ビット３から６
は、本発明とは関係ない使用のために予約されており、
またビット７は使用されない。
【００３９】ＸＰＯＳレジスタ１１ｈは、ＰＣＩデバイ
スＩＤレジスタとして利用され、コンフィギュレーショ
ン・サイクルにおいて子カード２０上のいずれのＰＣＩ
デバイス（図示せず）が選択されるかを識別するために
用いられる。ＭＣＡバスのＣＤＳＥＴＵＰ信号は、ＰＣ
Ｉインタフェース２００上の１つのデバイスへのＩＤＳ
ＥＬ信号としてのみ通過することができるので、ＰＣＩ
デバイスＩＤレジスタの内容は、その選択されたデバイ
スの索引として用いられる。ＰＣＩデバイスＩＤレジス
タのビット４から０に記憶された５ビットは、デコーダ
２１６によりデコードされると、ＰＣＩバスＡＤ（３１
−８）ラインの１つをハイに駆動する。これらのライン
はそれぞれ子カード２０上の１つのＰＣＩデバイスへ接
続されている。このアクティブ・ハイ・ラインは、コン
フィギュレーションを行うべきＰＣＩデバイスの１つを
選択するためにＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号と関連
して用いられる。例えば、ＰＣＩデバイスＩＤレジスタ
のビット４から０が「０１００ｂ」であるならば、ＡＤ
（２０）ラインがハイに駆動され、このラインに接続さ
れたデバイスが選択される。
スＩＤレジスタとして利用され、コンフィギュレーショ
ン・サイクルにおいて子カード２０上のいずれのＰＣＩ
デバイス（図示せず）が選択されるかを識別するために
用いられる。ＭＣＡバスのＣＤＳＥＴＵＰ信号は、ＰＣ
Ｉインタフェース２００上の１つのデバイスへのＩＤＳ
ＥＬ信号としてのみ通過することができるので、ＰＣＩ
デバイスＩＤレジスタの内容は、その選択されたデバイ
スの索引として用いられる。ＰＣＩデバイスＩＤレジス
タのビット４から０に記憶された５ビットは、デコーダ
２１６によりデコードされると、ＰＣＩバスＡＤ（３１
−８）ラインの１つをハイに駆動する。これらのライン
はそれぞれ子カード２０上の１つのＰＣＩデバイスへ接
続されている。このアクティブ・ハイ・ラインは、コン
フィギュレーションを行うべきＰＣＩデバイスの１つを
選択するためにＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号と関連
して用いられる。例えば、ＰＣＩデバイスＩＤレジスタ
のビット４から０が「０１００ｂ」であるならば、ＡＤ
（２０）ラインがハイに駆動され、このラインに接続さ
れたデバイスが選択される。
【００４０】ＸＰＯＳレジスタ１２ｈは、ＰＣＩコンフ
ィギュレーション・アドレス・レジスタとして利用さ
れ、コンフィギュレーション・サイクルにおいて、ＰＣ
ＩデバイスＩＤレジスタと関連して選択されたＰＣＩデ
バイス（ＰＣＩデバイスＩＤレジスタの内容により指示
される）のＰＣＩコンフィギュレーション・データのバ
イトへアクセスするために用いられる。ＰＣＩコンフィ
ギュレーション・アドレス・レジスタのビット７から０
は、コンフィギュレーション・サイクルにおいてアクセ
スするために、選択されたデバイスのコンフィギュレー
ション・データの２５６バイトの１つへの索引として用
いられる。ＰＣＩコンフィギュレーション・データ空間
のマップを以下の表２に示す。
ィギュレーション・アドレス・レジスタとして利用さ
れ、コンフィギュレーション・サイクルにおいて、ＰＣ
ＩデバイスＩＤレジスタと関連して選択されたＰＣＩデ
バイス（ＰＣＩデバイスＩＤレジスタの内容により指示
される）のＰＣＩコンフィギュレーション・データのバ
イトへアクセスするために用いられる。ＰＣＩコンフィ
ギュレーション・アドレス・レジスタのビット７から０
は、コンフィギュレーション・サイクルにおいてアクセ
スするために、選択されたデバイスのコンフィギュレー
ション・データの２５６バイトの１つへの索引として用
いられる。ＰＣＩコンフィギュレーション・データ空間
のマップを以下の表２に示す。
【００４１】 表２ バイト 記述 アクセス形式 −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０−１ｈ ベンダ識別 読取り専用 ２−３ｈ デバイス識別 読取り専用 ４−５ｈ コマンド 読取り／書込み ６−７ｈ 状態 読取り／書込み ８ｈ 修正ＩＤ 読取り専用 ９−Ｂｈ クラス・コード 読取り専用 Ｃｈ キャッシュ・ライン・サイズ 読取り／書込み Ｄｈ 遅延タイマ 読取り／書込み Ｅｈ ヘッダ形式 読取り専用 Ｆｈ 組込み自己検査 読取り／専用 １０ｈ−２７ｈ ベース・アドレス・レジスタ 読取り／書込み ２８ｈ−２Ｆｈ 予約済 − ３０ｈ−３３ｈ 拡張ＲＯＭベース・アドレス 読取り／書込み ３４ｈ−３７ｈ 予約済 − ３８ｈ−３Ｂｈ 予約済 − ３Ｃｈ 割込みライン 読取り専用 ３Ｄｈ 割込みピン 読取り専用 ３Ｅｈ Ｍｉｎ＿ＧＮＴ 読取り専用 ３Ｆｈ Ｍａｘ＿ＬＡＴ 読取り専用 ４０ｈ−ＦＦｈ デバイス固有 −
【００４２】ＸＰＯＳレジスタ１３ｈは、「ＰＣＩコン
フィギュレーション・データ」として利用される。ＸＰ
ＯＳデコータ２１０がＸＰＯＳレジスタ１３ｈへのアク
セスをデコードすると、ＰＣＩコンフィギュレーション
・データ選択信号が、ライン２２０を介してＰＣＩバス
制御装置２１４へ伝送される。ライン２２０上のこの信
号を受信したことに応答して、ＰＣＩバス制御装置２１
４がＰＣＩインタフェース２００に対して制御信号を伝
送することによって、ＰＣＩインタフェース２００は、
システム・バス１２からＰＣＩバス１８上へデータを通
過させる。この方法により、ＸＰＯＳレジスタ１３ｈを
介して、選択されたＰＣＩデバイスの選択されたＰＣＩ
コンフィギュレーション・バイト・アドレス（ＰＣＩコ
ンフィギュレーション・アドレス・レジスタにより指定
された）へデータが書込まれる。
フィギュレーション・データ」として利用される。ＸＰ
ＯＳデコータ２１０がＸＰＯＳレジスタ１３ｈへのアク
セスをデコードすると、ＰＣＩコンフィギュレーション
・データ選択信号が、ライン２２０を介してＰＣＩバス
制御装置２１４へ伝送される。ライン２２０上のこの信
号を受信したことに応答して、ＰＣＩバス制御装置２１
４がＰＣＩインタフェース２００に対して制御信号を伝
送することによって、ＰＣＩインタフェース２００は、
システム・バス１２からＰＣＩバス１８上へデータを通
過させる。この方法により、ＸＰＯＳレジスタ１３ｈを
介して、選択されたＰＣＩデバイスの選択されたＰＣＩ
コンフィギュレーション・バイト・アドレス（ＰＣＩコ
ンフィギュレーション・アドレス・レジスタにより指定
された）へデータが書込まれる。
【００４３】図３は、ＰＣＩ子カード２０のコンフィギ
ュレーションを行うための本発明による方法の流れ図で
ある。ステップ３００において、「００ｈ」がＰＯＳレ
ジスタ７へ書込まれ、「１０ｈ」がＰＯＳレジスタ６へ
書込まれる。ここで、ＰＯＳレジスタ６に対する書込み
及び読取りは公知の技術であるので、詳細には説明しな
い。ステップ３０２において、２進値のゼロが、ＰＯＳ
レジスタ４のビット２及び０へ書込まれる。ステップ３
００と３０２とによる効果は、ブリッジ・イネーブル・
レジスタのイネーブル・ビットとデコード・ビットとを
設定することにより、ブリッジ１７をイネーブルとしか
つ減算デコーディングをイネーブルとすることである。
前述のように、設置ビットはシステム論理によって設定
される。
ュレーションを行うための本発明による方法の流れ図で
ある。ステップ３００において、「００ｈ」がＰＯＳレ
ジスタ７へ書込まれ、「１０ｈ」がＰＯＳレジスタ６へ
書込まれる。ここで、ＰＯＳレジスタ６に対する書込み
及び読取りは公知の技術であるので、詳細には説明しな
い。ステップ３０２において、２進値のゼロが、ＰＯＳ
レジスタ４のビット２及び０へ書込まれる。ステップ３
００と３０２とによる効果は、ブリッジ・イネーブル・
レジスタのイネーブル・ビットとデコード・ビットとを
設定することにより、ブリッジ１７をイネーブルとしか
つ減算デコーディングをイネーブルとすることである。
前述のように、設置ビットはシステム論理によって設定
される。
【００４４】ステップ３０４において、「１１ｈ」がＰ
ＯＳレジスタ６へ書込まれる。ステップ３０６におい
て、５ビットのエンコーディング（コード化）された値
がＰＯＳレジスタ４へ書込まれる。この値は、コンフィ
ギュレーション・サイクルにおいて選択される子カード
２０上のＰＣＩデバイスを識別するためのものである。
ステップ３０４と３０６とによる効果は、５ビットのエ
ンコーディングされた値をＰＣＩデバイスＩＤレジスタ
へ書込むことである。再び図２を参照すると、ＰＣＩデ
バイスＩＤレジスタへ書込まれる５ビット値は、デコー
ダ２１６へ入力されてデコーディングされ、デコーダ２
１６の２４個の出力ラインのうちの１つをハイに駆動す
る。ラインＯ（２３−０）上の２４個の出力ビットは、
バッファ２１８のビット３１から８にそれぞれ記憶され
る。後述するように、バッファ２１８のビット３１から
８に記憶された値は、ＰＣＩインタフェース２００によ
って、ＰＣＩＡＤ（３１−８）ラインの１つをアクティ
ブとするために用いられる。このアクティブ・ライン
は、ＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号に関連して用いら
れることにより、コンフィギュレーションされるＰＣＩ
バス２１８上のＰＣＩデバイスを選択する。例えば、も
しエンコーディングされた５ビットの値が「０１０１１
ｂ」であったならば、デコーダ２１６の出力ラインＯ
（１９）がアクティブに駆動され、ラインＡＤ（１９）
に接続されたＰＣＩデバイスがコンフィギュレーション
のために選択される。システム・バス１２からのＣＤＳ
ＥＴＵＰ信号は、ＰＣＩインタフェース２００上の１つ
のデバイスに対してのみ通過させることができるので、
この解決方法は、初期のカード立上げにおいて、多数の
選択枝を可能とする。
ＯＳレジスタ６へ書込まれる。ステップ３０６におい
て、５ビットのエンコーディング（コード化）された値
がＰＯＳレジスタ４へ書込まれる。この値は、コンフィ
ギュレーション・サイクルにおいて選択される子カード
２０上のＰＣＩデバイスを識別するためのものである。
ステップ３０４と３０６とによる効果は、５ビットのエ
ンコーディングされた値をＰＣＩデバイスＩＤレジスタ
へ書込むことである。再び図２を参照すると、ＰＣＩデ
バイスＩＤレジスタへ書込まれる５ビット値は、デコー
ダ２１６へ入力されてデコーディングされ、デコーダ２
１６の２４個の出力ラインのうちの１つをハイに駆動す
る。ラインＯ（２３−０）上の２４個の出力ビットは、
バッファ２１８のビット３１から８にそれぞれ記憶され
る。後述するように、バッファ２１８のビット３１から
８に記憶された値は、ＰＣＩインタフェース２００によ
って、ＰＣＩＡＤ（３１−８）ラインの１つをアクティ
ブとするために用いられる。このアクティブ・ライン
は、ＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号に関連して用いら
れることにより、コンフィギュレーションされるＰＣＩ
バス２１８上のＰＣＩデバイスを選択する。例えば、も
しエンコーディングされた５ビットの値が「０１０１１
ｂ」であったならば、デコーダ２１６の出力ラインＯ
（１９）がアクティブに駆動され、ラインＡＤ（１９）
に接続されたＰＣＩデバイスがコンフィギュレーション
のために選択される。システム・バス１２からのＣＤＳ
ＥＴＵＰ信号は、ＰＣＩインタフェース２００上の１つ
のデバイスに対してのみ通過させることができるので、
この解決方法は、初期のカード立上げにおいて、多数の
選択枝を可能とする。
【００４５】ステップ３０８において、「１２ｈ」がＰ
ＯＳレジスタ６に書込まれる。ステップ３１０におい
て、２５６バイトのコンフィギュレーション・アドレス
空間のバイトに対応する「００ｈ」と「ＦＦｈ」の間の
値が、ＰＯＳレジスタ４に書込まれる。ステップ３０８
とステップ３１０とによる効果は、ＰＣＩコンフィギュ
レーション・アドレス・レジスタに、アクセスされるＰ
ＣＩコンフィギュレーション・データ・バイトのアドレ
スを書込むことである。このレジスタのビット７から０
は、それぞれバッファ２１８のビット７から０へ書込ま
れる。ＰＣＩインタフェース２００は、ＰＣＩ（７−
０）ラインを駆動するためにビット７から０をそれぞれ
利用して、ＰＣＩコンフィギュレーション動作において
ＰＣＩコンフィギュレーション・データ・バイト（図２
参照）の１つをアドレス指定する。
ＯＳレジスタ６に書込まれる。ステップ３１０におい
て、２５６バイトのコンフィギュレーション・アドレス
空間のバイトに対応する「００ｈ」と「ＦＦｈ」の間の
値が、ＰＯＳレジスタ４に書込まれる。ステップ３０８
とステップ３１０とによる効果は、ＰＣＩコンフィギュ
レーション・アドレス・レジスタに、アクセスされるＰ
ＣＩコンフィギュレーション・データ・バイトのアドレ
スを書込むことである。このレジスタのビット７から０
は、それぞれバッファ２１８のビット７から０へ書込ま
れる。ＰＣＩインタフェース２００は、ＰＣＩ（７−
０）ラインを駆動するためにビット７から０をそれぞれ
利用して、ＰＣＩコンフィギュレーション動作において
ＰＣＩコンフィギュレーション・データ・バイト（図２
参照）の１つをアドレス指定する。
【００４６】ステップ３１２において、ＰＯＳレジスタ
６に「１３ｈ」が書込まれる。ステップ３０４と３０６
で選択されたＰＣＩデバイスの、ステップ３０８と３１
０で選択されたＰＣＩコンフィギュレーション・データ
・バイトに対し、ステップ３１４においてＰＯＳレジス
タ４を介して読取り又は書込みすることができる。ステ
ップ３１６において、ステップ３０４と３０６で選択さ
れたデバイスのアクセスされるべきいずれかのコンフィ
ギュレーション・バイトが残っているか否かの判断がな
される。もし残っていれば、このプロセスはステップ３
０８へ戻り、同じＰＣＩデバイスの別のＰＣＩコンフィ
ギュレーション・データ・バイトの選択及び読取りもし
くは書込みを行うために、ステップ３０８から３１４が
繰返される。ステップ３１６において、もしアクセスさ
れるべき及び初期化されるべきコンフィギュレーション
・データが残っていないならば、このプロセスはステッ
プ３１８へ進む。ステップ３１８で、バス１８上の別の
ＰＣＩデバイスに関する別のＰＣＩ動作が必要か否かを
判断する。もし必要であれば、プロセスはステップ３０
４へ戻り、別のＰＣＩデバイスを選択しかつそのコンフ
ィギュレーション・メモリ空間を初期化するために、ス
テップ３０４から３１４が繰返される。必要でないなら
ば、このプロセスはステップ３２０で終了する。
６に「１３ｈ」が書込まれる。ステップ３０４と３０６
で選択されたＰＣＩデバイスの、ステップ３０８と３１
０で選択されたＰＣＩコンフィギュレーション・データ
・バイトに対し、ステップ３１４においてＰＯＳレジス
タ４を介して読取り又は書込みすることができる。ステ
ップ３１６において、ステップ３０４と３０６で選択さ
れたデバイスのアクセスされるべきいずれかのコンフィ
ギュレーション・バイトが残っているか否かの判断がな
される。もし残っていれば、このプロセスはステップ３
０８へ戻り、同じＰＣＩデバイスの別のＰＣＩコンフィ
ギュレーション・データ・バイトの選択及び読取りもし
くは書込みを行うために、ステップ３０８から３１４が
繰返される。ステップ３１６において、もしアクセスさ
れるべき及び初期化されるべきコンフィギュレーション
・データが残っていないならば、このプロセスはステッ
プ３１８へ進む。ステップ３１８で、バス１８上の別の
ＰＣＩデバイスに関する別のＰＣＩ動作が必要か否かを
判断する。もし必要であれば、プロセスはステップ３０
４へ戻り、別のＰＣＩデバイスを選択しかつそのコンフ
ィギュレーション・メモリ空間を初期化するために、ス
テップ３０４から３１４が繰返される。必要でないなら
ば、このプロセスはステップ３２０で終了する。
【００４７】図４は、図１のブリッジ１７の一部を示し
ており、この部分は、子カード２０にメモリ空間を割当
てかつその後パーソナル・コンピュータ８のメモリ・マ
ネージャ（図示せず）によって上書きされないことを確
保するためのものである。図４に示すように、ＰＣＩメ
モリ・アクセス制御レジスタすなわちＸＰＯＳレジスタ
１４ｈから１Ａｈは、ライン３００を介してＰＣＩバス
制御装置２１４へ接続されている。後述するように、Ｐ
ＣＩバス制御装置２１４は、所与のデコーディング動作
及び比較動作を実行し、ＰＣＩインタフェース２００に
対してその動作を制御するための制御信号を与える。Ｐ
ＣＩメモリ・アクセス制御レジスタの構成及び機能を以
下に詳述する。
ており、この部分は、子カード２０にメモリ空間を割当
てかつその後パーソナル・コンピュータ８のメモリ・マ
ネージャ（図示せず）によって上書きされないことを確
保するためのものである。図４に示すように、ＰＣＩメ
モリ・アクセス制御レジスタすなわちＸＰＯＳレジスタ
１４ｈから１Ａｈは、ライン３００を介してＰＣＩバス
制御装置２１４へ接続されている。後述するように、Ｐ
ＣＩバス制御装置２１４は、所与のデコーディング動作
及び比較動作を実行し、ＰＣＩインタフェース２００に
対してその動作を制御するための制御信号を与える。Ｐ
ＣＩメモリ・アクセス制御レジスタの構成及び機能を以
下に詳述する。
【００４８】ＸＰＯＳレジスタ１４ｈは、ブリッジＲＡ
Ｍ空きサイズ・レジスタとして利用される。これは、シ
ステム・バス１２に対して子カード２０へのメモリ・ア
クセスの制限を設定するために用いられる。ビット０の
状態は、子カード２０がアダプタ１４上に存在するか否
かによって、そしてもし存在するならば、子カード２０
がＲＡＭを含むか否かによって、そのＲＡＭの空きがデ
ィスエーブル状態（ビット０＝０）かイネーブル状態
（ビット０＝１）かを決定する。ＲＡＭの空きがイネー
ブル状態（ビット０＝１）であるとき、ビット４から１
は、子カード２０がもつ使用可能なメモリの量を示す１
０進値Ｘを、２進値で記憶するために用いられる。この
とき、使用可能なメモリの量は、２(X+2)ｋバイトに等
しい。例えば、もしビット４から１が、「１０１０ｂ」
（すなわちＸ＝１０）であるなら、使用可能なメモリの
量は、２(10+2)ｋバイトすなわち４０９６ｋバイトとな
る。
Ｍ空きサイズ・レジスタとして利用される。これは、シ
ステム・バス１２に対して子カード２０へのメモリ・ア
クセスの制限を設定するために用いられる。ビット０の
状態は、子カード２０がアダプタ１４上に存在するか否
かによって、そしてもし存在するならば、子カード２０
がＲＡＭを含むか否かによって、そのＲＡＭの空きがデ
ィスエーブル状態（ビット０＝０）かイネーブル状態
（ビット０＝１）かを決定する。ＲＡＭの空きがイネー
ブル状態（ビット０＝１）であるとき、ビット４から１
は、子カード２０がもつ使用可能なメモリの量を示す１
０進値Ｘを、２進値で記憶するために用いられる。この
とき、使用可能なメモリの量は、２(X+2)ｋバイトに等
しい。例えば、もしビット４から１が、「１０１０ｂ」
（すなわちＸ＝１０）であるなら、使用可能なメモリの
量は、２(10+2)ｋバイトすなわち４０９６ｋバイトとな
る。
【００４９】ＸＰＯＳレジスタ１５ｈ、１６ｈ及び１７
ｈは、ブリッジＲＡＭ空きアドレス・レジスタとして利
用される。これは、８ｋバイト単位に基づいた子カード
２０のメモリの開始アドレスからなる２４ビットのアド
レスを含んでいる。ＭＣＡメモリ・サイクルがデコーデ
ィングする間、ＰＣＩバス制御装置２１４は、ブリッジ
ＲＡＭ空きサイズ・レジスタ及びブリッジＲＡＭ空きア
ドレス・レジスタに記憶された値を用いて、子カード２
０に搭載されたＲＡＭ（図示せず）がアクセスされてい
るか否かを判断する。ＸＰＯＳレジスタ１５ｈに記憶さ
れた値は、ブリッジＲＡＭ空きアドレス・レジスタの最
上位バイト（ＭＳＢ）からなり、ＸＰＯＳレジスタ１７
ｈに記憶された値は、ブリッジＲＡＭ空きアドレス・レ
ジスタの最下位バイト（ＬＳＢ）からなる。子カードの
ＲＡＭの空きの開始位置が８ｋバイト単位に基づいてい
るので、ブリッジＲＡＭ空きアドレス・レジスタのビッ
ト４から０すなわちＸＰＯＳレジスタ１７ｈのビット４
から０は任意であって、これらのビットの状態は比較を
するために用いられない。
ｈは、ブリッジＲＡＭ空きアドレス・レジスタとして利
用される。これは、８ｋバイト単位に基づいた子カード
２０のメモリの開始アドレスからなる２４ビットのアド
レスを含んでいる。ＭＣＡメモリ・サイクルがデコーデ
ィングする間、ＰＣＩバス制御装置２１４は、ブリッジ
ＲＡＭ空きサイズ・レジスタ及びブリッジＲＡＭ空きア
ドレス・レジスタに記憶された値を用いて、子カード２
０に搭載されたＲＡＭ（図示せず）がアクセスされてい
るか否かを判断する。ＸＰＯＳレジスタ１５ｈに記憶さ
れた値は、ブリッジＲＡＭ空きアドレス・レジスタの最
上位バイト（ＭＳＢ）からなり、ＸＰＯＳレジスタ１７
ｈに記憶された値は、ブリッジＲＡＭ空きアドレス・レ
ジスタの最下位バイト（ＬＳＢ）からなる。子カードの
ＲＡＭの空きの開始位置が８ｋバイト単位に基づいてい
るので、ブリッジＲＡＭ空きアドレス・レジスタのビッ
ト４から０すなわちＸＰＯＳレジスタ１７ｈのビット４
から０は任意であって、これらのビットの状態は比較を
するために用いられない。
【００５０】ＸＰＯＳレジスタ１８ｈは、ブリッジＲＯ
Ｍ空きアドレス・レジスタとして利用される。これは、
子カード２０の全てのＲＯＭ空間の位置を示すために用
いられる。子カードは、ＲＯＭ領域を２ｋバイトのみ許
容されており、このレジスタのビット７から１に記憶さ
れたエンコーディングされた値は、この２ｋバイト領域
の位置を示している。ビット０は、子カードがＲＯＭを
備えているか否かによって、このＲＯＭの空きをディス
エーブル（ビット０＝０）又はイネーブル（ビット０＝
１）のいずれかにするために用いられる。ブリッジＲＯ
Ｍ空きアドレス・レジスタに記憶された値は、以下の表
３に示されるようにエンコーディングされている。
Ｍ空きアドレス・レジスタとして利用される。これは、
子カード２０の全てのＲＯＭ空間の位置を示すために用
いられる。子カードは、ＲＯＭ領域を２ｋバイトのみ許
容されており、このレジスタのビット７から１に記憶さ
れたエンコーディングされた値は、この２ｋバイト領域
の位置を示している。ビット０は、子カードがＲＯＭを
備えているか否かによって、このＲＯＭの空きをディス
エーブル（ビット０＝０）又はイネーブル（ビット０＝
１）のいずれかにするために用いられる。ブリッジＲＯ
Ｍ空きアドレス・レジスタに記憶された値は、以下の表
３に示されるようにエンコーディングされている。
【００５１】 表３ エンコーディングされた値 ＲＯＭの空き −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００ｈ ０００Ｃ００００ｈ−０００Ｃ０７ＦＦｈ ０１ｈ ０００Ｃ０８００ｈ−０００Ｃ０ＦＦＦｈ ０２ｈ ０００Ｃ１０００ｈ−０００Ｃ１７ＦＦｈ ・ ・ ・ ・ ・ ・ ３Ｄｈ ０００ＤＥ８００ｈ−０００ＤＥＦＦＦｈ ３Ｅｈ ０００ＤＥ０００ｈ−０００ＤＥ７ＦＦｈ ３Ｆｈ ０００ＤＦ８００ｈ−０００ＤＦＦＦＦｈ
【００５２】ブリッジＲＡＭ空きサイズ・レジスタに記
憶された値は、ＰＣＩバス制御装置２１４によりデコー
ディングされ、ブリッジＲＡＭ空きアドレス・レジスタ
（ＸＰＯＳレジスタ１５ｈ−１７ｈ）に記憶された値と
ともに、子カード２０のＭＣＡスレーブ動作選択を制御
するために用いられる。例えば、もしブリッジＲＡＭの
空きがイネーブル状態（すなわち、ブリッジＲＡＭ空き
サイズ・レジスタのビット０＝１）であれば、システム
・バス１２上の１９本の最上位アドレス・ライン（８ｋ
バイト単位のため）が、ブリッジ１７のＰＣＩバス制御
装置２１４によってデコーディングされることになる。
もしこのデコーディングされたアドレスが、ブリッジＲ
ＡＭ空きアドレス・レジスタに含まれる値と同じ位置か
又は越えている位置から始まりかつブリッジＲＡＭ空き
サイズ・レジスタによって指定される範囲を越えていな
ければ、ＰＣＩ制御装置２１４は、ＰＣＩバス１８を介
して子カード２０に対するＰＣＩ動作を開始する。
憶された値は、ＰＣＩバス制御装置２１４によりデコー
ディングされ、ブリッジＲＡＭ空きアドレス・レジスタ
（ＸＰＯＳレジスタ１５ｈ−１７ｈ）に記憶された値と
ともに、子カード２０のＭＣＡスレーブ動作選択を制御
するために用いられる。例えば、もしブリッジＲＡＭの
空きがイネーブル状態（すなわち、ブリッジＲＡＭ空き
サイズ・レジスタのビット０＝１）であれば、システム
・バス１２上の１９本の最上位アドレス・ライン（８ｋ
バイト単位のため）が、ブリッジ１７のＰＣＩバス制御
装置２１４によってデコーディングされることになる。
もしこのデコーディングされたアドレスが、ブリッジＲ
ＡＭ空きアドレス・レジスタに含まれる値と同じ位置か
又は越えている位置から始まりかつブリッジＲＡＭ空き
サイズ・レジスタによって指定される範囲を越えていな
ければ、ＰＣＩ制御装置２１４は、ＰＣＩバス１８を介
して子カード２０に対するＰＣＩ動作を開始する。
【００５３】同様に、もしブリッジＲＯＭの空きがイネ
ーブル状態（すなわち、ブリッジＲＯＭアドレス・レジ
スタのビット０＝１）であり、かつデコーディングされ
たアドレスが、ＰＣＩバス制御装置２１４によりデコー
ディングされたブリッジＲＯＭアドレス・レジスタに含
まれる値によって示される範囲内にあるならば、ＰＣＩ
バス制御装置２１４は、ＰＣＩバス１８を介して子カー
ド２０に対するＰＣＩ動作を開始する。
ーブル状態（すなわち、ブリッジＲＯＭアドレス・レジ
スタのビット０＝１）であり、かつデコーディングされ
たアドレスが、ＰＣＩバス制御装置２１４によりデコー
ディングされたブリッジＲＯＭアドレス・レジスタに含
まれる値によって示される範囲内にあるならば、ＰＣＩ
バス制御装置２１４は、ＰＣＩバス１８を介して子カー
ド２０に対するＰＣＩ動作を開始する。
【００５４】上記の説明に関して、いくつかの一般的な
特徴をここでみてみる。第１に、子カード２０が、その
搭載したＲＡＭの量を示すためにそのＰＣＩコンフィギ
ュレーション空間にデータ・バイトをもたなければなら
ない。次に、子カード２０は、その搭載ＲＡＭよりも小
さい大きさの空き領域で動作できなければならない。ま
たさらに、もし子カード２０が２ｋバイト以上の搭載Ｒ
ＯＭをもっているならば、２ｋバイトの空きの制限内で
動作できなければならない。子カード２０がＲＡＭ及び
ＲＯＭの空きに関する上記の要求を処理する方法は、デ
バイス固有であって本発明の一部ではない。
特徴をここでみてみる。第１に、子カード２０が、その
搭載したＲＡＭの量を示すためにそのＰＣＩコンフィギ
ュレーション空間にデータ・バイトをもたなければなら
ない。次に、子カード２０は、その搭載ＲＡＭよりも小
さい大きさの空き領域で動作できなければならない。ま
たさらに、もし子カード２０が２ｋバイト以上の搭載Ｒ
ＯＭをもっているならば、２ｋバイトの空きの制限内で
動作できなければならない。子カード２０がＲＡＭ及び
ＲＯＭの空きに関する上記の要求を処理する方法は、デ
バイス固有であって本発明の一部ではない。
【００５５】さらに、子カード２０が搭載ＲＯＭをもつ
ならば、ＲＡＭとＲＯＭの空き同士が重なり合う状態に
おいて動作できなければならない。例えば、子カード２
０のＲＡＭの空きがＣ００００ｈからＤ００００ｈまで
の範囲の８ｋバイトである場合、ＲＡＭの空きとＲＯＭ
の空きは、同じ開始アドレスをもつことになる。それ
故、子カード２０は、ＲＡＭとＲＯＭとの間の調整をす
るための何らかの手段を提供することによって、空きを
共有できるようにしなければならない。次に、子カード
２０がそのＲＡＭの空きが８ｋバイトではなく６ｋバイ
トであることを検知しかつ６ｋバイトのＲＡＭ空きで動
作できなければならない場合に、子カード２０は、ＲＡ
Ｍの空きの最初の２ｋバイトをディスエーブルとする機
能を備えていなければならない。ここでも、この処理が
なされる方法はデバイス固有であるため、本発明の一部
ではない。
ならば、ＲＡＭとＲＯＭの空き同士が重なり合う状態に
おいて動作できなければならない。例えば、子カード２
０のＲＡＭの空きがＣ００００ｈからＤ００００ｈまで
の範囲の８ｋバイトである場合、ＲＡＭの空きとＲＯＭ
の空きは、同じ開始アドレスをもつことになる。それ
故、子カード２０は、ＲＡＭとＲＯＭとの間の調整をす
るための何らかの手段を提供することによって、空きを
共有できるようにしなければならない。次に、子カード
２０がそのＲＡＭの空きが８ｋバイトではなく６ｋバイ
トであることを検知しかつ６ｋバイトのＲＡＭ空きで動
作できなければならない場合に、子カード２０は、ＲＡ
Ｍの空きの最初の２ｋバイトをディスエーブルとする機
能を備えていなければならない。ここでも、この処理が
なされる方法はデバイス固有であるため、本発明の一部
ではない。
【００５６】パーソナル・コンピュータ１０のＤＯＳ起
動時にポーリングされた際に、Ｃ００００ｈからＤ００
００ｈまでのアドレス範囲のＲＡＭやＲＯＭの空きを割
当てられる子カード２０等の装置は、正しいＲＯＭシグ
ネチャにより応答しなければならない。そうすることに
よって、ホスト１０のメモリ・マネージャが、子カード
２０へ割当てられたメモリの空きを再割当てしないよう
になる。従って、ＤＯＳ起動において、空きのオフセッ
ト「００ｈ」は、「５５ｈ」の値を含まねばならず、オ
フセット「０１ｈ」は「ＡＡｈ」の値を含まねばなら
ず、そしてオフセット「０２ｈ」は、２ｋバイト又は８
ｋバイトに対してそれぞれ「０４ｈ」又は「１０ｈ」の
値を含まねばならない。この必要性は、以下のように処
理される。すなわち、メモリ・マネージャ制御レジスタ
であるＸＰＯＳレジスタ１９及びメモリ・マネージャ・
データ・レジスタであるＸＰＯＳレジスタ１Ａｈに含ま
れるデータに基づいて、アダプタ・カード１４が、その
ブリッジ１７にこれらのオフセットに対して応答させる
ことによって処理される。
動時にポーリングされた際に、Ｃ００００ｈからＤ００
００ｈまでのアドレス範囲のＲＡＭやＲＯＭの空きを割
当てられる子カード２０等の装置は、正しいＲＯＭシグ
ネチャにより応答しなければならない。そうすることに
よって、ホスト１０のメモリ・マネージャが、子カード
２０へ割当てられたメモリの空きを再割当てしないよう
になる。従って、ＤＯＳ起動において、空きのオフセッ
ト「００ｈ」は、「５５ｈ」の値を含まねばならず、オ
フセット「０１ｈ」は「ＡＡｈ」の値を含まねばなら
ず、そしてオフセット「０２ｈ」は、２ｋバイト又は８
ｋバイトに対してそれぞれ「０４ｈ」又は「１０ｈ」の
値を含まねばならない。この必要性は、以下のように処
理される。すなわち、メモリ・マネージャ制御レジスタ
であるＸＰＯＳレジスタ１９及びメモリ・マネージャ・
データ・レジスタであるＸＰＯＳレジスタ１Ａｈに含ま
れるデータに基づいて、アダプタ・カード１４が、その
ブリッジ１７にこれらのオフセットに対して応答させる
ことによって処理される。
【００５７】メモリ・マネージャ制御レジスタのビット
１から０は、ブリッジ１７のデータ・フロー・モードを
設定するために用いられる。ビット７から２は用いられ
ない。ブリッジ１７が通過モード（ビット１から０＝０
０ｂ）に設定されたとき、システム・バス１２からのア
ドレスがブリッジ１７を通ってＰＣＩインタフェース２
００へそしてＰＣＩバス１８へと渡される。データ・フ
ロー・モードがＲＡＭ（ビット１から０＝０１ｂ）又は
ＲＯＭ（ビット１から０＝１０ｂ）に設定されていると
き、ブリッジ１７は、ＲＯＭシグネチャについてのデー
タを与える（オフセット「００ｈ」、「０１ｈ」及び
「０２ｈ」）。オフセット「００ｈ」及び０「１ｈ」
は、それぞれハード的に「５５ｈ」及び「ＡＡｈ」にコ
ード化される。オフセット「０２ｈ」についてのデータ
は、メモリ・マネージャ・データ・レジスタによって与
えられ、このデータは、子カード２０に対して割当てら
れている空きが２ｋバイトであるか８ｋバイトであるか
によってそれぞれ「０４ｈ」又は「１０ｈ」を含んでい
る。
１から０は、ブリッジ１７のデータ・フロー・モードを
設定するために用いられる。ビット７から２は用いられ
ない。ブリッジ１７が通過モード（ビット１から０＝０
０ｂ）に設定されたとき、システム・バス１２からのア
ドレスがブリッジ１７を通ってＰＣＩインタフェース２
００へそしてＰＣＩバス１８へと渡される。データ・フ
ロー・モードがＲＡＭ（ビット１から０＝０１ｂ）又は
ＲＯＭ（ビット１から０＝１０ｂ）に設定されていると
き、ブリッジ１７は、ＲＯＭシグネチャについてのデー
タを与える（オフセット「００ｈ」、「０１ｈ」及び
「０２ｈ」）。オフセット「００ｈ」及び０「１ｈ」
は、それぞれハード的に「５５ｈ」及び「ＡＡｈ」にコ
ード化される。オフセット「０２ｈ」についてのデータ
は、メモリ・マネージャ・データ・レジスタによって与
えられ、このデータは、子カード２０に対して割当てら
れている空きが２ｋバイトであるか８ｋバイトであるか
によってそれぞれ「０４ｈ」又は「１０ｈ」を含んでい
る。
【００５８】図５は、子カード２０に対してメモリ空間
が割当てられかつその後上書きされないことを確保する
べく適切なレジスタを設定するための方法のブロック図
を示している。ステップ５００において、ＰＯＳレジス
タ７へ「００ｈ」が書込まれ、ＰＯＳレジスタ６へ「１
４ｈ」が書込まれる。ステップ５０２において、ＰＯＳ
レジスタ４のビット０へ２進値１が書込まれ、１０進値
Ｘに相当する４ビットの２進値がＰＯＳレジスタ４のビ
ット１から４へ書込まれる。ステップ５００と５０２に
よる効果は、前述のように、ブリッジＲＡＭの空きをイ
ネーブルとしかつ子カード２０が使用可能なメモリの量
を示すためにブリッジＲＡＭ空きサイズ・レジスタに対
して書込みを行うことである。
が割当てられかつその後上書きされないことを確保する
べく適切なレジスタを設定するための方法のブロック図
を示している。ステップ５００において、ＰＯＳレジス
タ７へ「００ｈ」が書込まれ、ＰＯＳレジスタ６へ「１
４ｈ」が書込まれる。ステップ５０２において、ＰＯＳ
レジスタ４のビット０へ２進値１が書込まれ、１０進値
Ｘに相当する４ビットの２進値がＰＯＳレジスタ４のビ
ット１から４へ書込まれる。ステップ５００と５０２に
よる効果は、前述のように、ブリッジＲＡＭの空きをイ
ネーブルとしかつ子カード２０が使用可能なメモリの量
を示すためにブリッジＲＡＭ空きサイズ・レジスタに対
して書込みを行うことである。
【００５９】ステップ５０４において、ＰＯＳレジスタ
６へ「１５ｈ」が書込まれ、ステップ５０６において、
ＰＯＳレジスタ４へ、ブリッジＲＡＭ空きアドレス・レ
ジスタのＭＳＢからなる８ビット値が書込まれる。ステ
ップ５０８において、ＰＯＳレジスタ６へ「１６ｈ」が
書込まれる。ステップ５１０において、ＰＯＳレジスタ
４へ、ブリッジＲＡＭ空きアドレス・レジスタの第２の
ＭＳＢからなる８ビット値が書込まれる。ステップ５１
２において、ＰＯＳレジスタ６へ「１７ｈ」が書込まれ
る。ステップ５１４において、ＰＯＳレジスタ４のビッ
ト７から５へ、ブリッジＲＡＭ空きアドレス・レジスタ
の３つの最下位ビットを表す３ビット値が書込まれる。
ステップ５０４から５１４までによる効果は、ＸＰＯＳ
レジスタ１５ｈから１７ｈからなる２４ビットのブリッ
ジＲＡＭ空きアドレス・レジスタに対して８ｋバイト単
位で、子カード２０のＲＡＭの空きの開始アドレスを書
込むことである。
６へ「１５ｈ」が書込まれ、ステップ５０６において、
ＰＯＳレジスタ４へ、ブリッジＲＡＭ空きアドレス・レ
ジスタのＭＳＢからなる８ビット値が書込まれる。ステ
ップ５０８において、ＰＯＳレジスタ６へ「１６ｈ」が
書込まれる。ステップ５１０において、ＰＯＳレジスタ
４へ、ブリッジＲＡＭ空きアドレス・レジスタの第２の
ＭＳＢからなる８ビット値が書込まれる。ステップ５１
２において、ＰＯＳレジスタ６へ「１７ｈ」が書込まれ
る。ステップ５１４において、ＰＯＳレジスタ４のビッ
ト７から５へ、ブリッジＲＡＭ空きアドレス・レジスタ
の３つの最下位ビットを表す３ビット値が書込まれる。
ステップ５０４から５１４までによる効果は、ＸＰＯＳ
レジスタ１５ｈから１７ｈからなる２４ビットのブリッ
ジＲＡＭ空きアドレス・レジスタに対して８ｋバイト単
位で、子カード２０のＲＡＭの空きの開始アドレスを書
込むことである。
【００６０】ここで、ＸＰＯＳレジスタ１７ｈのビット
４から０、及び同様にブリッジＲＡＭ空きアドレス・レ
ジスタのビット４から０は任意でよいことを注記する。
これは、上記のように、ＭＣＡメモリ・サイクルのデコ
ーディングにおいて、ブリッジＲＡＭ空きサイズ・レジ
スタに含まれる５ビット値が、子カード２０のもつ使用
可能なＲＡＭの量を判断するためにＰＣＩバス制御装置
２１４によって用いられるためである。加えて、ＭＣＡ
アドレスの上位の１９ビットがＰＣＩバス制御装置２１
４へ入力されて、ブリッジＲＡＭ空きアドレス・レジス
タの２４から２５ビットに記憶されたブリッジＲＡＭ空
きアドレスと比較される。ブリッジＲＡＭ空きアドレス
もまた、ＰＣＩバス制御装置２１４へ入力され、子カー
ド２０のＲＡＭがアクセスされているか否かを判断す
る。もしアクセスされていれば、ＰＣＩバス制御装置２
１４は、ＰＣＩインタフェース２００を介してＭＣＡア
ドレスをＰＣＩバス１８へと渡す。
４から０、及び同様にブリッジＲＡＭ空きアドレス・レ
ジスタのビット４から０は任意でよいことを注記する。
これは、上記のように、ＭＣＡメモリ・サイクルのデコ
ーディングにおいて、ブリッジＲＡＭ空きサイズ・レジ
スタに含まれる５ビット値が、子カード２０のもつ使用
可能なＲＡＭの量を判断するためにＰＣＩバス制御装置
２１４によって用いられるためである。加えて、ＭＣＡ
アドレスの上位の１９ビットがＰＣＩバス制御装置２１
４へ入力されて、ブリッジＲＡＭ空きアドレス・レジス
タの２４から２５ビットに記憶されたブリッジＲＡＭ空
きアドレスと比較される。ブリッジＲＡＭ空きアドレス
もまた、ＰＣＩバス制御装置２１４へ入力され、子カー
ド２０のＲＡＭがアクセスされているか否かを判断す
る。もしアクセスされていれば、ＰＣＩバス制御装置２
１４は、ＰＣＩインタフェース２００を介してＭＣＡア
ドレスをＰＣＩバス１８へと渡す。
【００６１】ステップ５１６において、ＰＯＳレジスタ
６へ「１８ｈ」が書込まれる。ステップ５１８におい
て、ＰＯＳレジスタ４のビット０へ「１」が書込まれ、
かつビット６から４へ２ｋバイトのブリッジＲＯＭの空
きを表す６ビット値が書込まれる。ステップ５１６と５
１８とによる効果は、上記のように、ブリッジ空きサイ
ズ・レジスタ（ＸＰＯＳレジスタＸ１８ｈ）のビット０
を「１」に設定することによりブリッジの空きをイネー
ブルとすること、及び子カード２０のＲＯＭの空きの場
所の記憶をブリッジ空きアドレス・レジスタのビット６
から１へ２ｋバイトのブリッジ空きの場所を表す値とし
て設定することである。
６へ「１８ｈ」が書込まれる。ステップ５１８におい
て、ＰＯＳレジスタ４のビット０へ「１」が書込まれ、
かつビット６から４へ２ｋバイトのブリッジＲＯＭの空
きを表す６ビット値が書込まれる。ステップ５１６と５
１８とによる効果は、上記のように、ブリッジ空きサイ
ズ・レジスタ（ＸＰＯＳレジスタＸ１８ｈ）のビット０
を「１」に設定することによりブリッジの空きをイネー
ブルとすること、及び子カード２０のＲＯＭの空きの場
所の記憶をブリッジ空きアドレス・レジスタのビット６
から１へ２ｋバイトのブリッジ空きの場所を表す値とし
て設定することである。
【００６２】ステップ５２０において、ＰＯＳレジスタ
６へ「１９ｈ」が書込まれる。ステップ５２２におい
て、ＰＯＳレジスタ４のビット１から０へ２ビット値が
書込まれる。ステップ５２０と５２２とによる効果は、
前述のとおり、メモリ・マネージャ制御レジスタを初期
化してブリッジ１７のデータ・フロー・モードを設定す
ることである。ステップ５２４において、ＰＯＳレジス
タ６へ「１Ａｈ」が書込まれる。ステップ５２６におい
て、２ｋバイトの空き又は８ｋバイトの空きのそれぞれ
に対してＰＯＳレジスタ４へ「０４ｈ」又は「１０ｈ」
が書込まれる。ステップ５２４と５２６とによる効果
は、メモリ・マネージャ・データ・レジスタを初期化す
ることによって、これをＲＯＭシグネチャのオフセット
「０２ｈ」として用いることができることである。ステ
ップ５２８でこのプロセスは終了する。
６へ「１９ｈ」が書込まれる。ステップ５２２におい
て、ＰＯＳレジスタ４のビット１から０へ２ビット値が
書込まれる。ステップ５２０と５２２とによる効果は、
前述のとおり、メモリ・マネージャ制御レジスタを初期
化してブリッジ１７のデータ・フロー・モードを設定す
ることである。ステップ５２４において、ＰＯＳレジス
タ６へ「１Ａｈ」が書込まれる。ステップ５２６におい
て、２ｋバイトの空き又は８ｋバイトの空きのそれぞれ
に対してＰＯＳレジスタ４へ「０４ｈ」又は「１０ｈ」
が書込まれる。ステップ５２４と５２６とによる効果
は、メモリ・マネージャ・データ・レジスタを初期化す
ることによって、これをＲＯＭシグネチャのオフセット
「０２ｈ」として用いることができることである。ステ
ップ５２８でこのプロセスは終了する。
【００６３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６４】（１）アダプタ・カードの第１の形式のバ
ス上に設置された少なくとも１つの子カードに対してコ
ンフィギュレーションを行いかつシステム・メモリ空間
を確実に割当てるための方法であって、前記アダプタ・
カードが、第２の形式のバスを介してコンピュータのホ
スト部分へ接続されかつ前記第１の形式のバスと前記第
２の形式のバスとをインタフェースするためのブリッジ
を備えており、前記方法が、前記少なくとも１つの子カ
ード上に設置されたデバイスを識別する値を前記アダプ
タ・カードの第１のレジスタに記憶するステップと、前
記識別されたデバイスのコンフィギュレーション・デー
タのバイトをアドレス指定する値を前記アダプタ・カー
ドの第２のレジスタに記憶するステップと、前記識別さ
れたデバイスの前記アドレス指定されたコンフィギュレ
ーション・データ・バイトへ書込むべきコンフィギュレ
ーション・データを前記アダプタ・カードの第３のレジ
スタへ書込むステップと、前記少なくとも１つの子カー
ドがＲＡＭを含むことに応答して、前記ＲＡＭをアドレ
ス指定するために選択的にＲＡＭの空きをイネーブルと
するステップと、前記少なくとも１つの子カードがＲＯ
Ｍを含むことに応答して、前記ＲＯＭをアドレス指定す
るために選択的にＲＯＭの空きをイネーブルとするステ
ップと、前記ＲＡＭの空きの大きさを前記アダプタ・カ
ードの第４のレジスタに記憶するステップと、前記ＲＡ
Ｍの空きの開始アドレスを前記アダプタ・カードの第５
のレジスタに記憶するステップと、前記ＲＯＭの空きの
場所を前記アダプタ・カードの第６のレジスタに記憶す
るステップとを有し、前記アダプタ・カードの各レジス
タが、電気的に前記ブリッジへ接続されているアダプタ
・カードの子カードへのコンフィギュレーション及びメ
モリ空間割当て方法。 （２）前記第１の形式のバスと前記第２の形式のバスと
をインタフェースするために必要な動作を実行するべく
前記ブリッジをイネーブルとするステップを有する上記
（１）に記載の方法。 （３）前記第１の形式のバスがＰＣＩバスからなり、か
つ前記第２の形式のバスがＭＣＡバスからなる上記
（１）に記載の方法。 （４）前記アダプタ・カードの各レジスタが、前記アダ
プタ・カードのＸＰＯＳレジスタからなる上記（１）に
記載の方法。 （５）前記ブリッジをイネーブルとするステップが、前
記アダプタ・カードの第７のレジスタの第１のビットを
設定することを含む上記（２）に記載の方法。 （６）前記第１のバスが３２本のアドレス・ラインを有
し、前記３２本のアドレスレインが２４本の最上位アド
レス・ラインと８本の最下位アドレス・ラインとからな
り、かつ前記識別されたデバイスが前記２４本の最上位
アドレス・ラインの１つへ接続されており、前記方法
が、前記第１のレジスタに記憶された前記値をデコーデ
ィングするためのデコーダを用いるステップと、前記デ
コーディングされた値を前記第１の形式のバスの前記２
４本の最上位アドレス・ライン上へ出力し、前記デコー
ディングされた値が前記２４本の最上位アドレス・ライ
ンのうちの前記１つをアクティブとするステップと、前
記第２のレジスタに記憶された値を前記第１の形式のバ
スの前記８本の最下位アドレス・ライン上に出力するス
テップとを有する上記（１）に記載の方法。 （７）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴＵ
Ｐラインと前記ＰＣＩバスのＩＤＳＥＬラインとをイン
タフェースするステップを有する上記（１）に記載の方
法。 （８）前記第１の形式のバスが少なくとも８本のデータ
・ラインで構成され、かつ前記コンフィギュレーション
・データの書込みが、前記コンフィギュレーション・デ
ータを前記少なくとも８本のデータ・ライン上へ出力す
ることを含む上記（１）に記載の方法。 （９）前記ＲＡＭの空きを選択的にイネーブルとするス
テップが、前記第１のレジスタの少なくとも１つのビッ
トを設定することを含む上記（１）に記載の方法。 （１０）前記ＲＯＭの空きを選択的にイネーブルとする
ステップが、前記第３のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１）に記載の方法。 （１１）前記ブリッジのデータ・フロー・モードを設定
するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき
値を前記アダプタ・カードの第８のレジスタに記憶し、
前記第８のレジスタが電気的に前記ブリッジに接続され
るステップとを有する上記（１）に記載の方法。 （１２）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシ
グネチャのオフセット０１ｈをＡＡｈへハード的に書込
みするステップとを有する上記（１１）に記載の方法。 （１３）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジ
が、前記第２の形式のバスから受信したアドレスを前記
子カードへ前記第１の形式のバスを介して渡すステップ
と、前記ブリッジ・データ・フロー・モードが第２のモ
ードへ設定されたことに応答して、前記ブリッジが、前
記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャ
を前記ホスト部分へ与えるステップとを有する上記（１
１）に記載の方法。 （１４）前記ブリッジ・データ・フロー・モードを設定
するステップが、前記アダプタ・カードの第９のレジス
タの少なくとも１つのビットを設定することを含み、前
記第９のレジスタが電気的に前記ブリッジに接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる上
記（１１）に記載の方法。 （１５）アダプタ・カードの第１の形式のバス上に設置
された少なくとも１つの子カードに対してシステム・メ
モリ空間を確実に割当てるための方法であって、前記ア
ダプタ・カードが、第２の形式のバスを介してコンピュ
ータのホスト部分へ接続されかつ前記第１の形式のバス
と前記第２の形式のバスとをインタフェースするための
ブリッジを備えており、前記方法が、前記少なくとも１
つの子カードがＲＡＭを含むことに応答して、前記ＲＡ
Ｍをアドレス指定するために選択的にＲＡＭの空きをイ
ネーブルとするステップと、前記少なくとも１つの子カ
ードがＲＯＭを含むことに応答して、前記ＲＯＭをアド
レス指定するために選択的にＲＯＭの空きをイネーブル
とするステップと、前記ＲＡＭの空きの大きさを前記ア
ダプタ・カードの第１のレジスタに記憶するステップ
と、前記ＲＡＭの空きの開始アドレスを前記アダプタ・
カードの第２のレジスタに記憶するステップと、前記Ｒ
ＯＭの空きの場所を前記アダプタ・カードの第３のレジ
スタに記憶するステップとを有し、前記第１、第２及び
第３の各レジスタが、電気的に前記ブリッジへ接続され
ているアダプタ・カードの子カードへのメモリ空間割当
て方法。 （１６）前記第１の形式のバスがＰＣＩバスからなり、
かつ前記第２の形式のバスがＭＣＡバスからなる上記
（１５）に記載の方法。 （１７）前記ブリッジのデータ・フロー・モードを設定
するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき
値を前記アダプタ・カードの第４のレジスタに記憶し、
前記第４のレジスタが電気的に前記ブリッジに接続され
るステップとを有する上記（１５）に記載の方法。 （１８）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシ
グネチャのオフセット０１ｈをＡＡｈへハード的に書込
みするステップとを有する上記（１７）に記載の方法。 （１９）前記第４のレジスタに記憶するステップが、前
記少なくとも１つの子カードが８ｋバイトのメモリの空
きを有することに応答して、前記第４のレジスタに１０
ｈを記憶するステップと、前記子カードが８ｋバイトの
メモリの空きを有しておらずかつ２ｋバイトのメモリの
空きを有することに応答して、前記第４のレジスタに０
４ｈを記憶するステップとを含む上記（１７）に記載の
方法。 （２０）前記第１、第２及び第３の各レジスタが、前記
アダプタ・カードのＸＰＯＳレジスタからなる上記（１
７）に記載の方法。 （２１）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジ
が、前記第２の形式のバスから受信したアドレスを前記
子カードへ前記第１の形式のバスを介して渡すステップ
と、前記ブリッジ・データ・フロー・モードが第２のモ
ードへ設定されたことに応答して、前記ブリッジが、前
記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャ
を前記ホスト部分へ与えるステップとを有する上記（１
７）に記載の方法。 （２２）前記ＲＡＭの空きを選択的にイネーブルとする
ステップが、前記第１のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１５）に記載の方法。 （２３）前記ＲＯＭの空きを選択的にイネーブルとする
ステップが、前記第３のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１５）に記載の方法。 （２４）前記ブリッジ・データ・フロー・モードを設定
するステップが、前記アダプタ・カードの第５のレジス
タの少なくとも１つのビットを設定することを含み、前
記第５のレジスタが電気的に前記ブリッジに接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる上
記（１１）に記載の方法。 （２５）ＭＣＡバスを介してコンピュータのホスト部分
へ接続されたアダプタ・カード上のＰＣＩバスに設置さ
れた子カードのコンフィギュレーションを行う方法であ
って、前記アダプタ・カードが、前記ＰＣＩバスと前記
ＭＣＡバスとのインタフェースをするためのブリッジを
備えており、前記方法が、前記少なくとも１つの子カー
ド上に複数のＰＣＩ適合デバイスの１つを識別する値を
前記アダプタ・カードの第１のレジスタに記憶するステ
ップと、前記識別された１つＰＣＩ適合デバイスのコン
フィギュレーション・データのバイトをアドレス指定す
る値を前記アダプタ・カードの第２のレジスタに記憶す
るステップと、コンフィギュレーション・データを前記
アダプタ・カードの第３のレジスタへ書込むことによっ
て、前記識別された１つのＰＣＩ適合デバイスの前記ア
ドレス指定されたコンフィギュレーション・データ・バ
イトへ前記コンフィギュレーション・データを書込むス
テップとを有するアダプタ・カードの子カードのコンフ
ィギュレーション方法。 （２６）前記ＰＣＩバスと前記ＭＣＡバスとをインタフ
ェースするために必要な動作を実行するために前記ブリ
ッジをイネーブルとするステップを含む上記（２５）に
記載の方法。 （２７）前記ブリッジをイネーブルとするステップが、
前記アダプタ・カードの第４のレジスタの第１のビット
を設定することを含む上記（２６）に記載の方法。 （２８）前記第１のバスが３２本のアドレス・ラインを
有し、前記３２本のアドレスレインが２４本の最上位ア
ドレス・ラインと８本の最下位アドレス・ラインとから
なり、かつ前記識別された複数のＰＣＩ適合デバイスの
１つが前記２４本の最上位アドレス・ラインの１つへ接
続されており、前記方法が、前記第１のレジスタに記憶
された前記値をデコーディングするためのデコーダを用
いるステップと、前記デコーディングされた値を前記Ｐ
ＣＩバスの前記２４本の最上位アドレス・ライン上へ出
力し、前記デコーディングされた値が前記２４本の最上
位アドレス・ラインのうちの前記１つをアクティブとす
るステップと、前記第２のレジスタに記憶された値を前
記ＰＣＩバスの前記８本の最下位アドレス・ライン上に
出力するステップとを有する上記（２５）に記載の方
法。 （２９）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴ
ＵＰラインと前記ＰＣＩバスのＩＤＳＥＬラインとをイ
ンタフェースするステップを有する上記（２５）に記載
の方法。 （３０）前記ＰＣＩバスが少なくとも８本のデータ・ラ
インで構成され、かつ前記コンフィギュレーション・デ
ータの書込みが、前記コンフィギュレーション・データ
を前記少なくとも８本のデータ・ライン上へ出力するこ
とを含む上記（２５）に記載の方法。 （３１）前記第１、第２、第３及び第４の各レジスタ
が、前記アダプタ・カードのＸＰＯＳレジスタからな
り、かつ前記ブリッジへ電気的に接続されている上記
（２８）に記載の方法。 （３２）前記ブリッジが前記アダプタ・カード上に設置
されているか又はコンピュータのプレーナ上に設置され
ているかを判断するために、前記第４のレジスタの読取
り専用ビットを読取るステップを含む上記（２８）に記
載の方法。 （３３）前記ブリッジが減算アドレス・デコーティング
をサポートすることに応答して、前記第４のレジスタの
第２のビットを第１の状態に設定するステップと、前記
ブリッジが減算／正アドレス・デコーディングをサポー
トすることに応答して、前記第４のレジスタの第２のビ
ットを第２の状態に設定するステップとを含む上記（２
８）に記載の方法。 （３４）アダプタ・カードのＰＣＩバス上に設置された
少なくとも１つの子カードに対してコンフィギュレーシ
ョンを行いかつシステム・メモリ空間を確実に割当てる
ための装置であって、前記アダプタ・カードが、ＭＣＡ
バスを介してコンピュータのホスト部分へ接続されかつ
前記ＰＣＩバスと前記ＭＣＡバスとをインタフェースす
るためのブリッジを備えており、前記装置が、前記少な
くとも１つの子カード上に設置されたデバイスを識別す
る値を記憶するために前記ブリッジへ電気的に接続され
た第１のレジスタ手段と、前記識別されたデバイスのコ
ンフィギュレーション・データのバイトをアドレス指定
する値を記憶するために前記ブリッジへ電気的に接続さ
れた第２のレジスタ手段と、前記識別されたデバイスの
前記アドレス指定されたコンフィギュレーション・デー
タ・バイトへ書込むべきコンフィギュレーション・デー
タを、前記ブリッジへ電気的に接続された第３のレジス
タ手段へ書込む手段と、前記少なくとも１つの子カード
のＲＡＭの空きの大きさを記憶するために前記ブリッジ
へ電気的に接続された第４のレジスタ手段と、前記ＲＡ
Ｍの空きの開始アドレスを記憶するために前記ブリッジ
へ電気的に接続された第５のレジスタ手段と、前記少な
くとも１つの子カードのＲＯＭの空きの場所を記憶する
ために前記ブリッジへ電気的に接続された第６のレジス
タ手段とを有するアダプタ・カードの子カードのコンフ
ィギュレーション及びメモリ空間割当てのための装置。 （３５）前記第４のレジスタ手段が、前記ＲＡＭの空き
を選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３６）前記第６のレジスタ手段が、前記ＲＯＭの空き
を選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３７）前記レジスタ手段の各々が、前記アダプタ・カ
ードのＸＰＯＳレジスタからなる上記（３４）に記載の
装置。 （３８）前記ブリッジを選択的にイネーブルとするため
の手段を含む上記（３４）に記載の装置。 （３９）前記ブリッジを選択的にイネーブルとするため
の手段が、前記ブリッジへ電気的に接続された第７のレ
ジスタ手段の第１のビットをからなり、前記第１のビッ
トが第１のバイナリ状態へ設定されたとき前記ブリッジ
がイネーブルとされ、かつ前記第１のビットが第２のバ
イナリ状態へ設定されたとき前記ブリッジがディスエー
ブルとされる上記（３８）に記載の装置。 （４０）前記ＰＣＩバスが３２本のアドレス・ラインを
有し、かつ前記識別されたデバイスが前記２４本の最上
位アドレス・ラインの１つへ接続されており、前記装置
が、前記第１のレジスタに記憶された前記値をデコーデ
ィングするための、前記第１のレジスタ手段に接続され
たデコーダ手段と、前記デコーディングされた値を受信
してこの値を２４個の最上位ビットに記憶するために接
続され、かつ前記第２のレジスタ手段に記憶された前記
値を受信してこの値を８個の最下位ビットに記憶するた
めに接続された３２ビットのバッファ手段と、前記バッ
ファ手段の前記内容を前記ＰＣＩバスの３２本のアドレ
ス・ライン上に出力するために、前記バッファ手段と前
記ＰＣＩバスとの間に接続されたインタフェース手段と
を有する上記（３４）に記載の装置。 （４１）前記ＭＣＡバスのＣＤＳＥＴＵＰラインと前記
ＰＣＩバスのＩＤＳＥＬラインとをインタフェースする
ための手段を含む上記（３４）に記載の装置。 （４２）前記コンフィギュレーション・データが前記Ｐ
ＣＩバスのデータ・ラインへ出力されるべく、前記第３
のレジスタ手段と前記ＰＣＩバスとをインタフェースす
るための手段を含む上記（３４）に記載の装置。 （４３）前記ブリッジのデータ・フロー・モードを設定
するための手段と、前記少なくとも１つの子カードのＲ
ＯＭシグネチャのオフセット０２ｈとして用いられるべ
き値を記憶するために、前記ブリッジへ電気的に接続さ
れかつ前記アダプタ・カードのＸＰＯＳレジスタからな
る第８のレジスタ手段とを有する上記（３４）に記載の
装置。 （４４）前記ブリッジ・データ・フロー・モードを設定
するための手段が、前記ブリッジへ電気的に接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる第
９のレジスタの少なくとも１つのビットを有する上記
（４３）に記載の装置。
ス上に設置された少なくとも１つの子カードに対してコ
ンフィギュレーションを行いかつシステム・メモリ空間
を確実に割当てるための方法であって、前記アダプタ・
カードが、第２の形式のバスを介してコンピュータのホ
スト部分へ接続されかつ前記第１の形式のバスと前記第
２の形式のバスとをインタフェースするためのブリッジ
を備えており、前記方法が、前記少なくとも１つの子カ
ード上に設置されたデバイスを識別する値を前記アダプ
タ・カードの第１のレジスタに記憶するステップと、前
記識別されたデバイスのコンフィギュレーション・デー
タのバイトをアドレス指定する値を前記アダプタ・カー
ドの第２のレジスタに記憶するステップと、前記識別さ
れたデバイスの前記アドレス指定されたコンフィギュレ
ーション・データ・バイトへ書込むべきコンフィギュレ
ーション・データを前記アダプタ・カードの第３のレジ
スタへ書込むステップと、前記少なくとも１つの子カー
ドがＲＡＭを含むことに応答して、前記ＲＡＭをアドレ
ス指定するために選択的にＲＡＭの空きをイネーブルと
するステップと、前記少なくとも１つの子カードがＲＯ
Ｍを含むことに応答して、前記ＲＯＭをアドレス指定す
るために選択的にＲＯＭの空きをイネーブルとするステ
ップと、前記ＲＡＭの空きの大きさを前記アダプタ・カ
ードの第４のレジスタに記憶するステップと、前記ＲＡ
Ｍの空きの開始アドレスを前記アダプタ・カードの第５
のレジスタに記憶するステップと、前記ＲＯＭの空きの
場所を前記アダプタ・カードの第６のレジスタに記憶す
るステップとを有し、前記アダプタ・カードの各レジス
タが、電気的に前記ブリッジへ接続されているアダプタ
・カードの子カードへのコンフィギュレーション及びメ
モリ空間割当て方法。 （２）前記第１の形式のバスと前記第２の形式のバスと
をインタフェースするために必要な動作を実行するべく
前記ブリッジをイネーブルとするステップを有する上記
（１）に記載の方法。 （３）前記第１の形式のバスがＰＣＩバスからなり、か
つ前記第２の形式のバスがＭＣＡバスからなる上記
（１）に記載の方法。 （４）前記アダプタ・カードの各レジスタが、前記アダ
プタ・カードのＸＰＯＳレジスタからなる上記（１）に
記載の方法。 （５）前記ブリッジをイネーブルとするステップが、前
記アダプタ・カードの第７のレジスタの第１のビットを
設定することを含む上記（２）に記載の方法。 （６）前記第１のバスが３２本のアドレス・ラインを有
し、前記３２本のアドレスレインが２４本の最上位アド
レス・ラインと８本の最下位アドレス・ラインとからな
り、かつ前記識別されたデバイスが前記２４本の最上位
アドレス・ラインの１つへ接続されており、前記方法
が、前記第１のレジスタに記憶された前記値をデコーデ
ィングするためのデコーダを用いるステップと、前記デ
コーディングされた値を前記第１の形式のバスの前記２
４本の最上位アドレス・ライン上へ出力し、前記デコー
ディングされた値が前記２４本の最上位アドレス・ライ
ンのうちの前記１つをアクティブとするステップと、前
記第２のレジスタに記憶された値を前記第１の形式のバ
スの前記８本の最下位アドレス・ライン上に出力するス
テップとを有する上記（１）に記載の方法。 （７）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴＵ
Ｐラインと前記ＰＣＩバスのＩＤＳＥＬラインとをイン
タフェースするステップを有する上記（１）に記載の方
法。 （８）前記第１の形式のバスが少なくとも８本のデータ
・ラインで構成され、かつ前記コンフィギュレーション
・データの書込みが、前記コンフィギュレーション・デ
ータを前記少なくとも８本のデータ・ライン上へ出力す
ることを含む上記（１）に記載の方法。 （９）前記ＲＡＭの空きを選択的にイネーブルとするス
テップが、前記第１のレジスタの少なくとも１つのビッ
トを設定することを含む上記（１）に記載の方法。 （１０）前記ＲＯＭの空きを選択的にイネーブルとする
ステップが、前記第３のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１）に記載の方法。 （１１）前記ブリッジのデータ・フロー・モードを設定
するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき
値を前記アダプタ・カードの第８のレジスタに記憶し、
前記第８のレジスタが電気的に前記ブリッジに接続され
るステップとを有する上記（１）に記載の方法。 （１２）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシ
グネチャのオフセット０１ｈをＡＡｈへハード的に書込
みするステップとを有する上記（１１）に記載の方法。 （１３）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジ
が、前記第２の形式のバスから受信したアドレスを前記
子カードへ前記第１の形式のバスを介して渡すステップ
と、前記ブリッジ・データ・フロー・モードが第２のモ
ードへ設定されたことに応答して、前記ブリッジが、前
記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャ
を前記ホスト部分へ与えるステップとを有する上記（１
１）に記載の方法。 （１４）前記ブリッジ・データ・フロー・モードを設定
するステップが、前記アダプタ・カードの第９のレジス
タの少なくとも１つのビットを設定することを含み、前
記第９のレジスタが電気的に前記ブリッジに接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる上
記（１１）に記載の方法。 （１５）アダプタ・カードの第１の形式のバス上に設置
された少なくとも１つの子カードに対してシステム・メ
モリ空間を確実に割当てるための方法であって、前記ア
ダプタ・カードが、第２の形式のバスを介してコンピュ
ータのホスト部分へ接続されかつ前記第１の形式のバス
と前記第２の形式のバスとをインタフェースするための
ブリッジを備えており、前記方法が、前記少なくとも１
つの子カードがＲＡＭを含むことに応答して、前記ＲＡ
Ｍをアドレス指定するために選択的にＲＡＭの空きをイ
ネーブルとするステップと、前記少なくとも１つの子カ
ードがＲＯＭを含むことに応答して、前記ＲＯＭをアド
レス指定するために選択的にＲＯＭの空きをイネーブル
とするステップと、前記ＲＡＭの空きの大きさを前記ア
ダプタ・カードの第１のレジスタに記憶するステップ
と、前記ＲＡＭの空きの開始アドレスを前記アダプタ・
カードの第２のレジスタに記憶するステップと、前記Ｒ
ＯＭの空きの場所を前記アダプタ・カードの第３のレジ
スタに記憶するステップとを有し、前記第１、第２及び
第３の各レジスタが、電気的に前記ブリッジへ接続され
ているアダプタ・カードの子カードへのメモリ空間割当
て方法。 （１６）前記第１の形式のバスがＰＣＩバスからなり、
かつ前記第２の形式のバスがＭＣＡバスからなる上記
（１５）に記載の方法。 （１７）前記ブリッジのデータ・フロー・モードを設定
するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき
値を前記アダプタ・カードの第４のレジスタに記憶し、
前記第４のレジスタが電気的に前記ブリッジに接続され
るステップとを有する上記（１５）に記載の方法。 （１８）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシ
グネチャのオフセット０１ｈをＡＡｈへハード的に書込
みするステップとを有する上記（１７）に記載の方法。 （１９）前記第４のレジスタに記憶するステップが、前
記少なくとも１つの子カードが８ｋバイトのメモリの空
きを有することに応答して、前記第４のレジスタに１０
ｈを記憶するステップと、前記子カードが８ｋバイトの
メモリの空きを有しておらずかつ２ｋバイトのメモリの
空きを有することに応答して、前記第４のレジスタに０
４ｈを記憶するステップとを含む上記（１７）に記載の
方法。 （２０）前記第１、第２及び第３の各レジスタが、前記
アダプタ・カードのＸＰＯＳレジスタからなる上記（１
７）に記載の方法。 （２１）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジ
が、前記第２の形式のバスから受信したアドレスを前記
子カードへ前記第１の形式のバスを介して渡すステップ
と、前記ブリッジ・データ・フロー・モードが第２のモ
ードへ設定されたことに応答して、前記ブリッジが、前
記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャ
を前記ホスト部分へ与えるステップとを有する上記（１
７）に記載の方法。 （２２）前記ＲＡＭの空きを選択的にイネーブルとする
ステップが、前記第１のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１５）に記載の方法。 （２３）前記ＲＯＭの空きを選択的にイネーブルとする
ステップが、前記第３のレジスタの少なくとも１つのビ
ットを設定することを含む上記（１５）に記載の方法。 （２４）前記ブリッジ・データ・フロー・モードを設定
するステップが、前記アダプタ・カードの第５のレジス
タの少なくとも１つのビットを設定することを含み、前
記第５のレジスタが電気的に前記ブリッジに接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる上
記（１１）に記載の方法。 （２５）ＭＣＡバスを介してコンピュータのホスト部分
へ接続されたアダプタ・カード上のＰＣＩバスに設置さ
れた子カードのコンフィギュレーションを行う方法であ
って、前記アダプタ・カードが、前記ＰＣＩバスと前記
ＭＣＡバスとのインタフェースをするためのブリッジを
備えており、前記方法が、前記少なくとも１つの子カー
ド上に複数のＰＣＩ適合デバイスの１つを識別する値を
前記アダプタ・カードの第１のレジスタに記憶するステ
ップと、前記識別された１つＰＣＩ適合デバイスのコン
フィギュレーション・データのバイトをアドレス指定す
る値を前記アダプタ・カードの第２のレジスタに記憶す
るステップと、コンフィギュレーション・データを前記
アダプタ・カードの第３のレジスタへ書込むことによっ
て、前記識別された１つのＰＣＩ適合デバイスの前記ア
ドレス指定されたコンフィギュレーション・データ・バ
イトへ前記コンフィギュレーション・データを書込むス
テップとを有するアダプタ・カードの子カードのコンフ
ィギュレーション方法。 （２６）前記ＰＣＩバスと前記ＭＣＡバスとをインタフ
ェースするために必要な動作を実行するために前記ブリ
ッジをイネーブルとするステップを含む上記（２５）に
記載の方法。 （２７）前記ブリッジをイネーブルとするステップが、
前記アダプタ・カードの第４のレジスタの第１のビット
を設定することを含む上記（２６）に記載の方法。 （２８）前記第１のバスが３２本のアドレス・ラインを
有し、前記３２本のアドレスレインが２４本の最上位ア
ドレス・ラインと８本の最下位アドレス・ラインとから
なり、かつ前記識別された複数のＰＣＩ適合デバイスの
１つが前記２４本の最上位アドレス・ラインの１つへ接
続されており、前記方法が、前記第１のレジスタに記憶
された前記値をデコーディングするためのデコーダを用
いるステップと、前記デコーディングされた値を前記Ｐ
ＣＩバスの前記２４本の最上位アドレス・ライン上へ出
力し、前記デコーディングされた値が前記２４本の最上
位アドレス・ラインのうちの前記１つをアクティブとす
るステップと、前記第２のレジスタに記憶された値を前
記ＰＣＩバスの前記８本の最下位アドレス・ライン上に
出力するステップとを有する上記（２５）に記載の方
法。 （２９）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴ
ＵＰラインと前記ＰＣＩバスのＩＤＳＥＬラインとをイ
ンタフェースするステップを有する上記（２５）に記載
の方法。 （３０）前記ＰＣＩバスが少なくとも８本のデータ・ラ
インで構成され、かつ前記コンフィギュレーション・デ
ータの書込みが、前記コンフィギュレーション・データ
を前記少なくとも８本のデータ・ライン上へ出力するこ
とを含む上記（２５）に記載の方法。 （３１）前記第１、第２、第３及び第４の各レジスタ
が、前記アダプタ・カードのＸＰＯＳレジスタからな
り、かつ前記ブリッジへ電気的に接続されている上記
（２８）に記載の方法。 （３２）前記ブリッジが前記アダプタ・カード上に設置
されているか又はコンピュータのプレーナ上に設置され
ているかを判断するために、前記第４のレジスタの読取
り専用ビットを読取るステップを含む上記（２８）に記
載の方法。 （３３）前記ブリッジが減算アドレス・デコーティング
をサポートすることに応答して、前記第４のレジスタの
第２のビットを第１の状態に設定するステップと、前記
ブリッジが減算／正アドレス・デコーディングをサポー
トすることに応答して、前記第４のレジスタの第２のビ
ットを第２の状態に設定するステップとを含む上記（２
８）に記載の方法。 （３４）アダプタ・カードのＰＣＩバス上に設置された
少なくとも１つの子カードに対してコンフィギュレーシ
ョンを行いかつシステム・メモリ空間を確実に割当てる
ための装置であって、前記アダプタ・カードが、ＭＣＡ
バスを介してコンピュータのホスト部分へ接続されかつ
前記ＰＣＩバスと前記ＭＣＡバスとをインタフェースす
るためのブリッジを備えており、前記装置が、前記少な
くとも１つの子カード上に設置されたデバイスを識別す
る値を記憶するために前記ブリッジへ電気的に接続され
た第１のレジスタ手段と、前記識別されたデバイスのコ
ンフィギュレーション・データのバイトをアドレス指定
する値を記憶するために前記ブリッジへ電気的に接続さ
れた第２のレジスタ手段と、前記識別されたデバイスの
前記アドレス指定されたコンフィギュレーション・デー
タ・バイトへ書込むべきコンフィギュレーション・デー
タを、前記ブリッジへ電気的に接続された第３のレジス
タ手段へ書込む手段と、前記少なくとも１つの子カード
のＲＡＭの空きの大きさを記憶するために前記ブリッジ
へ電気的に接続された第４のレジスタ手段と、前記ＲＡ
Ｍの空きの開始アドレスを記憶するために前記ブリッジ
へ電気的に接続された第５のレジスタ手段と、前記少な
くとも１つの子カードのＲＯＭの空きの場所を記憶する
ために前記ブリッジへ電気的に接続された第６のレジス
タ手段とを有するアダプタ・カードの子カードのコンフ
ィギュレーション及びメモリ空間割当てのための装置。 （３５）前記第４のレジスタ手段が、前記ＲＡＭの空き
を選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３６）前記第６のレジスタ手段が、前記ＲＯＭの空き
を選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３７）前記レジスタ手段の各々が、前記アダプタ・カ
ードのＸＰＯＳレジスタからなる上記（３４）に記載の
装置。 （３８）前記ブリッジを選択的にイネーブルとするため
の手段を含む上記（３４）に記載の装置。 （３９）前記ブリッジを選択的にイネーブルとするため
の手段が、前記ブリッジへ電気的に接続された第７のレ
ジスタ手段の第１のビットをからなり、前記第１のビッ
トが第１のバイナリ状態へ設定されたとき前記ブリッジ
がイネーブルとされ、かつ前記第１のビットが第２のバ
イナリ状態へ設定されたとき前記ブリッジがディスエー
ブルとされる上記（３８）に記載の装置。 （４０）前記ＰＣＩバスが３２本のアドレス・ラインを
有し、かつ前記識別されたデバイスが前記２４本の最上
位アドレス・ラインの１つへ接続されており、前記装置
が、前記第１のレジスタに記憶された前記値をデコーデ
ィングするための、前記第１のレジスタ手段に接続され
たデコーダ手段と、前記デコーディングされた値を受信
してこの値を２４個の最上位ビットに記憶するために接
続され、かつ前記第２のレジスタ手段に記憶された前記
値を受信してこの値を８個の最下位ビットに記憶するた
めに接続された３２ビットのバッファ手段と、前記バッ
ファ手段の前記内容を前記ＰＣＩバスの３２本のアドレ
ス・ライン上に出力するために、前記バッファ手段と前
記ＰＣＩバスとの間に接続されたインタフェース手段と
を有する上記（３４）に記載の装置。 （４１）前記ＭＣＡバスのＣＤＳＥＴＵＰラインと前記
ＰＣＩバスのＩＤＳＥＬラインとをインタフェースする
ための手段を含む上記（３４）に記載の装置。 （４２）前記コンフィギュレーション・データが前記Ｐ
ＣＩバスのデータ・ラインへ出力されるべく、前記第３
のレジスタ手段と前記ＰＣＩバスとをインタフェースす
るための手段を含む上記（３４）に記載の装置。 （４３）前記ブリッジのデータ・フロー・モードを設定
するための手段と、前記少なくとも１つの子カードのＲ
ＯＭシグネチャのオフセット０２ｈとして用いられるべ
き値を記憶するために、前記ブリッジへ電気的に接続さ
れかつ前記アダプタ・カードのＸＰＯＳレジスタからな
る第８のレジスタ手段とを有する上記（３４）に記載の
装置。 （４４）前記ブリッジ・データ・フロー・モードを設定
するための手段が、前記ブリッジへ電気的に接続されか
つ前記アダプタ・カードのＸＰＯＳレジスタからなる第
９のレジスタの少なくとも１つのビットを有する上記
（４３）に記載の装置。
【００６５】
【発明の効果】以上のことから、本発明によって、ＭＣ
Ａのコンフィギュレーション・サイクル及び信号を用い
てＰＣＩの子カードのコンフィギュレーションを行うた
めの、及び、システム立上げにおいてアダプタ・カード
上に設置された子カードに対してメモリ空間を確実に割
当てるための方法及び装置が提供される。本発明は、多
くの形態と実施態様をとりうることは明らかである。こ
こに示した実施例は、本発明を限定しようとするもので
はなく、本発明の主旨又は範囲から逸脱することなく多
くの変形がなされ得ることは自明である。例えば、複数
のＰＣＩ子カードをアダプタ・カード１４のＰＣＩバス
１８上に設定して、ブリッジ１７のＰＣＩバス制御装置
２１４からの制御信号により制御してもよい。さらに、
異なるエレメントを、単一の集積回路チップとして又は
標準的方法で相互接続されたディスクリート素子による
デジタル部品もしくはアナログ部品の種々の組合せとし
て実現してもよい。
Ａのコンフィギュレーション・サイクル及び信号を用い
てＰＣＩの子カードのコンフィギュレーションを行うた
めの、及び、システム立上げにおいてアダプタ・カード
上に設置された子カードに対してメモリ空間を確実に割
当てるための方法及び装置が提供される。本発明は、多
くの形態と実施態様をとりうることは明らかである。こ
こに示した実施例は、本発明を限定しようとするもので
はなく、本発明の主旨又は範囲から逸脱することなく多
くの変形がなされ得ることは自明である。例えば、複数
のＰＣＩ子カードをアダプタ・カード１４のＰＣＩバス
１８上に設定して、ブリッジ１７のＰＣＩバス制御装置
２１４からの制御信号により制御してもよい。さらに、
異なるエレメントを、単一の集積回路チップとして又は
標準的方法で相互接続されたディスクリート素子による
デジタル部品もしくはアナログ部品の種々の組合せとし
て実現してもよい。
【図１】本発明を実施するアダプタ・カードの概略的な
ブロック図である。
ブロック図である。
【図２】図１のアダプタ・カードのブリッジの詳細なブ
ロック図である。
ロック図である。
【図３】図１のアダプタ・カード上に設置されたＰＣＩ
子カードのコンフィギュレーションを行うべくＭＣＡ信
号と立上げサイクルとを用いるための本発明による方法
の流れ図である。
子カードのコンフィギュレーションを行うべくＭＣＡ信
号と立上げサイクルとを用いるための本発明による方法
の流れ図である。
【図４】本発明によるメモリ空間割当て保護を実行する
ための、図２のブリッジの部分の詳細なブロック図であ
る。
ための、図２のブリッジの部分の詳細なブロック図であ
る。
【図５】適切な大きさのメモリ空間がＰＣＩ拡張カード
に対して割当てられかつその後上書きされないことを確
保するための本発明による方法の流れ図である。
に対して割当てられかつその後上書きされないことを確
保するための本発明による方法の流れ図である。
８ パーソナル・コンピュータ １０ ホスト部分 １２ システム・バス １４ アダプタ・カード １６ アダプタ回路 １７ ブリッジ １８ ＰＣＩバス ２０ 子カード ２８ ＭＣＡバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アマド・ナシフ アメリカ合衆国33013 フロリダ州、ヒ アリー、イースト・シックスティフォー ス・ストリート 640 (72)発明者 スペンサー・ジー・ラウエンザーン、セ カンド アメリカ合衆国33445 フロリダ州、デ ルレイ・ビーチ、ビレッジ・ドライブ 4240−エイ
Claims (44)
- 【請求項１】アダプタ・カードの第１の形式のバス上に
設置された少なくとも１つの子カードに対してコンフィ
ギュレーションを行いかつシステム・メモリ空間を確実
に割当てるための方法であって、前記アダプタ・カード
が、第２の形式のバスを介してコンピュータのホスト部
分へ接続されかつ前記第１の形式のバスと前記第２の形
式のバスとをインタフェースするためのブリッジを備え
ており、前記方法が、 前記少なくとも１つの子カード上に設置されたデバイス
を識別する値を前記アダプタ・カードの第１のレジスタ
に記憶するステップと、 前記識別されたデバイスのコンフィギュレーション・デ
ータのバイトをアドレス指定する値を前記アダプタ・カ
ードの第２のレジスタに記憶するステップと、 前記識別されたデバイスの前記アドレス指定されたコン
フィギュレーション・データ・バイトへ書込むべきコン
フィギュレーション・データを前記アダプタ・カードの
第３のレジスタへ書込むステップと、 前記少なくとも１つの子カードがＲＡＭを含むことに応
答して、前記ＲＡＭをアドレス指定するために選択的に
ＲＡＭの空きをイネーブルとするステップと、 前記少なくとも１つの子カードがＲＯＭを含むことに応
答して、前記ＲＯＭをアドレス指定するために選択的に
ＲＯＭの空きをイネーブルとするステップと、 前記ＲＡＭの空きの大きさを前記アダプタ・カードの第
４のレジスタに記憶するステップと、 前記ＲＡＭの空きの開始アドレスを前記アダプタ・カー
ドの第５のレジスタに記憶するステップと、 前記ＲＯＭの空きの場所を前記アダプタ・カードの第６
のレジスタに記憶するステップとを有し、 前記アダプタ・カードの各レジスタが、電気的に前記ブ
リッジへ接続されているアダプタ・カードの子カードへ
のコンフィギュレーション及びメモリ空間割当て方法。 - 【請求項２】前記第１の形式のバスと前記第２の形式の
バスとをインタフェースするために必要な動作を実行す
るべく前記ブリッジをイネーブルとするステップを有す
る請求項１に記載の方法。 - 【請求項３】前記第１の形式のバスがＰＣＩバスからな
り、かつ前記第２の形式のバスがＭＣＡバスからなる請
求項１に記載の方法。 - 【請求項４】前記アダプタ・カードの各レジスタが、前
記アダプタ・カードのＸＰＯＳレジスタからなる請求項
１に記載の方法。 - 【請求項５】前記ブリッジをイネーブルとするステップ
が、前記アダプタ・カードの第７のレジスタの第１のビ
ットを設定することを含む請求項２に記載の方法。 - 【請求項６】前記第１のバスが３２本のアドレス・ライ
ンを有し、前記３２本のアドレスレインが２４本の最上
位アドレス・ラインと８本の最下位アドレス・ラインと
からなり、かつ前記識別されたデバイスが前記２４本の
最上位アドレス・ラインの１つへ接続されており、前記
方法が、 前記第１のレジスタに記憶された前記値をデコーディン
グするためのデコーダを用いるステップと、 前記デコーディングされた値を前記第１の形式のバスの
前記２４本の最上位アドレス・ライン上へ出力し、前記
デコーディングされた値が前記２４本の最上位アドレス
・ラインのうちの前記１つをアクティブとするステップ
と、 前記第２のレジスタに記憶された値を前記第１の形式の
バスの前記８本の最下位アドレス・ライン上に出力する
ステップとを有する請求項１に記載の方法。 - 【請求項７】前記ブリッジが、前記ＭＣＡバスのＣＤＳ
ＥＴＵＰラインと前記ＰＣＩバスのＩＤＳＥＬラインと
をインタフェースするステップを有する請求項１に記載
の方法。 - 【請求項８】前記第１の形式のバスが少なくとも８本の
データ・ラインで構成され、かつ前記コンフィギュレー
ション・データの書込みが、前記コンフィギュレーショ
ン・データを前記少なくとも８本のデータ・ライン上へ
出力することを含む請求項１に記載の方法。 - 【請求項９】前記ＲＡＭの空きを選択的にイネーブルと
するステップが、前記第１のレジスタの少なくとも１つ
のビットを設定することを含む請求項１に記載の方法。 - 【請求項１０】前記ＲＯＭの空きを選択的にイネーブル
とするステップが、前記第３のレジスタの少なくとも１
つのビットを設定することを含む請求項１に記載の方
法。 - 【請求項１１】前記ブリッジのデータ・フロー・モード
を設定するステップと、 前記少なくとも１つの子カードのＲＯＭシグネチャのオ
フセット０２ｈとして使用されるべき値を前記アダプタ
・カードの第８のレジスタに記憶し、前記第８のレジス
タが電気的に前記ブリッジに接続されるステップとを有
する請求項１に記載の方法。 - 【請求項１２】前記ＲＯＭシグネチャのオフセット００
ｈを５５ｈへハード的に書込みするステップと、 前記ＲＯＭシグネチャのオフセット０１ｈをＡＡｈへハ
ード的に書込みするステップとを有する請求項１１に記
載の方法。 - 【請求項１３】前記ブリッジ・データ・フロー・モード
が第１のモードへ設定されたことに応答して、前記ブリ
ッジが、前記第２の形式のバスから受信したアドレスを
前記子カードへ前記第１の形式のバスを介して渡すステ
ップと、 前記ブリッジ・データ・フロー・モードが第２のモード
へ設定されたことに応答して、前記ブリッジが、前記コ
ンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャを前
記ホスト部分へ与えるステップとを有する請求項１１に
記載の方法。 - 【請求項１４】前記ブリッジ・データ・フロー・モード
を設定するステップが、前記アダプタ・カードの第９の
レジスタの少なくとも１つのビットを設定することを含
み、前記第９のレジスタが電気的に前記ブリッジに接続
されかつ前記アダプタ・カードのＸＰＯＳレジスタから
なる請求項１１に記載の方法。 - 【請求項１５】アダプタ・カードの第１の形式のバス上
に設置された少なくとも１つの子カードに対してシステ
ム・メモリ空間を確実に割当てるための方法であって、
前記アダプタ・カードが、第２の形式のバスを介してコ
ンピュータのホスト部分へ接続されかつ前記第１の形式
のバスと前記第２の形式のバスとをインタフェースする
ためのブリッジを備えており、前記方法が、 前記少なくとも１つの子カードがＲＡＭを含むことに応
答して、前記ＲＡＭをアドレス指定するために選択的に
ＲＡＭの空きをイネーブルとするステップと、 前記少なくとも１つの子カードがＲＯＭを含むことに応
答して、前記ＲＯＭをアドレス指定するために選択的に
ＲＯＭの空きをイネーブルとするステップと、 前記ＲＡＭの空きの大きさを前記アダプタ・カードの第
１のレジスタに記憶するステップと、 前記ＲＡＭの空きの開始アドレスを前記アダプタ・カー
ドの第２のレジスタに記憶するステップと、 前記ＲＯＭの空きの場所を前記アダプタ・カードの第３
のレジスタに記憶するステップとを有し、 前記第１、第２及び第３の各レジスタが、電気的に前記
ブリッジへ接続されているアダプタ・カードの子カード
へのメモリ空間割当て方法。 - 【請求項１６】前記第１の形式のバスがＰＣＩバスから
なり、かつ前記第２の形式のバスがＭＣＡバスからなる
請求項１５に記載の方法。 - 【請求項１７】前記ブリッジのデータ・フロー・モード
を設定するステップと、 前記少なくとも１つの子カードのＲＯＭシグネチャのオ
フセット０２ｈとして使用されるべき値を前記アダプタ
・カードの第４のレジスタに記憶し、前記第４のレジス
タが電気的に前記ブリッジに接続されるステップとを有
する請求項１５に記載の方法。 - 【請求項１８】前記ＲＯＭシグネチャのオフセット００
ｈを５５ｈへハード的に書込みするステップと、 前記ＲＯＭシグネチャのオフセット０１ｈをＡＡｈへハ
ード的に書込みするステップとを有する請求項１７に記
載の方法。 - 【請求項１９】前記第４のレジスタに記憶するステップ
が、 前記少なくとも１つの子カードが８ｋバイトのメモリの
空きを有することに応答して、前記第４のレジスタに１
０ｈを記憶するステップと、 前記子カードが８ｋバイトのメモリの空きを有しておら
ずかつ２ｋバイトのメモリの空きを有することに応答し
て、前記第４のレジスタに０４ｈを記憶するステップと
を含む請求項１７に記載の方法。 - 【請求項２０】前記第１、第２及び第３の各レジスタ
が、前記アダプタ・カードのＸＰＯＳレジスタからなる
請求項１７に記載の方法。 - 【請求項２１】前記ブリッジ・データ・フロー・モード
が第１のモードへ設定されたことに応答して、前記ブリ
ッジが、前記第２の形式のバスから受信したアドレスを
前記子カードへ前記第１の形式のバスを介して渡すステ
ップと、 前記ブリッジ・データ・フロー・モードが第２のモード
へ設定されたことに応答して、前記ブリッジが、前記コ
ンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャを前
記ホスト部分へ与えるステップとを有する請求項１７に
記載の方法。 - 【請求項２２】前記ＲＡＭの空きを選択的にイネーブル
とするステップが、前記第１のレジスタの少なくとも１
つのビットを設定することを含む請求項１５に記載の方
法。 - 【請求項２３】前記ＲＯＭの空きを選択的にイネーブル
とするステップが、前記第３のレジスタの少なくとも１
つのビットを設定することを含む請求項１５に記載の方
法。 - 【請求項２４】前記ブリッジ・データ・フロー・モード
を設定するステップが、前記アダプタ・カードの第５の
レジスタの少なくとも１つのビットを設定することを含
み、前記第５のレジスタが電気的に前記ブリッジに接続
されかつ前記アダプタ・カードのＸＰＯＳレジスタから
なる請求項１１に記載の方法。 - 【請求項２５】ＭＣＡバスを介してコンピュータのホス
ト部分へ接続されたアダプタ・カード上のＰＣＩバスに
設置された子カードのコンフィギュレーションを行う方
法であって、前記アダプタ・カードが、前記ＰＣＩバス
と前記ＭＣＡバスとのインタフェースをするためのブリ
ッジを備えており、前記方法が、 前記少なくとも１つの子カード上に複数のＰＣＩ適合デ
バイスの１つを識別する値を前記アダプタ・カードの第
１のレジスタに記憶するステップと、 前記識別された１つＰＣＩ適合デバイスのコンフィギュ
レーション・データのバイトをアドレス指定する値を前
記アダプタ・カードの第２のレジスタに記憶するステッ
プと、 コンフィギュレーション・データを前記アダプタ・カー
ドの第３のレジスタへ書込むことによって、前記識別さ
れた１つのＰＣＩ適合デバイスの前記アドレス指定され
たコンフィギュレーション・データ・バイトへ前記コン
フィギュレーション・データを書込むステップとを有す
るアダプタ・カードの子カードのコンフィギュレーショ
ン方法。 - 【請求項２６】前記ＰＣＩバスと前記ＭＣＡバスとをイ
ンタフェースするために必要な動作を実行するために前
記ブリッジをイネーブルとするステップを含む請求項２
５に記載の方法。 - 【請求項２７】前記ブリッジをイネーブルとするステッ
プが、前記アダプタ・カードの第４のレジスタの第１の
ビットを設定することを含む請求項２６に記載の方法。 - 【請求項２８】前記第１のバスが３２本のアドレス・ラ
インを有し、前記３２本のアドレスレインが２４本の最
上位アドレス・ラインと８本の最下位アドレス・ライン
とからなり、かつ前記識別された複数のＰＣＩ適合デバ
イスの１つが前記２４本の最上位アドレス・ラインの１
つへ接続されており、前記方法が、 前記第１のレジスタに記憶された前記値をデコーディン
グするためのデコーダを用いるステップと、 前記デコーディングされた値を前記ＰＣＩバスの前記２
４本の最上位アドレス・ライン上へ出力し、前記デコー
ディングされた値が前記２４本の最上位アドレス・ライ
ンのうちの前記１つをアクティブとするステップと、 前記第２のレジスタに記憶された値を前記ＰＣＩバスの
前記８本の最下位アドレス・ライン上に出力するステッ
プとを有する請求項２５に記載の方法。 - 【請求項２９】前記ブリッジが、前記ＭＣＡバスのＣＤ
ＳＥＴＵＰラインと前記ＰＣＩバスのＩＤＳＥＬライン
とをインタフェースするステップを有する請求項２５に
記載の方法。 - 【請求項３０】前記ＰＣＩバスが少なくとも８本のデー
タ・ラインで構成され、かつ前記コンフィギュレーショ
ン・データの書込みが、前記コンフィギュレーション・
データを前記少なくとも８本のデータ・ライン上へ出力
することを含む請求項２５に記載の方法。 - 【請求項３１】前記第１、第２、第３及び第４の各レジ
スタが、前記アダプタ・カードのＸＰＯＳレジスタから
なり、かつ前記ブリッジへ電気的に接続されている請求
項２８に記載の方法。 - 【請求項３２】前記ブリッジが前記アダプタ・カード上
に設置されているか又はコンピュータのプレーナ上に設
置されているかを判断するために、前記第４のレジスタ
の読取り専用ビットを読取るステップを含む請求項２８
に記載の方法。 - 【請求項３３】前記ブリッジが減算アドレス・デコーテ
ィングをサポートすることに応答して、前記第４のレジ
スタの第２のビットを第１の状態に設定するステップ
と、 前記ブリッジが減算／正アドレス・デコーディングをサ
ポートすることに応答して、前記第４のレジスタの第２
のビットを第２の状態に設定するステップとを含む請求
項２８に記載の方法。 - 【請求項３４】アダプタ・カードのＰＣＩバス上に設置
された少なくとも１つの子カードに対してコンフィギュ
レーションを行いかつシステム・メモリ空間を確実に割
当てるための装置であって、前記アダプタ・カードが、
ＭＣＡバスを介してコンピュータのホスト部分へ接続さ
れかつ前記ＰＣＩバスと前記ＭＣＡバスとをインタフェ
ースするためのブリッジを備えており、前記装置が、 前記少なくとも１つの子カード上に設置されたデバイス
を識別する値を記憶するために前記ブリッジへ電気的に
接続された第１のレジスタ手段と、 前記識別されたデバイスのコンフィギュレーション・デ
ータのバイトをアドレス指定する値を記憶するために前
記ブリッジへ電気的に接続された第２のレジスタ手段
と、 前記識別されたデバイスの前記アドレス指定されたコン
フィギュレーション・データ・バイトへ書込むべきコン
フィギュレーション・データを、前記ブリッジへ電気的
に接続された第３のレジスタ手段へ書込む手段と、 前記少なくとも１つの子カードのＲＡＭの空きの大きさ
を記憶するために前記ブリッジへ電気的に接続された第
４のレジスタ手段と、 前記ＲＡＭの空きの開始アドレスを記憶するために前記
ブリッジへ電気的に接続された第５のレジスタ手段と、 前記少なくとも１つの子カードのＲＯＭの空きの場所を
記憶するために前記ブリッジへ電気的に接続された第６
のレジスタ手段とを有するアダプタ・カードの子カード
のコンフィギュレーション及びメモリ空間割当てのため
の装置。 - 【請求項３５】前記第４のレジスタ手段が、前記ＲＡＭ
の空きを選択的にイネーブルとするための手段を含む請
求項３４に記載の装置。 - 【請求項３６】前記第６のレジスタ手段が、前記ＲＯＭ
の空きを選択的にイネーブルとするための手段を含む請
求項３４に記載の装置。 - 【請求項３７】前記レジスタ手段の各々が、前記アダプ
タ・カードのＸＰＯＳレジスタからなる請求項３４に記
載の装置。 - 【請求項３８】前記ブリッジを選択的にイネーブルとす
るための手段を含む請求項３４に記載の装置。 - 【請求項３９】前記ブリッジを選択的にイネーブルとす
るための手段が、前記ブリッジへ電気的に接続された第
７のレジスタ手段の第１のビットをからなり、前記第１
のビットが第１のバイナリ状態へ設定されたとき前記ブ
リッジがイネーブルとされ、かつ前記第１のビットが第
２のバイナリ状態へ設定されたとき前記ブリッジがディ
スエーブルとされる請求項３８に記載の装置。 - 【請求項４０】前記ＰＣＩバスが３２本のアドレス・ラ
インを有し、かつ前記識別されたデバイスが前記２４本
の最上位アドレス・ラインの１つへ接続されており、前
記装置が、 前記第１のレジスタに記憶された前記値をデコーディン
グするための、前記第１のレジスタ手段に接続されたデ
コーダ手段と、 前記デコーディングされた値を受信してこの値を２４個
の最上位ビットに記憶するために接続され、かつ前記第
２のレジスタ手段に記憶された前記値を受信してこの値
を８個の最下位ビットに記憶するために接続された３２
ビットのバッファ手段と、 前記バッファ手段の前記内容を前記ＰＣＩバスの３２本
のアドレス・ライン上に出力するために、前記バッファ
手段と前記ＰＣＩバスとの間に接続されたインタフェー
ス手段とを有する請求項３４に記載の装置。 - 【請求項４１】前記ＭＣＡバスのＣＤＳＥＴＵＰライン
と前記ＰＣＩバスのＩＤＳＥＬラインとをインタフェー
スするための手段を含む請求項３４に記載の装置。 - 【請求項４２】前記コンフィギュレーション・データが
前記ＰＣＩバスのデータ・ラインへ出力されるべく、前
記第３のレジスタ手段と前記ＰＣＩバスとをインタフェ
ースするための手段を含む請求項３４に記載の装置。 - 【請求項４３】前記ブリッジのデータ・フロー・モード
を設定するための手段と、 前記少なくとも１つの子カードのＲＯＭシグネチャのオ
フセット０２ｈとして用いられるべき値を記憶するため
に、前記ブリッジへ電気的に接続されかつ前記アダプタ
・カードのＸＰＯＳレジスタからなる第８のレジスタ手
段とを有する請求項３４に記載の装置。 - 【請求項４４】前記ブリッジ・データ・フロー・モード
を設定するための手段が、前記ブリッジへ電気的に接続
されかつ前記アダプタ・カードのＸＰＯＳレジスタから
なる第９のレジスタの少なくとも１つのビットを有する
請求項４３に記載の装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US175988 | 1993-12-30 | ||
| US08/175,988 US5446869A (en) | 1993-12-30 | 1993-12-30 | Configuration and RAM/ROM control of PCI extension card residing on MCA adapter card |
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| Publication Number | Publication Date |
|---|---|
| JPH07210493A JPH07210493A (ja) | 1995-08-11 |
| JP2519401B2 true JP2519401B2 (ja) | 1996-07-31 |
Family
ID=22642494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6284666A Expired - Lifetime JP2519401B2 (ja) | 1993-12-30 | 1994-11-18 | Ｐｃｉ拡張カ―ドの制御方法及びその装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5446869A (ja) |
| EP (1) | EP0661637A1 (ja) |
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