KR0167726B1 - 버스의 우선권 선택장치 - Google Patents

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Abstract

이 발명은 버스의 우선권 선택 장치에 관한 것으로서, 메모리의 내용이나 외부 입력장치에서 입력된 정보에 대한 연산, 처리 등을 담당하는 중앙 처리 장치와; 제1 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제1 PCI 버스 브리지와; 제2 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제2 PCI 버스 브리지와; 제1 ISA/EISA 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제1 EISA/ISA 버스 브리지와; 상기 제1 EISA/ISA 버스 브리지에 포함되어서 제1 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제1 아비터와; 제2 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제2 아비터로 이루어지며;
버스들을 요구하여 사용할 수 있는 버스 마스터들이 버스 사용을 동시에 요구를 했을 경우에 요구한 버스 마스터의 우선권을 선택하여 사용권을 부여하며, 아비터를 따로 두어 구현시킴으로써 경제적인 효과를 가진 버스의 우선권 선택 장치에 관한 것이다.

Description

버스의 우선권 선택 장치
제1도는 종래의 버스 우선권 선택 장치의 관련 블럭도이고,
제2도는 이 발명의 실시예에 따른 버스 우선권 선택 장치의 관련 블럭도이고,
제3도는 이 발명의 실시예에 따른 졔2 아비터의 블럭도이고,
제4도는 이 발명의 실시예에 따른 버스 우선권 선택 장치 내부의 에지 검출 장치의 동작 흐름도이고,
제5도는 이 발명의 실시예에 따른 에지 검출 장치의 상태 천이표이다.
이 발명은 버스의 우선권 선택 장치에 관한 것으로서, 더욱 상세하게 말하자면 버스들을 요구하여 사용할 수 있는 버스 마스터(BUS MASTER)들이 버스 사용을 동시에 요구를 했을 경우에 요구한 버스 마스터의 우선권을 선택하는 다른 칩셋(CHIP SET)에 포함되어 있는 아비터(ARBITER)를 따로 두어 버스 사용권을 부여하는 버스의 우선권 선택 장치에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 버스의 우선권 선택에 대하여 설명한다.
제1도는 종래의 버스 우선권 선택 장치의 관련 블록도이다.
첨부한 제1도에 도시되어 있는 바와 같이 종래의 버스 우선권 선택 장치의 관련 블럭도의 구성은, 메모리의 내용이나 외부 입력장치에서 입력된 정보에 대한 연산, 처리 등을 담당하는 중앙 처리 장치(10)와; PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 PCI 버스 브리지(PERIPHERAL COMPONENT INTERCONNECT BUS BRIDGE, 이하, PBB 라함, 20)와; ISA/EISA 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 EISA/ISA 버스 브리지(EXTENDED/ INDUSTRY STANDARD ARCHITECTURE BUS BRIDGE, 이하, EIBB 라함, 30)와; 상기 EIBB(30)에 포함되어서 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 아비터(ARBITER, 40)로 이루어진다.
상기의 구성에 의한 종래의 버스의 우선권 선택 장치의 동작은 다음과 같다.
버스의 사용권을 얻어서 그 버스를 사용하는 버스 마스터(BUS MASTER)인 중앙 처리 장치(10)와 그 외 다수의 장치가 있어서, 각 장치가 한 버스 상에 있기 때문에 각 장치는 아비터(40)에게 버스 사용권을 요구하게 된다.
버스 사용권의 요구가 순차적으로 입력되면, 아비터(40)는 입력되는 순서대로 처리를 해주나 그러나, 버스 마스터들이 버스 사용권을 동시에 요구를 할 경우 버스 사용권을 어느 버스 마스터에게 줄 것인가를 결정해야 하는데 이 때, 아비터(40)는 버스 사용권을 선택할 버스 마스터의 우선 순위를 정하여, 정해진 버스 마스터로 버스 우선 사용권을 부여한다.
그러나, 상기한 종래의 기술은 PCI 버스를 구성하는 경우에 아비터가 필요하며, 메인 칩 셋(MAIN CHIP SET)에서 지원하는 아비터의 기능은 제한되어 있고, 메인 칩 셋을 중복하여 쓸 경우는 주소가 출동하는 문제와, 아비터의 기능만을 이용하기 위해 메인 칩 셋을 사용하는 것은 비경제적인 문제점이 있다.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 별도의 아비터를 구성하여서, 첫 번째 PCI 버스는 메인 칩셋에서 지원하는 아비터를 이용하고, 두 번째 PCI 버스는 별도의 아비터를 이용하여 기능을 수행하도록 하는 버스의 우선권 선택 장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 메모리의 내용이나 외부 입력장치에서 입력된 정보에 대한 연산, 처리등을 담당하는 중앙 처리 장치와; 제1 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제1 PCI 버스 브리지와; 제2 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제2 PCI 버스 브리지와; 제1 ISA/EISA 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제1 EISA/ISA 버스 브리지와; 상기 제1 EISA/ISA 버스 브리지에 포함되어서 제1 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제1 아비터와; 제2 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제2 아비터로 이루어진다.
상기한 제2 아비터의 구성은, PCI 버스에 버스 사이클(CYCLE)이 뜨게 되면 버스 프레임(FRAME)신호가 하강하게 되고, 이 신호가 동작하는 하강 에지를 발견하는 에지 검출 장치와; 버스 마스터의 수만큼 입력되는 버스 요구 신호를 받아서, 현재 버스 사용권을 요구하는 버스 마스터의 버스 요구 신호를 입력받는 응답 확인 장치와; 상기 에지 검출 장치에서 출력되는 프레임 동작 하이(HIGH)에서 로우(LOW)로 떨어지는 에지 신호를 받고, 상기 응답 확인 장치에서 신호를 입력받아서, 현재 사용하는 버스 마스터의 상태를 보고서, 다음에 요청한 버스 마스터들 중 어느 버스 마스터에 버스 사용권을 부여할 것인지를 선택하는 우선권 결정 장치로 이루어진다.
이하, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제2도는 이 발명의 실시예에 따른 버스 우선권 선택 장치의 관련 블럭도이고, 제3도는 이 발명의 실시예에 따른 제2 아비터의 블럭도이고, 제4도는 이 발명의 실시예에 따른 버스 우선권 선택 장치 내부의 에지 검출 장치의 동작 흐름도이고, 제5도는 이 발명의 실시예에 따른 에지 검출 장치의 상태 천이표이다.
첨부한 제2도에 도시되어 있는 바와 같이 이 발명의 실시예에 따른 버스 우선권 선택 장치의 구성은, 메모리의 내용이나 외부 입력장치에서 입력된 정보에 대한 연산, 처리 등을 담당하는 중앙 처리 장치(110)와; 제1 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제1 PCI 버스 브리지(120)와; 제2 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 제2 PCI 버스 브리지(121)와; 제1 ISA/EISA 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역활을 하는 EISA/ISA 버스 브리지(130)와; EISA/ISA 버스 브리지(130)에 포함되어서 제1 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제1 아비터(140)와; 제2 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제2 아비터(141)로 이루어진다.
첨부한 제3도에 도시되어 있는 바와 같이 이 발명의 실시예에 따른 버스 우선권 선택 장치의 구성은, PCI 버스에 버스 사이클(CYCLE)이 뜨게 되면 버스 프레임(FRAME) 신호가 하강하게 되고, 이 신호가 동작하는 하강 에지를 발견하는 에지 검출 장치(210)와; 버스마스터의 수만큼 입력되는 버스 요구 신호를 받아서, 현재 버스 사용권을 요구하는 버스 마스터의 버스 요구 신호를 입력받는 응답 확인 장치(230)와; 상기 에지 검출 장치(210)에서 출력되는 프레임 동작 하이(HIGH)에서 로우(LOW)로 떨어지는 에지 신호를 받고, 상기 응답 확인 장치(230)에서 신호를 입력받아서, 현재 사용하는 버스 마스터의 상태를 보고서, 다음에 요청한 버스 마스터들 중 어느 버스 마스터에 버스 사용권을 부여할 것인지를 선택하는 우선권 결정 장치로 이루어진다.
첨부한 제4도에 도시되어 있는 바와 같이 이 발명의 실시예에 따른 버스 우선권 선택 장치 내부의 에지 검출 장치의 동작 흐름도의 구성은, 프레임 신호가 하이(HIGH)상태에서 로우(LOW)상태로 변환되는 에지를 검출하는 신호인 FHLE=0이고, 00상태에서 시작하는 즉, 제5도와 같이 Q1, Q2가 00상태에서, 프레임 신호와 IRDYL 신호의 AND 로직(LOGIC)인 PBBL의 신호를 판단하고, FHLE=0으로 세트하는 단계(SO)와; Q1,Q2가 01인 상태에서, PBBL의 신호를 판단하고, FHLE=1로 세트하는 단계(S1)와; Q1,Q2가 02인 상태에서, PBBL이 신호를 판단하고, FHLE=0+으로 세트하고, 01 상태로 피드 백(FEED BACK)되는 단계(S2)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 작용은 다음과 같다.
PCI 버스 상에서 중앙 처리 장치(110)와 같은 버스 마스터가 버스 사용권 획득을 위하여 REQ*를 출력한다.
제1 PCI 버스에서는 메인 칩 셋 내부에 있는 제1 아비터(140)가 버스 마스터의 REQ*를 입력받아서, 버스 사용권의 우선권을 정하여 버스 사용권을 사용할 버스 마스터에게 허가 신호인 GNT* 신호를 출력한다.
제2 PCI 버스 상에서도 마찬가지로 동작을 한다.
만일, 여러 개의 버스 마스터가 한개의 시스템 클럭에서 즉, 동시에 버스 사용권을 요구하면, 제2 아비터(141)는 내부의 우선권 결정 장치에서 결정된 우선 순위에 근거하여 가장 우선 순위가 높은 버스 마스터에게 버스 사용을 허가한다.
상기 버스 마스터가 PCI 버스 사용을 종료하면 다음 우선 순위에 근거하여 버스 마스터에게 버스 사용권을 허가한다.
상기 제2 아비터(141)의 버스 사용권 결정은 에지 검출 장치(210)에서 프레임 신호와 IRDYL 신호를 AND 로직으로 신호를 입력받으면서, 신호가 하이에서 로우로 떨어지는 하강 에지를 검출하고, 하강 에지 검출 신호를 우선권 결정 장치(220)로 출력을 한다.
응답 확인 장치(230)는 버스 마스터의 수만큼 입력되는 버스 요구 신호를 받아서, 현재 버스 사용권을 요구하는 버스 마스터의 버스 요구 신호를 입력받고 우선권 결정 장치(220)로 현재 버스의 상태를 나타내는 정보를 준다.
우선권 결정 장치(220)는 여러 개의 마스터가 동시에 PCI 버스 사용을 요구했을 때, 마스터의 우선 순위를 결정하는 우선 순위를 결정하고 응답 확인 장치(230)로 출력을 한다.
상기 에지 검출 장치(210)에서 출력되는 프레임 동작 하이(HIGH)에서 로우(LOW)로 떨어지는 에지 신호를 받고, 상기 응답 확인 장치(230)에서 신호를 입력받아서, 현재 사용하는 버스 마스터의 상태를 보고서, 다음에 요청한 버스 마스터들 중 어느 버스 마스터에 버스 사용권을 부여할 것인지를 선택하는 우선권 결정 장치(220)는 허가 신호인 GNT* 신호를 응답 확인 장치(230)에 출력을 하고, 다시 응답 확인 장치(230)에서 우선권 결정 장치(220)로 피드백되어서, 지금 버스를 사용하는 버스 마스터가 어느 것인가를 알려준다.
제4도는 에지 검출 장치(210)의 검출 방법으로서, 프레임 신호가 하이에서 로우로 하강하는 에지를 검출 신호가 로우 상태이고, 제5도의 00상태에서 FRAME 신호 IRDYL 신호의 로직 AND 인 PBBL이 하이인지 로우인지를 판단한다.
만일, PBBL이 하이이면 FHLE=0 으로 세트(SET)하고, 다음 상태 01 상태로 된다.
PBBL를 다시 판단하여, 하이이면 FHLE=0으로 세트하고 계속 체크를 하여 로우로 될 때까지 체크를 한다.
PBBL이 로우로 되면 FHLE=1로 세트하고, 다음 상태인 11 상태로 된다.
01 상태에서 11 상태로 되면, 로우에서 하이로 되는 상승 에지를 검출한다.
그리고, 다시 PBBL이 로우에서 하이로 되는 것을 체크하기 위해 여전히 로우인지를 판단한다.
상기 11 상태에서는 로우에서 하이로 되는 상승 에지가 검출되면 FHLE=0으로 리셋되고, 01상태로 간다.
이상에서와 같이 이 발명의 실시예에서, 버스들을 요구하여 사용할 수 있는 버스 마스터들이 버스 사용을 동시에 요구를 했을 경우에 요구한 버스 마스터의 우선권을 선택하여 사용권을 부여하며, 아비터를 따로 두어 구현시킴으로써 경제적인 효과를 가진 버스의 우선권 선택 장치를 제공할 수 있다.

Claims (3)

  1. 메모리의 내용이나 외부 입력장치에서 입력된 정보에 대한 연산, 처리 등을 담당하는 중앙 처리 장치와; 제1 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역할을 하는 제1 PCI 버스 브리지와; 제2 PCI 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역할을 하는 제2 PCI 버스 브리지와; 제1 ISA/EISA 버스를 각 버스간에 상이하게 동작하는 신호선 체계를 맞추어 주는 역할을 하는 제1 EISA/ISA 버스 브리지와; 상기 제1 EISA/ISA 버스 브리지에 포함되어서 제1 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제1 아비터와; 제2 PCI 버스 사용의 우선권을 선택하여 허가 신호를 출력하는 제2 아비터로 이루어지는 것을 특징으로 하는 버스의 우선권 선택장치.
  2. 제1항에 있어서, 상기한 제2 아비터는, PCI 버스에 버스 싸이클이 뜨게되면 버스 프레임 신호가 하강하게 되고, 이 신호가 동작하는 하강 에지를 발견하는 에지 검출장치와; 버스 마스터의 수만큼 입력되는 버스 요구 신호를 받아서, 현재 버스 사용권을 요구하는 버스 마스터의 버스 요구 신호를 입력받는 응답 확인 장치와; 상기 에지 검출 장치에서 출력되는 프레임 동작 하이에서 로우로 떨어지는 에지 신호를 받고, 상기 응답 확인 장치에서 신호를 입력받아서, 현재 사용하는 버스 마스터의 상태를 보고서, 다음에 요청한 버스 마스터들 중 어느 버스 마스터에 버스 사용권을 부여할 것인지를 선택하는 우선권 결정 장치로 이루어지는 것을 특징으로 하는 버스의 우선권 선택 장치.
  3. 제2항에 있어서, 상기한 에지 검출장치는 프레임 신호가 하이상태에서 로우상태로 변환되는 에지를 검출하는 신호인 FHLE=0이고, 00 상태에서 시작하는 즉, 제5도와 같이 Q1,Q2가 00인 상태에서, 프레임 신호와 IRDYL 신호의 AND 로직(LOGIC)인 PBBL의 신호를 판단하고, FHLE=0으로 세트하는 단계와; Q1,Q2가 01인 상태에서, PBBL의 신호를 판단하고, FHLE=1로 세트하는 단계와; Q1,Q2가 02인 상태에서, PBBL의 신호를 판단하고, FHLE=0 으로 세트하고, 01 상태로 피드 백 되는 단계로 이루어지는 것을 특징으로 하는 버스의 우선권 선택 방법.
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