JP2518986B2 - 汎用アダプタ - Google Patents

汎用アダプタ

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JP2518986B2 JP4017502A JP1750292A JP2518986B2 JP 2518986 B2 JP2518986 B2 JP 2518986B2 JP 4017502 A JP4017502 A JP 4017502A JP 1750292 A JP1750292 A JP 1750292A JP 2518986 B2 JP2518986 B2 JP 2518986B2
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    • H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一の媒体上のデータ・
フローを他の媒体と互換性のあるデータ・フローに変換
するためのハードウェア／ソフトウェア構成体に係り、
更に詳細に説明すれば、システム・バス、交換装置、伝
送媒体、及び種々のローカル・エリア・ネットワーク
（ＬＡＮ）のうち少なくとも２つの間のデータ・インタ
フェースを提供するための、高帯域の汎用アダプタ（以
下「汎用アダプタ」と略記）に係る。
【０００２】
【従来の技術】従来技術では、通信アダプタの速度の方
が、使用可能な伝送速度よりも高かった。伝送技術の最
近の進歩によってこの平衡が破られ、伝送媒体の能力が
上回るようになった。通信速度が計算速度に接近し又は
これを上回るようになってきたから、代替の通信アーキ
テクチャを探求することが必要となってきた。このよう
な探究は、新しいプロトコルと、既存のプロトコルの最
適化という２つの領域に集中している。
【０００３】伝送技術の進歩によって、以前よりも遥か
に高いデータ転送速度のみならず、以前よりも遥かに低
いエラー率も実現されるようになった。既存の通信プロ
トコルは、高い媒体エラー率と、計算速度よりも遥かに
低いデータ伝送速度とを前提に設計されていた。低速の
伝送媒体を過度に使用することを回避するため、エラー
回復能力を提供することに重点が置かれていた。基本的
な前提が次第に実態に合わなくなってくるにつれて、既
存の通信プロトコルは、新しい伝送媒体について益々不
適切になってきた。伝送能力とプロトコルの不整合に寄
与している他の要因は、既存の多くの通信プロトコル
が、「汎用プロセッサ／ソフトウェア」による実現のた
めに設計されていたという事実に由来する。これらのプ
ロトコルの「ソフトウェア向き」の設計手法は、通信プ
ロトコルのプロセッサを、データ伝送の隘路にした。
【０００４】既存の通信プロトコルに見られるこれらの
設計上の欠点を是正するため、高速ではあるが、間に合
わせ的なプロトコルが幾つか提案されている。既存の通
信プロトコルと比較すると、これらのプロトコルは、高
いデータ・スループットに重点を置き、複雑なエラー回
復方式には重点を置いていない。更に、これらの間に合
わせ的なプロトコルは、ＶＬＳＩハードウェアによる実
現を念頭において設計されている。
【０００５】前述の設計上の欠点に加えて、既存の通信
プロトコルのデータ・スループットは、現在の多くのプ
ロトコル実現形態に見られる他の欠点によって妨げられ
ている。この実現形態の欠点は、最悪の状況を想定した
設計原理、即ち良好な振る舞いのデータ・パケット（以
下「パケット」と略記）と悪い振る舞いのパケットとを
区別せずに、全てのパケットに対し一律にペナルティを
課すという原則の下に、全てのパケットを同等に扱わな
ければならない、という設計原理に由来する。順序通り
でエラーのないパケットも、順序外のパケットや変造パ
ケットと殆ど同じソフトウェア経路を通過する。この設
計原理が、伝送速度が低く且つ減衰量が大きいネットワ
ークの環境で正当化される理由は、このような環境では
エラー率が高く、しかも通信の待ち時間に対するソフト
ウェア経路長の影響が最小であるという点にある。しか
し、現在の伝送技術では、エラー率が非常に小さくなっ
ているから、良好な振る舞いのパケットの確率が非常に
増大していて、潜在的なパケット到着率が大きく増加し
ている。従って、このことを反映するように、プロトコ
ルの実現形態を調整しなければならない。
【０００６】この領域の活動は、主として、良好な振る
舞いのパケットを優遇し且つ悪い振る舞いのパケットだ
けにペナルティを課すように、既存のプロトコル実現形
態を修正することに向けられていた。また、これらの実
現形態は、パケット動作のパイプライン化と、ハードウ
ェアの機能的支援を含んでいる。
【０００７】高速の通信アダプタの場合、前述のスルー
プット問題は、次の制約に起因して一層複雑となってい
る。
【０００８】 （１）既存のプロトコル及び実現形態との互換性： 高速の通信アダプタは、新しい通信技術をサポートする
とともに、既存の通信技術に対する下方互換性を提供す
ることが期待される。ここで、下方互換性とは、既存の
通信プロトコルをサポートするのみならず、既存のプロ
トコルが実現している方法又はアーキテクチャをもサポ
ート可能であることを意味する。
【０００９】 （２）確立されたシステム・バス及び／又はチャネルと
の互換性： 通信アダプタは、ホスト・システム用の通信フロント・
エンドとして動作することが多い。このことは、通信ア
ダプタの殆どのパケット・データが、確立されたシステ
ム・バス又は入出力チャネルを通して、これに接続され
たホスト・システムと授受されることを意味する。終端
間の性能上の見地から云えば、通信アダプタとそれに接
続されたホスト・システムとの間のデータ転送は、終端
ノード間の通信経路の他の部分よりも重要ではないとし
ても、これと同程度には重要である。高速の通信アダプ
タは、永年にわたって確立された（一のファミリーを構
成する）システム・バス及び入出力チャネル上の高速デ
ータ転送をサポートするとともに、これらのバス及びチ
ャネルのアーキテクチャ規則を順守可能であることが期
待される。
【００１０】
【課題を解決するための手段】従って、本発明の主目的
は、将来の通信アダプタのファミリーをサポートする潜
在能力を有する処の、新規なアーキテクチャを提供する
ことである。これらの通信アダプタは、既存の制約を満
足するとともに、ホストの負荷を軽減しつつ、高いデー
タ・スループットを提供しなければならない。本明細書
で説明する汎用アダプタのアーキテクチャが汎用的（ge
neric）であると称せられる所以は、その入出力ポート
が、システム・バス、入出力チャネル、交換装置又は通
信ネットワークの何れに接続されるかとは関係なく、こ
れらの入出力ポートに対し統一的なインタフェースを提
供するという点にある。
【００１１】このアーキテクチャが実現している高速プ
ロトコル用の幾つかの重要な設計原理には、反復的な通
信機能のためのハードウェア援助と、バッファ、パケッ
ト及び待ち行列管理のためのハードウェア援助と、異常
に悪い振る舞いのパケットを処理する手段を備えた良好
な振る舞いのパケットに対する最適設計とが含まれてい
る。このため、このアーキテクチャは、高いデータ転送
速度をサポートすることができるようになっている。
【００１２】また、このアーキテクチャを定義する過程
において、既存のＶＬＳＩ技術で以てこのアーキテクチ
ャを容易に実現することができるように、注意深く考慮
が払われている。即ち、このアーキテクチャの非常に重
要な特徴は、これが実現しやすいことである。
【００１３】本発明の他の目的は、データ通信がしばし
ばデータ・パケットの形式で行われることを認識して設
計され、従ってアーキテクチャ上のプリミティブとして
パケットの処理をサポートできるように設計された、汎
用アダプタのアーキテクチャを提供することである。こ
のアーキテクチャの機能目標は、次のことを含んでい
る。 （１）汎用アダプタへの、又はそれを介する、又はそれ
からの、パケットの高速トランスポートの提供 （２）バッファ及び待ち行列の管理とデータ移動のため
のハードウェア援助 （３）複数の優先順位レベルと複数種類のサービスのサ
ポート （４）広範囲のバス及び伝送技術に対応する、統一的な
バッファ／パケット／待ち行列／サーバ管理方式の提供 （５）持続的な高スループットのサポート （６）高水準ソフトウェア・インタフェースの提供に起
因する、通信に対する非常に低いホスト負荷の可能性 （７）複数の並行プロトコル・スタックのサポート （８）パケットに基づく、新しい伝送技術の迅速なプロ
トタイプ化の提供
【００１４】この汎用アダプタは、種々のシステム相互
接続に対するサポートを提供するように構成されてい
る。可能な相互接続の幾つかには、次のものが含まれて
いる。 マイクロ・チャネル： ８００Ｍｂｐｓ（ストリーミ
ング・モード） クロスバー交換機： 非常に低い待ち時間 ２４０
Ｍｂｐｓ／ポート 直列入出力チャネル： ２００Ｍｂｐｓ ＳＰＤバス： ８０Ｍｂｐｓ ３７０チャネルＯＥＭＩ：２４Ｍｂｐｓ
【００１５】この汎用アダプタの構成は、パケット向き
の伝送技術を容易にサポートできるようになっている。
次の伝送技術は、この汎用アダプタに簡単に組み込むこ
とができ、又は近い将来に組み込むことができる筈であ
る。 ハードウェア・データ・リンク制御：
４００Ｍｂｐｓ ＦＤＤＩ（ＡＮＳＩファイバ・トークン・リング）：
１００Ｍｂｐｓ ＤＳ３（クリア・チャネルＴ３）：
４５Ｍｂｐｓ トークン・リング：
１６／４Ｍｂｐｓ イーサネット：
１０Ｍｂｐｓ
【００１６】この汎用アダプタは、幾つかのプロトコル
をサポートするための並列機構を提供する。リンク、ネ
ットワーク及びトランスポート・レベルのプロトコルの
ポリシーを実現するために、オンボード・プロセッサを
使用することができる。次のリストは、この汎用アダプ
タによるサポートの候補を示している。 ＡＰＰＮ／ＳＮＡ ＡＰＰＣ ＴＣＰ／ＩＰ ＩＳＯ／ＴＰ及びＩＳＯ／ＩＰ 広帯域ＩＳＤＮ ＶＴＡＭサポートの一部
【００１７】本明細書で説明する教示に従って、本発明
の汎用アダプタは、可変長のデータ・ストリーム・パケ
ットの形式でデータを搬送する処のバス、チャネル、プ
ロセッサ、交換装置及び／又は通信ネットワークのうち
少なくとも２つの間のデータ通信のために、統一的なア
ーキテクチャを提供する。各パケットは、ヘッダ情報部
を含むほか、通信すべきデータ用のデータ部を含むこと
ができる。前者のヘッダ情報部は、情報交換を調停する
のに使用される通信プロトコルがこれを必要とする。汎
用アダプタ内のプロセッサ・サブシステムは、パケット
のヘッダ情報部を処理するためのプロセッサを含んでい
る。このプロセッサは、汎用アダプタの１つ以上の入出
力ポートに到着するパケットを記憶する処の、パケット
・メモリ（ＰＭ）をアクセスすることができる。このパ
ケット・メモリは、複数のバッファに分割され、各パケ
ットは、その長さに応じて１つ以上のバッファに記憶さ
れる。汎用アダプタ・マネージャ（ＧＡＭ）は、汎用ア
ダプタの諸管理機能を遂行し且つこれらの機能を同期さ
せるために設けられている。これらの管理機能は、プロ
セッサ・サブシステムによる処理又は汎用アダプタの入
出力ポートとの転送のために、複数のバッファを（各パ
ケット対応に連係してこれらのバッファのグループに対
応する）一のパケットに編成し且つ複数のパケットを
（各待ち行列対応に連係してこれらのパケットのグルー
プに対応する）一の待ち行列に編成することによって、
パケット・メモリ内にデータ構造を実現することを含ん
でいる。汎用アダプタの各入出力ポートに関連する一の
パケット・メモリ・インタフェース（ＰＭＩ）は、各パ
ケットをパケット・メモリと授受するために設けられて
いる。例えば、一のパケットが一の入出力ポートで受信
される場合、このパケットは、パケット・メモリに転送
され、そこで処理のために待ち行列化されるようになっ
ている。
【００１８】詳述すると、プロセッサ・サブシステム
と、パケット・メモリと、汎用アダプタ・マネージャ
と、入出力ポートとを相互に接続するために、汎用アダ
プタ・バス（ＧＡＢ）が設けられている。このプロセッ
サ・サブシステムのローカル・メモリは、（一の通信プ
ロトコルの状態マシンとして構成することが可能な）通
信コードと、（この通信コードをサポートするために使
用されるデータ構造、例えばオープンされている各通信
接続のための接続制御ブロックに相当する）コード即値
制御データとを保持する。一のローカル・バスが、プロ
セッサとそのローカル・メモリとを相互に接続する。ま
た、このプロセッサ・サブシステムは、プロセッサの動
作に必要な補助回路として、ハードウェア・タイマや、
割り込みコントローラや、ローカル・メモリ・コントロ
ーラなどを含んでいる。パケット・データの移動と並行
して通信コードの大部分を処理できるように、プロセッ
サ・サブシステムのローカル・バスから汎用アダプタ・
バスを分離し且つ必要に応じてこれらのバスを相互に接
続するための、第１のアイソレータが設けられている。
第２のアイソレータは、汎用アダプタ・マネージャとそ
のローカル・メモリへの選択的アクセスのために設けら
れている。
【００１９】また、汎用アダプタ・マネージャは、諸デ
ータ構造を記憶するためのローカル・メモリと、汎用ア
ダプタ・マネージャをそのローカル・メモリに結合する
ためのローカル・バスとを含んでいる。なお、これらの
データ構造は、パケット・メモリ内の複数のバッファを
（各パケット対応に連係してこれらのバッファのグルー
プに対応する）一のパケットに編成し且つ複数のパケッ
トを（各待ち行列対応に連係してこれらのパケットのグ
ループに対応する）一の待ち行列に編成するために、使
用されるものである。更に、汎用アダプタ・マネージャ
は、これらのバッファや、パケットや、待ち行列を包含
する処のデータ構造をパケット・メモリ内で実現するた
めの汎用アダプタ・マネージャのカーネルと、優先順位
又はラウンド・ロビン方式に基づき、汎用アダプタ・バ
スの制御権を一のバス要求元（バス・マスタ）に付与す
るための汎用アダプタ・バス用のアービタと、パリティ
検査のため及び一のバス要求元に対し汎用アダプタ・バ
スの制御権が付与された後のバス・サイクル（ＧＡＢサ
イクル）の時間長を検査するために汎用アダプタ・バス
を監視するためのモニタとを含んでいる。
【００２０】パケット・メモリ・コントローラ（ＰＭコ
ントローラ）は、汎用アダプタ・バスとパケット・メモ
リとの間をインタフェースする。ＰＭコントローラは、
パケット・メモリとの間でエラー訂正を提供し、また汎
用アダプタ・バスとの間でパリティを供給する。単一サ
イクル及び高速ページ・モード・サイクルのアクセスが
与えられる。パケット・メモリを構成するためにダイナ
ミックＲＡＭが使用される場合、ＰＭコントローラは、
メモリ・リフレッシュ・サイクルを提供する。
【００２１】各パケット・メモリ・インタフェース（Ｐ
ＭＩ）は、到着する各パケットをパケット・メモリ内に
記憶するとともに、パケット・メモリから各パケットを
読み出して、その関連する入出力ポートに渡すために、
汎用アダプタ・マネージャから必要なバッファを獲得す
るための手段を含んでいる。更に、各パケット・メモリ
・インタフェースは、異なるデータ伝送速度を有する入
出力ポートに接続装置を相互接続できるように、速度調
整用のステージング・バッファを含んでいる。
【００２２】状況通知手段は、それぞれの待ち行列セッ
トを形成する複数の待ち行列のうち少なくとも１つの待
ち行列内のパケットの存在を、パケット・メモリ・イン
タフェースに通知するために使用される。この状況通知
手段を構成する一の状況レジスタ内の各ビットは、一の
待ち行列に対応していて、この待ち行列が空であるか否
かを指示する。この状況レジスタの状態変更は、汎用ア
ダプタ・バスを通して、全てのパケット・メモリ・イン
タフェースに同報通信される。
【００２３】汎用アダプタ・マネージャは、複数のパケ
ットを（各待ち行列対応に連係してこれらのパケットの
グループに対応する）一の待ち行列に編成する。この場
合において、この待ち行列は、所定の優先順位を有し且
つ同じ論理入出力ポートを宛先とする複数のパケットの
連係リスト、又はプロセッサ・サブシステムによって同
様の態様で処理すべき複数のパケットの連係リストから
構成される。汎用アダプタ・マネージャは、各入出力ポ
ートごとに一の待ち行列セットを定義する。この待ち行
列セットは、所定の動作用の１つのオペランドとして一
括して処理可能な、待ち行列のグループから成る。パケ
ット・メモリは、プロセッサ用の複数の待ち行列と、パ
ケット・メモリ・インタフェース用の複数の出力待ち行
列とを含んでいる。それぞれのパケットは、パケット・
メモリから送信された後に出力待ち行列から廃棄される
のが普通であるが、一のパケット又は一のパケット・グ
ループを循環式として指定することも可能であり、その
場合、このように指定されたパケット又はパケット・グ
ループは、送信後も廃棄されないで、再び待ち行列化さ
れることになる。
【００２４】更に、同一のヘッダ情報部を幾つかのパケ
ットに付加する場合のように、これらのバッファを複数
のパケットに連係することができる。また、一のデータ
部を使用する最後のパケットが送信されるまで、複数の
パケットのデータ部を複製又は削除することなく、これ
らのデータ部を互いに異なるヘッダ情報部に連係するこ
ともできる。
【００２５】各入出力ポートは、入力（インバウンド）
パケットの内容を検査して、そのパケットをエンキュー
すべき適正な待ち行列を決定する。この特徴は、本発明
の汎用アダプタを、複数の状態を有するパケット交換シ
ステムとして使用することを可能にする。
【００２６】元の待ち行列に新しいベース・アドレスを
割り当てることによって、この元の待ち行列から代替的
な待ち行列へ切り替えるための、待ち行列再構成機構が
設けられる。この待ち行列再構成機構によれば、入力パ
ケットの送信元に通知する必要なしに、かかる入力パケ
ットを代替的な待ち行列に連係することができる。
【００２７】新しいパケット・メモリ・インタフェース
用の待ち行列セットのベース・アドレスを、古いパケッ
ト・メモリ・インタフェース用の待ち行列セットのベー
ス・アドレスに設定することによって、各パケット・メ
モリ・インタフェースが、一の待ち行列のサービスを代
行することができるようにするための、待ち行列再構成
機構が設けられる。また、古い待ち行列の先頭（第１）
パケットを新しい待ち行列に移動させることによって、
他のパケット・メモリ・インタフェースによってサービ
スされるように、一の待ち行列をまとめて移動させるた
めの、待ち行列再構成機構が設けられる。
【００２８】本明細書で説明する教示に従って、本発明
の汎用アダプタがユーザ（例えば、一のパケット・メモ
リ・インタフェース）にサービスを提供するために利用
される場合、各ユーザは、汎用アダプタ・マネージャの
ローカル・メモリ内にある指定されたアドレスを定義す
る処の、現サービス要求を汎用アダプタ・マネージャに
送信する。汎用アダプタ・マネージャは、予想されるサ
ービス要求に対する応答を前以って準備するとともに、
これらの応答をそのローカル・メモリ内の指定されたア
ドレスに記憶している。この現サービス要求に応答し
て、汎用アダプタ・マネージャは、前以って準備し且つ
指定されたアドレスに記憶しておいた一の応答を返送す
る。一般に、汎用アダプタ・マネージャは、現サービス
要求の関数として、将来に予想されるサービス要求に対
する応答を前以って準備するとともに、これらの応答を
そのローカル・メモリ内の指定されたアドレスに記憶す
る。詳述すると、一のアドレスを指定するサービス要求
がアドレス・バスを通して汎用アダプタ・マネージャに
送信される場合、汎用アダプタ・マネージャは、このサ
ービス要求に応答して、そのアドレスによって指定され
るローカル・メモリ内の位置に前以って記憶しておいた
一の応答を返送するのである。一般に、汎用アダプタ・
マネージャは、汎用アダプタ・バスを通して要求元ユー
ザに現応答が送信されるのと同時に、将来の応答が準備
され且つ記憶されるように、将来に予想されるサービス
要求に対する応答を準備して、これらの応答をそのロー
カル・メモリ内の指定された位置に記憶しておく。
【００２９】将来の可能な応答は、汎用アダプタ・マネ
ージャ内の論理回路によって準備される。これらの論理
回路は、前景論理回路及び背景論理回路を含んでいる。
後者の背景論理回路は、次のフリー・バッファのポイン
タ及び次のフリー・パケットのポインタを準備し且つこ
れらのポインタを一のレジスタに記憶することによっ
て、プリミティブの形式で受け取られるサービス要求よ
り１ステップ先んじるように動作する（§４．６の「Ｇ
ＡＭ１８の応答 − 同期式と非同期式の対比」に記載
の「背景段階」の説明を参照）。前景論理回路は、この
レジスタをアクセスして、現サービス要求に対する適時
の応答を生成し且つこれをパケット・メモリ・インタフ
ェースを通して供給することができる（§４．６の「Ｇ
ＡＭ１８の応答 − 同期式と非同期式の対比」に記載
の「クリティカル段階」の説明を参照）。サービスを要
求するユーザは、同じ同期バス・サイクルの間にローカ
ル・メモリ内の指定されたアドレスのデータを読み出す
処の読み出し動作の形式で、その現サービス要求を送信
する。
【００３０】
【実現例】§１．０： 概要 汎用アダプタは、高速の通信アダプタ用に設計された、
統一的なアーキテクチャを実現する。汎用アダプタは、
バス、チャネル及び通信ネットワークを相互接続するた
めの開発プラットホームを提供する。各汎用アダプタの
最大構成は、制限されているが、各汎用アダプタ上の一
の入出力ポートに接続された交換装置を使用する複数の
汎用アダプタを相互接続することによって、任意の大き
さのシステムを構築することができる。
【００３１】本章では、汎用アダプタとその主要な構成
要素を概説する。
【００３２】§１．１： 汎用アダプタの通信環境 汎用アダプタは、広範囲のトラヒックを搬送可能な通信
ネットワーク環境内に常駐するように設計されている。
このトラヒックは、時間的にクリティカルな緊急トラヒ
ック及び帯域幅にクリティカルな同期トラヒックから、
時間的にクリティカルでない非同期の背景トラヒックま
で及んでいる。この統合ネットワークは、同種でもよ
く、又は高帯域のバックボーン・ネットワークを通して
相互接続された互いに異なる複数のローカル・エリア・
ネットワークから成ってもよい。ネットワーク接続装置
は、端末やプリンタのような簡単な装置から、メインフ
レーム・ホストやネットワーク・コントローラのような
インテリジェント・デバイスまで及んでいる。このよう
な環境内のネットワーク相互接続は、同種のローカル・
エリア・ネットワークを接続する簡単なブリッジ・デバ
イスに基づくか、又は２つの異種ネットワークを接続す
るのみならず、別々に管理されるドメインの相互接続に
必要なプロトコル変換及びネットワーク経路指定をも提
供する複雑な高水準ゲートウェイに基づくことができ
る。
【００３３】このネットワークを流れるトラヒックは、
そのタイプとは無関係に、パケットと呼ばれるデータ・
ストリーム・セグメントの形式で搬送される。２つのネ
ットワーク・ノードが、このネットワークを通して情報
を交換することを望んでいる場合、これらのノードは、
それぞれの情報をパケットの形式で送信する。最適のパ
ケット・サイズを決定する基本的な要因の１つは、ネッ
トワーク伝送媒体のビット・エラー率である。同軸ケー
ブル及び光ファイバー・リンクのようにエラー率が低い
場合、パケット・サイズを数キロバイト程度の大きさに
することができる。パケット・サイズに影響する他の要
因は、終端ノードで実行中のアプリケーションの待ち時
間の要件である。待ち時間の要件が小さければ小さいほ
ど、パケット・サイズは小さくなる。
【００３４】各パケットは、その２つの構成要素とし
て、ヘッダ情報とデータとを保持するのが普通である。
このデータは、２つの通信終端ノード上で実行中のユー
ザ・レベルのアプリケーションによって供給される。ヘ
ッダ情報は、情報交換を調停するのに使用される通信プ
ロトコルがこれを必要とする。ヘッダ情報は、各パケッ
トがアプリケーション・プロセスに渡される前に、通信
プロトコル・プロセッサによって解釈される。ヘッダ情
報は、実際には符号化されたメッセージであって、デー
タが所期の宛先に正しく到着したことを確認するため
に、対等なプロトコル要素間で交換される。通信プロト
コルは、エラーを伴って到着したパケットを再送する責
任を有することが多い。
【００３５】各パケットは、その宛先に到着する前に、
幾つかの中間ネットワーク・ノードを通して伝送され
る。中間ノードにおいて、各パケットは、ネットワーク
・レベルのプロトコル・エンティティに到着する前に、
幾つかのソフトウェア層とハードウェア層によって影響
を及ぼされる。中間ノード内のネットワーク層エンティ
ティは、各パケット内のヘッダ情報に基づいて、このパ
ケットをどの出力（アウトバウンド）リンクに経路指定
すべきかを決定することができる。一旦、この経路指定
が決定されると、このパケットは、同じソフトウェア層
とハードウェア層を、再び逆方向に流れることが多い。
各パケットがこれらの層の境界で滞ることを防止するた
め、ネットワーク・ノード内のソフトウェアとハードウ
ェアは、所期のパケット到着速度で各パケットを処理可
能でなければならない。
【００３６】汎用アダプタは、前述の通信環境用に設計
されている。一のパケットが汎用アダプタの１つの入出
力ポートで受信される場合、この入出力ポートは、受信
パケットを汎用アダプタ内のパケット・メモリに移動さ
せ、汎用アダプタ内のプロセッサによる処理のために、
このパケットを待ち行列化する。このプロセッサが使用
可能である場合、このプロセッサは、パケット・メモリ
内のパケットを処理する。このプロセッサは、各パケッ
ト内のヘッダ情報とプログラムされた通信層の機能とに
基づいて、このパケットがその最終宛先に到着したか否
かを決定することができる。もし、一のパケットがその
最終宛先に到着すれば、このプロセッサは、処理済みの
パケットを、システム・バス又はシステムの入出力チャ
ネルに接続された入出力ポートに転送する。他方、一の
パケットがその最終宛先に到着していなければ、このプ
ロセッサは、このパケットを経路指定すべきリンク又は
ネットワークを決定するとともに、このパケットを目標
のネットワーク・リンクに接続された入出力ポートに転
送する。どちらの場合でも、他の入出力ポートの１つ
は、送出の準備を完了しているパケットが存在する旨の
通知を受ける。この通知を受けた入出力ポートは、この
パケットをパケット・メモリから移動させて、パケット
伝送を制御する。
【００３７】§１．２： 汎用アダプタの構成要素 図１に示すように、汎用アダプタは、高性能の汎用アダ
プタ・バス（ＧＡＢ）１２によって相互に結合された、
次の４つの主要な構成要素を有する。 プロセッサ・サブシステム（Ｐ）１４ パケット・メモリ（ＰＭ）及びコントローラ１６ 汎用アダプタ・マネージャ（ＧＡＭ）１８ パケット・メモリ・インタフェース（ＰＭＩ）２０を有
する入出力ポート
【００３８】§１．２．１： プロセッサ・サブシステ
ム（Ｐ）１４ Ｐ１４は、通信コードを実行し且つパケットの待ち行列
を処理するために使用される。Ｐ１４は、次のものを含
んでいる。 （１）通信コードと即値制御データが常駐する、プロセ
ッサ（Ｐ）ローカル・メモリ２２ （２）Ｐ１４をＧＡＢ１２に接続するアイソレータ２４ （３）Ｐ１４をＧＡＭローカル・バスに接続するアイソ
レータ２６ （４）幾つかのハードウェア・タイマ、割り込みコント
ローラ、ローカル・メモリ・コントローラを含む、Ｐ１
４の動作に不可欠な補助回路（便宜上、参照番号１４が
付されている）
【００３９】Ｐ１４は、アイソレータ２４及び２６を利
用することによって、汎用アダプタ内の任意のメモリを
アクセスすることができる。汎用アダプタの内部には、
少なくとも３つのメモリ・ブロック、即ちＰＭ１６と、
ＧＡＭローカル・メモリ３０と、Ｐローカル・メモリ２
２とがある。更に、汎用アダプタ内の各入出力ポート
は、そのＰＭＩ２０を通してアクセス可能なメモリを有
する。この機構は、ＰＭＩ２０の機能の１つであって、
これについては、§７．０の「パケット・メモリ・イン
タフェース（ＰＭＩ）２０」で説明する。
【００４０】Ｐローカル・メモリ２２は、コードとコー
ド即値制御データを記憶するのに使用される。Ｐローカ
ル・メモリ２２の一部は、不揮発性メモリであって、電
源投入時の自己診断コードとＩＰＬ（初期プログラム・
ロード）用のコードを記憶するのに使用される。汎用ア
ダプタの電源が投入されると、Ｐ１４は、この不揮発性
メモリからその実行を開始し、ＩＰＬコードを実行し
て、通信コードをＰローカル・メモリ２２にロードす
る。このプログラム・ロードが完了すると、ＩＰＬコー
ドは、このロード済みの通信コードから実行を継続する
ように、Ｐ１４を強制する。また、Ｐ１４は、割り込み
コントローラや、幾つかのハードウェア・タイマや、ロ
ーカル・メモリ・コントローラのような補助回路を含ん
でいる。これらの補助回路は、Ｐ１４の諸機能を首尾よ
く実行するのに不可欠である。これらの補助回路の詳細
については、§８．０の「プロセッサ・サブシステム
（Ｐ）１４」を参照されたい。
【００４１】汎用アダプタのアーキテクチャの指導原理
は、Ｐ１４が、各パケット内のヘッダ情報部だけを見れ
ばよく、各パケット内のデータ部をＰローカル・メモリ
２２内に持ち込む必要がない、ということである。各Ｐ
ＭＩ２０内に含まれているハードウェアは、この原理を
サポートするために、各パケットのデータ部に関する検
査和情報を供給する。ＰＭＩ２０による検査和のサポー
トについては、§７．０の「パケット・メモリ・インタ
フェース（ＰＭＩ）２０」を参照されたい。
【００４２】§１．２．２： パケット・メモリ（Ｐ
Ｍ）とコントローラ１６ 各入出力ポートに到着したパケットは、ＰＭ１６内に記
憶されて、それぞれの処理を待機する。ＰＭ１６は、高
速のＲＡＭから構成されていて、ＧＡＢ１２に接続され
ている。ＰＭ１６内のメモリには、１６メガバイトとい
う実現上の制限がある。説明中の実現形態では、このメ
モリは１組の２５６バイト・バッファに分割されてい
る。各パケットは、ＰＭ１６内の１つ以上のバッファに
記憶された後、Ｐ１４によって削除されるか、又は１つ
の入出力ポートに経路指定することができる。各パケッ
トは、一のＰＭＩ２０を通して、ＰＭ１６と授受され
る。ＰＭ１６内にあるバッファ空間の管理は、ＧＡＭ１
８の責任である。
【００４３】ＰＭコントローラは、ＰＭ１６のために、
ＧＡＢ１２へのインタフェース機能を提供する。ＰＭコ
ントローラは、パリティ生成や応答生成のようなＧＡＢ
１２の要件から、ＰＭ１６を分離する。ＰＭコントロー
ラの詳細については、§３．０の「パケット・メモリ
（ＰＭ）とコントローラ１６」を参照されたい。
【００４４】§１．２．３： 入出力ポートとパケット
・メモリ・インタフェース（ＰＭＩ）２０ 汎用アダプタ内の各入出力ポートごとに、一のＰＭＩ２
０が存在する。各汎用アダプタには、最大４つの入出力
ポートを設けることができる。各ＰＭＩ２０は、ＧＡＢ
１２に接続され、各パケットをＰＭ１６と授受するため
の機構を提供する。例えば、一のＰＭＩ２０に接続され
たマイクロチャネル・インタフェースは、ＰＳ／２シス
テムに対し、パケットを通信ネットワークに引き渡すた
めの経路を提供する。汎用アダプタのネットワーク接続
は、ＧＡＢ１２に接続されたＰＭＩ２０を通して行われ
る。ＰＭＩ２０の主要な機能は、着信パケットをＰＭ１
６内に記憶するために、ＧＡＭ１８から必要なバッファ
を獲得することである。また、ＰＭＩ２０は、ＰＭ１６
からパケットを読み出し、これらのパケットを通信フロ
ント・エンドに渡すこともできる。ＰＭＩ２０は、汎用
アダプタの個々の入出力ポートと残りの部分との間の、
唯１つのインタフェースである。ＰＭＩ２０の機能の詳
細については、§７．０の「パケット・メモリ・インタ
フェース（ＰＭＩ）２０」を参照されたい。
【００４５】§１．２．４： 汎用アダプタ・バス（Ｇ
ＡＢ）１２ ＧＡＢ１２は、汎用アダプタの主要な全ての構成要素を
相互に接続する。ＧＡＢ１２上の全ての信号は一のバス
・クロックに同期されているから、ＧＡＢ１２は、物理
的な信号インタフェース・レベルでは同期バスである。
しかし、ＧＡＢ１２は、非同期式に、即ちコマンド／応
答方式で動作する。一のバス・コマンドに対する応答
は、任意のバス・サイクルの間に戻すことができる。Ｇ
ＡＢ１２の速度は、汎用アダプタの最もクリティカルな
性能パラメータの１つであって、これを汎用アダプタの
スループット要件と合致させる必要がある。汎用アダプ
タのアーキテクチャの目標の１つは、高性能のＧＡＢ１
２上の干渉を減少させることである。
【００４６】ＧＡＢ１２上のバス信号の定義とバス動作
のタイミングの詳細については、§６．０の「汎用アダ
プタ・バス（ＧＡＢ）１２」を参照されたい。なお、以
下の記述を簡潔にするため、ＧＡＢ１２を「バス」と略
称することもある。
【００４７】§１．２．５： 汎用アダプタ・マネージ
ャ（ＧＡＭ）１８ ＧＡＭ１８は、汎用アダプタの管理機能を遂行する幾つ
かの機能的な構成要素を含んでいる。次の各項で説明す
るこれらの構成要素は、ＧＡＭカーネルと、ＧＡＢ１２
用のアービタと、ＧＡＢ１２用のモニタと、ＧＡＭロー
カル・メモリ３０である。
【００４８】§１．２．５．１： ＧＡＭカーネル ＧＡＭカーネルは、ＰＭ１６内にデータ構造を実現する
とともに、全てのデータ管理機能を遂行する。ＧＡＭ１
８が操作する３つの主要なデータ構造として、図２のバ
ッファ３２と、パケット３４と、待ち行列３６がある。
ＧＡＭ１８は、これらの３つのデータ構造に基づいて、
幾つかの重要な機能（例えば、パケット・トラヒック制
御、バッファ／パケット管理、及び入出力待ち行列のス
ケジューリング）を遂行する。
【００４９】Ｐ１４又は一のＰＭＩ２０が、一のパケッ
トを受信するためにバッファ空間を必要とする場合、Ｐ
１４又はこのＰＭＩ２０は、ＧＡＭ１８に対しフリー・
バッファ要求を行う。ＧＡＭ１８は、Ｐ１４又はこのＰ
ＭＩ２０から連続して要求された複数のバッファ３２を
（各パケット対応に連係して、これらのバッファのグル
ープに対応する）一のパケット３４に編成する。更に、
複数のパケット３４を（各待ち行列対応に連係してこれ
らのパケットのグループに対応する）一の待ち行列３６
に編成する。各ＰＭＩ２０には、入力用と出力用の複数
の待ち行列が割り当てられる。一のパケットがＰＭ１６
内に移動された後、一のＰＭＩ２０は、このパケットを
特定の待ち行列内に置くようにＧＡＭ１８に指令する。
最終的に、ＧＡＭ１８は、Ｐ１４上で実行中の（プロト
コル処理用の）通信コードに対し、処理すべきパケット
が使用可能であることを通知する。この場合、Ｐ１４上
で実行中のこの通信コードは、これらのパケットをデキ
ューし、処理した後に、出力待ち行列にエンキューす
る。
【００５０】この動作は、Ｐ１４によるポーリングに基
づいて行うこともできる。ＧＡＭ１８は、全ての待ち行
列化動作を処理するとともに、出力待ち行列の状況をそ
れぞれのＰＭＩ２０に通知する。また、ＧＡＭ１８に対
し、一のパケットの解放を要求することもでき、その場
合は、この特定のパケットに属する全てのバッファが、
フリー・バッファ・プールに戻される。
【００５１】ＧＡＭカーネル機能の詳細については、§
４．０の「汎用アダプタ・マネージャ（ＧＡＭ）１８」
を、待ち行列のスケジューリング・ポリシー及び機構の
詳細については、§５．０の「待ち行列のスケジューリ
ングと通知」をそれぞれ参照されたい。
【００５２】§１．２．５．２： ＧＡＢ１２用のアー
ビタ Ｐ１４及びＰＭＩ２０の全ては、ＧＡＢ１２を使用して
通信する。ＧＡＢ１２用のアービタは、（ＧＡＢ１２の
使用に関し）最高のバス優先順位を有するバス要求元に
対し、ＧＡＢ１２の制御権を付与する。汎用アダプタで
採用されているバス優先順位方式は、予めプログラムさ
れたデフォルトの優先順位方式と、ラウンド・ロビンの
均等優先順位方式の組み合わせである。汎用アダプタ内
の５つの潜在的なバス要求元、即ちＰ１４と４つのＰＭ
Ｉ２０のうちから選択された１つのバス要求元が、常に
最高のバス優先順位を有することができる。残りの４つ
の潜在的なバス要求元は、ラウンド・ロビン方式で、バ
ス優先順位を共有する。汎用アダプタの電源投入時に
は、Ｐ１４が、デフォルトの最高優先順位を有するバス
要求元となる。しかし、Ｐ１４は、ＧＡＭ１８に対し一
の要求を発行することによって、任意のＰＭＩ２０が最
高優先順位のバス要求元になるように、いつでも優先順
位の体系を変更することができる。ＧＡＢ１２の制御権
の要求／付与プロセス及びバス優先順位方式の詳細につ
いては、§６．０の「汎用アダプタ・バス（ＧＡＢ）１
２」を参照されたい。
【００５３】§１．２．５．３： ＧＡＢ１２用のモニ
タ バス調停機能とバッファ管理機能を遂行することに加え
て、ＧＡＭ１８は、ＧＡＢ１２用のモニタとしても動作
し、次の監視機能を遂行する。 （１）パリティ検査： ＧＡＭ１８は、常にＧＡＢ１２を監視する。ＧＡＢ１２
上でバス動作が行われている場合、ＧＡＭ１８は、ＧＡ
Ｂ１２を構成するアドレス・バス上のパリティとデータ
・バス上のパリティの両方を検査する。もし、パリティ
・エラーが検知されれば、ＧＡＭ１８は、ＧＡＢ１２上
のバス・エラー信号線を付勢して、汎用アダプタの他の
部分に対し、そのエラーを通知する。 （２）バス・サイクル長検査： ＧＡＭ１８は、一のバス要求元に対しＧＡＢ１２の制御
権を付与した後、直ちに一のカウンタを起動する。この
カウンタは、ＢＣＬＫと呼ばれるバス・クロックによっ
てクロックされる。もし、現バス・マスタがＧＡＢ１２
の制御権を解放する前に、このカウンタが所定の限界値
に達すれば、ＧＡＭ１８は、ＧＡＢ１２上のバス・エラ
ー信号線を付勢する。このバス・サイクルの限界値は、
ＧＡＭ１８の内部レジスタへの書き込みを通して、Ｐ１
４によってプログラム可能である。
【００５４】ＧＡＢ１２上のバス・エラーが発生する
と、ＧＡＭ１８は、その時点のバス・アクセス・アドレ
ス、現バス・マスタ、及びバス・エラーの原因を、ＧＡ
Ｍ１８の内部記憶域にログする。この情報は、後でエラ
ー分離と回復を行うために、Ｐ１４がこれを検索するこ
とができる。ＧＡＢ１２用のモニタとしてのＧＡＭ１８
の機能については、§４．０の「汎用アダプタ・マネー
ジャ（ＧＡＭ）１８」を参照されたい。
【００５５】§１．２．５．４： ＧＡＭローカル・メ
モリ３０ 複数のバッファ３２を（各パケット対応に連係してこれ
らのバッファのグループに対応する）一のパケット３４
に編成し且つ複数のパケット３４を（各待ち行列対応に
連係してこれらのパケットのグループに対応する）一の
待ち行列３６に編成するために、ＧＡＭ１８が使用する
データ構造は、ＧＡＭローカル・メモリ３０内に記憶さ
れている。ＧＡＢ１２を通して行われる並行的なパケッ
ト転送を妨害しないように、ＧＡＭ１８は、ＧＡＭロー
カル・バス２８を通してＧＡＭローカル・メモリ３０を
アクセスする。また、Ｐ１４は、アイソレータ２６を通
して、又はＧＡＢ１２に関するプリミティブの要求を使
用して、ＧＡＭローカル・メモリ３０をアクセスするこ
とができる。プリミティブの詳細については、§４．５
の「ＧＡＭ１８のプリミティブ」を参照されたい。
【００５６】ＧＡＭローカル・メモリ３０は、１６ビッ
ト幅であり、好ましくはスタティックＲＡＭで実現され
る。ＰＭ１６内にあるメモリの１メガバイトごとに、少
なくとも８Ｋ×１６ビットのＧＡＭローカル・メモリ３
０が必要である。
【００５７】§２．０： 汎用アダプタのアーキテクチ
ャ上の特徴とデータ・フロー 図１には、汎用アダプタのアーキテクチャが示されてい
る。高いスループットと汎用性の要件を満足するため
に、このアーキテクチャは、次の特徴を備えている。 （１）最小の干渉： 汎用アダプタ内には、最大３種類の主要な同時的なデー
タ・フローが、互いに干渉することなく、存在すること
ができる。これらの３つのデータ・フローは、次の通り
である。 ＰＭＩ２０とＰＭ１６との間のパケット・データ移
動 ＧＡＭ１８とＧＡＭローカル・メモリ３０との間の
ＧＡＭ１８の動作 ＰＭ１６とＰローカル・メモリ２２との間のＰ１４
の動作 更に、汎用アダプタの各入出力ポート内には、他のフロ
ーが無数にある。
【００５８】（２）並列動作： パケット動作は、次の２つのレベルで並列に実行され
る。 パケット受信中、Ｐ１４が以前に受信されたパケッ
トを処理している間に、ＧＡＭ１８とＰＭＩ２０とは、
追加の入力パケットをＰＭ１６内に移動させることがで
きる。パケット送信中、Ｐ１４がＰＭ１６内の次の入力
パケットを処理するように進行している間に、ＧＡＭ１
８とＰＭＩ２０とは、ＰＭ１６から出力パケットを移動
させることができる。 第２の並列性のレベルは、ＧＡＭ１８とＰＭＩ２０
との間のバッファ・レベルで生ずる。一のＰＭＩ２０が
パケット移動を開始する場合、このＰＭＩ２０は、フリ
ー・バッファ要求を行う。このフリー・バッファ要求を
受け取ると、ＧＡＭ１８は、同じバス・サイクルの間
に、このＰＭＩ２０に対し、新しいバッファ・ポインタ
を供給する。この新しいバッファ・ポインタを受け取っ
た後、このＰＭＩ２０は、直ちにそのパケット移動を開
始することができる。これと同時に、ＧＡＭ１８は、現
要求を完了するとともに、その動作を背景段階で続行し
て、次の要求に対する応答を準備することができる。
【００５９】（３）機能的成長の可能性と広範囲の自己
診断能力： このアーキテクチャの主要な設計原理の１つは、汎用ア
ダプタ内の他のハードウェア部分によって行われる任意
のパケット・メモリ機能を、必要に応じて、Ｐ１４が遂
行できるようにすることである。この原理は、Ｐ１４が
汎用アダプタ内の全てのメモリをアクセス可能でなけれ
ばならないことを暗示している。この原理の意味は、次
の通りである。 機能的成長の可能性： Ｐ１４は、任意のメモリ内
の任意のデータを変更可能であり、しかも任意のデータ
・バス上でバス・マスタとして動作することができるか
ら、必要となるような全ての新しいパケット・メモリ管
理機能（例えば、パケット暗号化、データ・カプセル
化、物理アドレス変換）を実現することができる。この
アーキテクチャは、汎用アダプタのハードウェアとコー
ドとの間の柔軟なモジュール式インタフェースのみなら
ず、一層重要な機能的成長の可能性も提供する。 広範囲の自己診断能力： このアーキテクチャを用
いると、Ｐ１４は、汎用アダプタ内の他の任意のハード
ウェア部分によって行われる任意の機能を再実行して、
その結果をハードウェアによる結果と比較することがで
きる。Ｐ１４は、一のデータ記憶位置に意図的にエラー
を注入することによって、汎用アダプタ内のハードウェ
アのエラー検出及び回復能力を検査することができる。
この結果、汎用アダプタの自己診断能力の重要な部分を
コードで実現して、汎用アダプタの潜在的な信頼性、可
用性及び保守容易性の要件を満たすことができるように
なる。自己診断コードは、電源投入時の自己診断のため
にこれを不揮発性メモリに記憶し、またオンラインの問
題決定のためにこれをＲＡＭにロード可能なフォーマッ
トで記憶することができる。
【００６０】§２．１： 汎用アダプタのデータ・フロ
ー 汎用アダプタの内部には、３本の異なる内部データ・バ
スとして、ＧＡＢ１２と、Ｐローカル・バス４０と、Ｇ
ＡＭローカル・バス２８とが設けられている。これらの
内部バスのうちの１本を使用して、汎用アダプタ内にあ
る任意の２つの構成要素の間でデータを交換することが
できる。或る時点では、１本の内部バス上で唯１つのデ
ータ交換が存在し得るに過ぎない。しかし、３本の異な
る内部データ・バスは、同時にデータ交換に携わること
ができる、即ち、ＧＡＢ１２上のパケット移動と、Ｐロ
ーカル・バス４０上のＰ１４の処理と、ＧＡＭローカル
・バス２８上のＧＡＭ１８の処理とを、同時に行うこと
ができるのである。
【００６１】ここで、汎用アダプタ内の６つのデータ・
フローを概説すると、次の通りである。 （１）パケット移動： 起点 − ＰＭＩ２０ 宛先 − ＰＭ１６ 実行地 − ＧＡＢ１２上 説明： 一のＰＭＩ２０は、パケットの受信中及び送信
中に、パケット移動を使用して、ＰＭ１６との間でパケ
ットを授受する。パケット移動の速度は、汎用アダプタ
の性能にとってクリティカルであって、汎用アダプタの
最大データ・スループット要件の少なくとも２倍の総合
スループットをサポート可能でなければならない。ＧＡ
Ｂ１２は、ストリーム・モード動作をサポートして、こ
のタイミング要件を満足する。
【００６２】（２）ＧＡＭ１８のプリミティブとその応
答： 起点 − Ｐ１４又はＰＭＩ２０ 宛先 − ＧＡＭ１８ 実行地 − ＧＡＢ１２ 説明： ＧＡＭ１８のプリミティブ（以下「プリミティ
ブ」と略記））が呼び出されるのは、Ｐ１４又は一のＰ
ＭＩ２０が、パケットのエンキュー／デキュー又はフリ
ー・バッファの割り当てのような、ＰＭ１６の管理機能
の遂行をＧＡＭ１８に要求する場合である。プリミティ
ブの要求及びその応答情報は、ＧＡＢ１２上のＭＭ／Ｉ
Ｏ（メモリ・マップド入出力）動作を通して発行され
る。ＧＡＭ１８内の処理は、単一スレッド式である。即
ち、一旦ＧＡＭ１８がＰ１４又は一のＰＭＩ２０から一
の要求を受理すると、ＧＡＭ１８がこの現要求を完了す
るまで、他の要求は受理されないのである。ＧＡＭ１８
の応答は、同期式又は非同期式の何れでもよい。同期式
応答とは、バス要求元がその要求と同じバス・サイクル
の間に、その応答を受け取ることができることを意味す
る。他方、非同期式応答とは、バス要求元が、その要求
に対するＧＡＭ１８の応答を、単一のバス・サイクルの
間に受け取ることができないことを意味する。従って、
このバス要求元は、後の折衝を通して取り決められた一
のバス・サイクルの間に、専用の応答レジスタからその
応答を検索しなければならないのである。
【００６３】（３）ＧＡＭ１８のローカル動作： 起点 − ＧＡＭ１８又はＰ１４ 宛先 − ＧＡＭローカル・メモリ３０ 実行地 − ＧＡＭローカル・バス２８ 説明： ＧＡＭローカル・メモリ３０は、ＧＡＭ１８が
ＰＭ１６の管理機能を実行するのに不可欠の、全てのデ
ータ構造を記憶するのに使用される。Ｐ１４及びＰＭＩ
２０からの要求を処理するために、ＧＡＭ１８は、ＧＡ
Ｍローカル・メモリ３０の読み書きを行えなければなら
ない。更に、汎用アダプタのアーキテクチャでは、広範
囲の自己診断能力と将来のＧＡＭ機能の強化をもたらす
ために、Ｐ１４がＧＡＭローカル・メモリ３０をアクセ
スすることも可能である。
【００６４】（４）Ｐ１４の直接制御メッセージ： 起点 − Ｐ１４ 宛先 − ＰＭＩ２０及び入出力ポート 実行地 − ＧＡＢ１２ 説明： Ｐ１４は、この直接制御メッセージを使用し
て、ＰＭＩ２０及び入出力ポートの内部にあるハードウ
ェアを制御するとともに、これをプログラムする。この
直接制御メッセージは、ＧＡＢ１２上のＭＭ／ＩＯバス
動作を通して発行される。この直接制御メッセージの適
用例には、ＰＭＩ２０の内部にある状況レジスタの読み
書きと、入出力ポートの内部にある通信フロント・エン
ドの制御レジスタの読み書きが含まれる。
【００６５】（５）Ｐ１４のローカル動作： 起点 − Ｐ１４ 宛先 − Ｐローカル・メモリ２２ 実行地 − Ｐローカル・バス４０ 説明： Ｐ１４のローカル動作は、プロセッサ命令の取
り出しと、即値制御データの読み書きを含んでいる。Ｐ
ローカル・バス４０のタイミングは、アイドル状態の導
入なしに、所期のメモリ・アクセス時間とＰ１４のＭＩ
ＰＳ（１００万命令／秒）レートをサポート可能でなけ
ればならない。Ｐローカル・メモリ２２のデータの読み
書き動作は、Ｐ１４の内部で実行する通信コードによっ
て遂行される。
【００６６】（６）Ｐ１４のパケット処理： 起点 − Ｐ１４ 宛先 − ＰＭ１６ 実行地 − ＧＡＢ１２ 説明： 一のパケットが一の入出力ポートによって受信
される場合、このＰＭＩ２０は、このパケット内のデー
タをそのヘッダ情報とともにＰＭ１６内に記憶する。こ
のヘッダ情報は、Ｐ１４内の通信コードが種々のプロト
コル層の機能を遂行するのに不可欠である。Ｐ１４は、
ＰＭ１６のデータの読み出し／書き込みを行わなければ
ならない。このデータ・フローは、ＧＡＢ１２上の一連
のストリーム・モード動作として行われる。
【００６７】§３．０： パケット・メモリ（ＰＭ）と
コントローラ１６ ＰＭ１６は、入力パケット及び出力パケット用のバッフ
ァ記憶域として使用される。一のパケットが１つの入出
力ポートで受信される場合、この入出力ポートに関連す
るＰＭＩ２０は、このパケットをＰＭ１６内に記憶す
る。その後、Ｐ１４内の通信コードは、そのプロトコル
層の機能に従って、ＰＭ１６内にある受信パケット内の
ヘッダ情報を処理する。一のパケットがＰ１４によって
処理された後、他の入出力ポート上のＰＭＩ２０は、こ
のパケットをＰＭ１６から移動させて、このパケットの
送信を開始する。但し、一のパケットを１つのＰＭＩ２
０で受信し、このパケットをＰＭ１６内に記憶し、その
後、Ｐ１４の処理を行わずに、このパケットを他のＰＭ
Ｉ２０を通して直ちに送信することも可能である。
【００６８】§３．１： ＰＭ１６の編成 ＰＭ１６は、パケットの記憶専用である。ＰＭ１６のサ
イズには、１６メガバイトという実現上の制限がある。
ＰＭ１６は、複数のバッファに編成される。説明中の実
現形態における各バッファは、連続する２５６バイトに
相当する容量を有し、一のバッファ境界から開始する
（各バッファの開始アドレスの下位８ビットは、全てゼ
ロである）。ＰＭ１６内の全てのバッファは、ＧＡＭ１
８によって管理される。ＧＡＭ１８の詳細については、
§４．０の「汎用アダプタ・マネージャ（ＧＡＭ）１
８」を参照されたい。
【００６９】ＰＭ１６の速度は、汎用アダプタの性能に
とって非常に重要である。ＰＭ１６のアクセス時間は、
遅延の導入なしに、ＧＡＢ１２の所期のサイクル時間を
サポート可能でなければならない。
【００７０】§３．２： ＰＭ１６のサイズ ＰＭ１６のサイズは、次の要因に基づいて決定しなけれ
ばならない。 コスト カード面積 パケット・サイズ 活動状態にある論理リンク・ステーションの数 論理リンク・ステーションのウィンドウ・サイズ 往復タイマや再送タイマのようなリンク・ステーション
の他の属性 所望の性能レベル その他
【００７１】§３．３： ＰＭコントローラ ＰＭ１６は、スタティックＲＡＭ又はダイナミックＲＡ
Ｍで実現することができる。もし、ＰＭ１６がスタティ
ックＲＡＭで実現されていれば、信号インタフェースを
除く主要な機能を、ＰＭコントローラによって遂行する
必要はない。他方、ＰＭ１６がダイナミックＲＡＭで実
現されていれば、ＰＭコントローラは、次の機能を遂行
しなければならない。 ダイナミック・メモリ・リフレッシュ ＥＣＣコードの生成／訂正／検査 行アドレス及び列アドレス制御の選択 ＧＡＢ１２上のパリティ生成 その他
【００７２】§３．４： ＰＭ１６のデータ保全性の保
護 もし、ＰＭ１６がスタティックＲＡＭで実現されていれ
ば、メモリ内容のデータ保全性は、パリティ・メモリ・
ビットによって保護しなければならない。ＰＭ１６の書
き込み動作を行う場合、これらのパリティ・メモリ・ビ
ットは、ＧＡＢ１２のデータ・パリティ・ビットに従っ
てセットされる。他方、ＰＭ１６の読み出し動作を行う
場合、パリティ・メモリ・ビットの内容は、ＧＡＢ１２
のデータ・パリティ線上を伝播する。もし、メモリ内容
の改ざんがあれば、ＧＡＭ１８内のモニタが一のパリテ
ィ・エラーを検知して、バス・エラー信号線を付勢す
る。
【００７３】もし、ＰＭ１６がダイナミックＲＡＭで実
現されていれば、データ保全性は、７ビットのＥＣＣコ
ードによって保護しなければならない。このＥＣＣコー
ドは、１ビット・エラーを訂正し、２ビット・エラーを
検知することができる。ＰＭ１６の書き込み動作を行う
場合、ＰＭコントローラは、７ビットのＥＣＣコードを
生成して、これらのビットをＰＭ１６内に記憶する。他
方、ＰＭ１６の読み出し動作を行う場合、ＰＭコントロ
ーラは、ＥＣＣコードの検査を遂行する。もし、１ビッ
ト・エラーがあれば、ＰＭコントローラは、その１ビッ
ト・エラーを訂正して、読み出し動作を継続する。しか
し、ＰＭコントローラは、このエラー状況を指示するた
めに、Ｐ１４に対しマスク可能な割り込みを生成する。
もし、２ビット・エラーがあれば、ＰＭコントローラ
は、それ自体を内部的にロックするから、それ以降のＰ
Ｍ１６の読み出し／書き込み動作に応答できなくなる。
このことが起こると、次のバス・サイクルの間にＰＭ１
６をアドレスするバス・マスタは、そのコマンド／要求
に対する応答を受け取ることができない。所定の設定時
間の後に、ＧＡＭ１８内のモニタは、この「無応答」状
態を検知して、ＧＡＢ１２上にバス・エラー信号を生成
する。§４．０の「汎用アダプタ・マネージャ（ＧＡ
Ｍ）１８」で説明するように、ＧＡＭ１８は、このバス
・エラーの間のアクセス・アドレスをログする。Ｐ１４
は、この情報に基づいて、このバス・エラーの原因を突
き止めることができる。
【００７４】§４．０： 汎用アダプタ・マネージャ
（ＧＡＭ）１８ 本章と§５．０の「待ち行列のスケジューリングと通
知」では、ＧＡＭ１８が提供する機能及び特徴並びにそ
のインタフェース及び内部的なデータ構造を詳述する。
但し、ＧＡＭ１８の待ち行列スケジューリングについて
は、本章では説明せずに、§５．０の「待ち行列のスケ
ジューリングと通知」において、これを詳述する。
【００７５】§４．１： ＧＡＭ１８の主要な機能 バッファ３２の管理 パケット３４の管理 待ち行列３６のスケジューリング 事象の制御 トラヒックの制御 Ｐ１４及びＰＭＩ２０のインタフェース マルチキャスト・パケット機能のサポート 多重インタリーブ式のパケット送信／受信 ＧＡＢ１２用のアービタ ＧＡＢ１２用のモニタ
【００７６】§４．２： ＧＡＭ１８の設計目標 （１）Ｐ１４及びＰＭＩ２０のハードウェアに対し統一
的なインタフェースを提供する （２）Ｐ１４の通信コードに対し統一的なインタフェー
スを提供する （３）Ｐ１４及びＰＭＩ２０の設計をＰＭ１６の内部に
ある制御ブロック構造から独立させる （４）反復的な機能に関するＰ１４内のコードのオーバ
ヘッドを減少させる （５）将来の機能拡張のための汎用プラットホームを提
供する （６）ＧＡＢ１２のデータ移動に対する干渉を最小にす
る （７）汎用アダプタのスループットと応答時間性能の目
標をサポートする （８）マルチキャスト・パケットのサポートのような通
信機能の実現形態をサポートする
【００７７】§４．３： ＧＡＭ１８の性能目標 （１）応答時間 ＧＡＭ１８の応答時間とは、ＧＡＭ１８が一の要求を受
け取ってからその応答を与えるまでの、時間間隔として
定義される。次に掲げる時間的にクリティカルな要求に
対するＧＡＭ１８の応答は、この要求が行われるのと同
じバス・サイクルの間に準備される。 パケット受信要求（ＲＥＱ＿ＲＸ） フリー・バッファ要求（ＲＥＱ＿ＢＵＦ） 次の送信バッファ要求（ＮＸＴ＿ＢＵＦ）
【００７８】（２）スループット ＧＡＭ１８に対する最悪状況のスループット要件は、汎
用アダプタが一連の（サイズが２５６バイト以下の）短
いパケットを受信する場合に相当する。一の短いパケッ
トを受信するためには、ＧＡＭ１８は、次の２つの要求
を処理する必要がある。 パケット受信要求（ＲＥＱ＿ＲＸ） パケットのエンキュー／受信後（ＥＮＱ＿ＰＫＴ／Ｒ） ＧＡＭ１８が汎用アダプタの隘路とならずに最悪状況の
データ・フローを維持するためには、これらの２つの要
求に対する総処理時間は、一の短いパケットの送信時間
よりも小さくなければならない。
【００７９】§４．４： バッファ３２、パケット３
４、待ち行列３６ 本節では、汎用アダプタ内のバッファ３２、パケット３
４、及び待ち行列３６の意味を定義するとともに、これ
らの相互の関係と、ＧＡＭ１８がどのようにしてこれら
を互いに論理的に連係するかを説明する。バッファと
は、ＰＭ１６内で割り当て可能な最小の論理メモリ・エ
ンティティである。パケットとは、互いに論理的に連係
されたバッファのグループである。更に、パケットのグ
ループが互いに論理的に連係されると、一の待ち行列が
形成される。
【００８０】§４．４．１： バッファ３２とバッファ
・テーブル・エントリ（ＢＴＥ） §３．０の「パケット・メモリ（ＰＭ）とコントローラ
１６」で説明したように、汎用アダプタ内のＰＭ１６
は、複数のバッファ３２に分割されている。各バッファ
は、一のバッファ境界で開始する処の、連続する２５６
バイトであると定義される。ＰＭ１６内の各バッファご
とに、ＧＡＭローカル・メモリ３０内で定義されている
処の、対応する１つのバッファ・テーブル・エントリ
（ＢＴＥ）が存在する。各ＢＴＥは４バイト長であっ
て、その最初の２バイトは、「次のバッファ・ポイン
タ」を保持する。汎用アダプタの初期設定中に、全ての
バッファは、フリー・バッファとして初期設定され、そ
してフリー・バッファ・プール内の全てのフリー・バッ
ファは、ＢＴＥ内の「次のバッファ・ポインタ」によっ
て互いに連係されて、一のフリー・バッファ・リストを
形成する。この場合、一のフリー・バッファに対応する
ＢＴＥ内の「次のバッファ・ポインタ」は、このフリー
・バッファ・リスト内の次のフリー・バッファを指定す
る。パケット・データを記憶するために、Ｐ１４又はＰ
ＭＩ２０が、複数のフリー・バッファを割り当てる場
合、これらのフリー・バッファは、パケット・バッファ
になる。一のパケット・バッファに対応するＢＴＥ内の
「次のバッファ・ポインタ」は、同じパケット内の次の
パケット・バッファを指定する。但し、後者のパケット
・バッファが、一のパケット内の最終バッファである場
合は例外であって、この場合には、最終パケット・バッ
ファに対応するＢＴＥ内の「次のバッファ・ポインタ」
は、ゼロにセットされる。ＢＴＥとバッファとは、１対
１の関係にある。即ち、ＢＴＥ＃１はバッファ＃１に対
応し、ＢＴＥ＃２はバッファ＃２に対応し、以下同様で
ある。しかし、ＢＴＥ＃０とそのアドレスは、ＧＡＭ１
８による内部的な使用のために予約されているから、Ｐ
Ｍ１６内のバッファ＃０は、通常のようには使用されな
い。
【００８１】各ＢＴＥは、「次のバッファ・ポインタ」
に加えて、１バイトの「バッファ・オフセット」及び１
バイトの「バッファ・バイト・カウント」情報を保持す
る。これらの２バイト情報は、対応するバッファがフリ
ー・バッファである場合は、何の意味も持たない。他
方、対応するバッファがパケット・バッファである場合
には、これらの２バイト情報は、有効なパケット・デー
タがこのパケット・バッファ内で開始する位置と、この
パケット・バッファ内で有効なデータのバイト数とを指
示する。
【００８２】§４．４．２： パケット３４とパケット
・テーブル・エントリ（ＰＴＥ） 一のパケット３４は、接続されたネットワーク又はシス
テムと汎用アダプタとの間で授受されるデータの単位で
ある。各パケットは、どのような長さであってもよい。
一のパケットをＰＭ１６に記憶すべき場合、これを順次
に記憶する必要はない。その代り、ＰＭ１６内の各パケ
ットは、一のバッファ・グループとして記憶され、その
グループ内のバッファの数は、このパケットの長さによ
って決定される。このグループ内のバッファを、順次に
配置する必要はない。というのは、ＧＡＭ１８におい
て、複数のパケット・バッファが、ＢＴＥ内の「次のバ
ッファ・ポインタ」を通して互いに論理的に連係される
からである。一旦パケットがＰＭ１６に記憶されると、
このパケットは、ＧＡＭ１８によって１単位として処理
される。この単位を表すために、ＧＡＭ１８は、ＰＭ１
６内に存在する各パケットごとに１つのパケット・テー
ブル・エントリ（ＰＴＥ）を、ＧＡＭローカル・メモリ
３０内に有する。従って、ＧＡＭ１８からすれば、ＰＭ
１６内の各パケットは、一のＰＴＥ＋互いに連係された
幾つかの関連するＢＴＥとして見えることになる。ＧＡ
Ｍ１８内のＰＴＥの数は、ＧＡＭローカル・メモリ３０
のサイズによって決定される。各ＰＴＥは、１６バイト
長であって、パケット状態や、先頭（第１）パケット・
バッファや、最終パケット・バッファのような情報を保
持する。
【００８３】§４．４．３： 待ち行列３６と待ち行列
制御ブロック（ＱＣＢ） 汎用アダプタ内の一の待ち行列３６は、順次に記憶され
た複数のパケットのリストである。各待ち行列は、ヘッ
ドとテイルとを有する。各パケットは、待ち行列のヘッ
ド（緊急トラヒックの場合）又は待ち行列のテイル（同
期及び非同期トラヒックの場合）の何れかからエンキュ
ーすることができるが、各パケットは、待ち行列のヘッ
ドからだけデキューすることができる。パケットのエン
キュー及びデキュー動作を制御するため、ＧＡＭ１８
は、汎用アダプタ内で定義されている待ち行列ごとに１
つの待ち行列制御ブロック（ＱＣＢ）を有する。各ＱＣ
Ｂ内には、対応する待ち行列内の先頭パケットを指定す
るヘッド・ポインタと、この待ち行列内の最終パケット
を指定するテイル・ポインタとがある。
【００８４】§４．４．４： バッファ３２とパケット
３４と待ち行列３６の関係 図２には、ＧＡＭ１８から見た場合のバッファ３２、パ
ケット３４及び待ち行列３６の論理的関係が示されてお
り、また複数のバッファ３２を（各パケット対応に連係
してこれらのバッファのグループに対応する）一のパケ
ット３４に編成する態様及び複数のパケット３４を（各
待ち行列対応に連係してこれらのパケットのグループに
対応する）一の待ち行列３６に編成する態様が示されて
いる。
【００８５】§４．５： ＧＡＭ１８のプリミティブ 本節では、ＧＡＭ１８がサポートする全プリミティブの
リストを提供する。ＧＡＭ１８内で定義されている各プ
リミティブについては、以下の各項で別々に説明する。
各項では、先ず要求フォーマットについて説明し、次に
機能とプリミティブの応答とを説明する。プリミティブ
の要求と応答とは、ＧＡＢ１２上のＭＭ／ＩＯ動作を通
して発行されるから、要求及び応答のフォーマットは、
ＧＡＢ１２を構成するデータ・バス線及びアドレス・バ
ス線を使用して説明する。ＧＡＢ１２上の信号の詳細に
ついては、§６．０の「汎用アダプタ・バス（ＧＡＢ）
１２」を参照されたい。なお、以下の記述において、記
号「Ａ」は、ＧＡＢ１２を構成するアドレス・バス線を
表し、記号「Ｄ」は、ＧＡＢ１２を構成するデータ・バ
ス線を表し、記号「Ｂ」は、これに並記されたアドレス
・バス線上の２進値を表すものとする。例えば、「Ａ２
２〜Ａ１９： Ｂ‘００００’」という表記は、ＧＡＢ
１２を構成するアドレス・バス線２２〜１９上の２進値
が「００００」であることを意味する。
【００８６】（注）： ＧＡＢ１２用のアービタとして
も動作するＧＡＭ１８は、要求を受信する時にどのバス
・マスタがプリミティブを発行したかを正確に知ってい
るから、どのバス・マスタがプリミティブを発行するか
を要求フォーマット中で指定する必要はない。
【００８７】§４．５．１： ＲＥＱ＿ＲＸ（パケット
受信要求） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
０００’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６（§４．１
０の「多重インタリーブ式の並行的なパケット送信／受
信」を参照） 予約済み（ゼロ） − Ａ１５〜Ａ０２ 機能： パケット及びバッファの空間をＧＡＭ１８から
要求するために、このプリミティブがＰ１４又はＰＭＩ
２０によって呼び出されるシナリオとしては、次の２つ
のものがある。 パケット受信： 一の入出力ポートをアドレス指定
する入力パケットがあると、この入出力ポート上のＰＭ
Ｉ２０は、パケット受信を設定するために、このプリミ
ティブをＧＡＭ１８に対し発行する。 新しいパケット生成： 多くの状況において、Ｐ１
４内の通信コードは、汎用アダプタ内で新しいパケット
を生成し、この新しく生成されたパケットを「コマン
ド」又は「肯定応答」として、ネットワーク上に送信す
る必要がある。このような状況が生じると、Ｐ１４は、
パケット受信の場合にＰＭＩ２０が行うのと同様に、こ
のプリミティブを発行して、新しいパケットの生成を設
定することができる。この要求を受け取る場合、ＧＡＭ
１８は、使用可能な最初のＰＴＥと、フリー・バッファ
・プール内の最初のフリー・バッファを割り当てるとと
もに、割り当てられたフリー・バッファのポインタを、
ＧＡＭ応答内に含めて戻す。このバッファ・ポインタを
受け取ると、Ｐ１４又はＰＭＩ２０は、そのパケット・
データ移動を直ちに開始することができる。この要求
は、ＧＡＢ１２上のＭＭ／ＩＯ読み出し動作を通して発
行される。 〈応答フォーマット〉： パケット・ポインタ − １６ビット、Ｄ３１〜Ｄ１６
（もし、Ｄ３１〜Ｄ１６が全てゼロであれば、この要求
は拒否された） バッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ００
（もし、Ｄ１５〜Ｄ００が全てゼロであれば、この要求
は拒否された）
【００８８】§４．５．２： ＲＥＱ＿ＴＸ（パケット
送信要求） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
００１’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ 待ち行列識別子 − ８ビット、Ａ０９〜Ａ０２ 予約済み（ゼロ） − Ａ２５、Ａ１５〜Ａ１０ 機能： 一の出力待ち行列にサービスする準備ができる
と、ＰＭＩ２０は、パケット送信を開始するために、こ
のプリミティブを発行する。この要求を受け取る場合、
ＧＡＭ１８は、この出力待ち行列（その識別子はこの要
求の一部として渡される）のヘッドを見つけ、先頭バッ
ファのオフセット、先頭バッファのカウント及び先頭バ
ッファのポインタを、ＧＡＭ応答に含めて戻す。この要
求は、ＧＡＢ１２上のＭＭ／ＩＯ読み出し動作を通して
発行される。 〈応答フォーマット〉： バッファ・オフセット − ８ビット、Ｄ３１〜Ｄ２４ バイト・カウント − ８ビット、Ｄ２３〜Ｄ１６ バッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ００
（もし、Ｄ１５〜Ｄ００が全てゼロであれば、この要求
が拒否されたか、又はこのパケット内にこれ以上バッフ
ァが存在しない）
【００８９】§４．５．３： ＲＥＱ＿ＢＵＦ（フリー
・バッファ要求） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
０１０’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ 予約済み（ゼロ） − Ａ１５〜Ａ０２ 機能： パケット受信中又は新しいパケットの生成中
に、一層多くのバッファ空間の割り当てを要求するため
に、ＰＭＩ２０又はＰ１４が、このプリミティブを発行
する。この要求を受け取る場合、ＧＡＭ１８は、フリー
・バッファ・プール内の先頭のフリー・バッファを割り
当てるとともに、この割り当てられたフリー・バッファ
のポインタをＧＡＭ応答に含めて戻す。この応答を受け
取る場合、Ｐ１４又はＰＭＩ２０は、この割り当て済み
のバッファにパケット・データを移動させることができ
る。この要求は、ＧＡＢ１２上のＭＭ／ＩＯ読み出し動
作を通して発行される。 〈応答フォーマット〉： 予約済み − Ｄ３１〜Ｄ１６ バッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ００
（もし、Ｄ１５〜Ｄ００が全てゼロであれば、この要求
が拒否された）
【００９０】§４．５．４： ＮＸＴ＿ＢＵＦ（次の送
信バッファ要求） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
０１１’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ 予約済み（ゼロ） − Ａ１５〜Ａ０２ 機能： パケット送信中に、送信パケット内の次のバッ
ファ・ポインタをＧＡＭ１８から要求するために、一の
ＰＭＩ２０が、このプリミティブを発行する。この要求
を受け取る場合、ＧＡＭ１８は、現送信パケット内の次
のバッファ・ポインタを探し、このバッファ・ポイン
タ、バッファ・オフセット及びバッファ・バイト・カウ
ントを、ＧＡＭ応答に含めて戻す。この応答を受け取る
場合、このＰＭＩ２０は、送信のためにＰＭ１６からの
パケット移動を設定することができる。この要求は、Ｇ
ＡＢ１２上のＭＭ／ＩＯ読み出し動作を通して発行され
る。 〈応答フォーマット〉： バッファ・オフセット − ８ビット、Ｄ３１〜Ｄ２４ バイト・カウント − ８ビット、Ｄ２３〜Ｄ１６ バッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ００
（もし、Ｄ１５〜Ｄ００が全てゼロであれば、この要求
は拒否された）
【００９１】§４．５．５： ＥＮＱ＿ＰＫＴ／Ｒ（パ
ケットのエンキュー／受信後） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
１００’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ トラヒック・タイプ − ２ビット、Ａ１５〜Ａ１４
（§４．８の「トラヒック・タイプと制御」を参照） Ａ１５−Ａ１４ ＝ Ｂ‘００’ ： 非同期トラヒッ
ク Ａ１５〜Ａ１４ ＝ Ｂ‘０１’ ： 同期トラヒック Ａ１５〜Ａ１４ ＝ Ｂ‘１０’ ： 緊急トラヒック Ａ１５〜Ａ１４ ＝ Ｂ‘１１’ ： 未使用 パケット・タイプ − ２ビット、Ａ１１〜Ａ１０（§
４．７の「パケット・タイプ」を参照） Ａ１５〜Ａ１４ ＝ Ｂ‘００’ ： 未使用 Ａ１１〜Ａ１０ ＝ Ｂ‘０１’ ： タイプ１のパケ
ット Ａ１１〜Ａ１０ ＝ Ｂ‘１０’ ： タイプ２のパケ
ット Ａ１１〜Ａ１０ ＝ Ｂ‘１１’ ： タイプ３のパケ
ット 待ち行列識別子 − ８ビット、Ａ０９〜Ａ０２ 先頭バッファ・オフセット − ８ビット、Ｄ３１〜Ｄ
２４ 最終バッファ・カウント − ８ビット、Ｄ２３〜Ｄ１
６ 次のバッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ
００ このフィールドは、通常のパケット受信中はゼロにセッ
トしなければならない。マルチキャスト・パケットをサ
ポートする状況では、このフィールドは、元のマルチキ
ャスト・パケット内の先頭バッファのポインタを保持し
なければならない（詳細については、§４．９の「マル
チキャスト・パケット機能のサポート」を参照）。 予約済み（ゼロ） − Ａ１３〜Ａ１２ 機能： パケット受信後又は新しいパケット生成の完了
後に、パケットをエンキューすることを要求するため
に、Ｐ１４又はＰＭＩ２０が、このプリミティブを呼び
出す。もし、このパケットのトラヒック・タイプが緊急
であれば、ＧＡＭ１８は、一の待ち行列のヘッドに、こ
のパケットをエンキューする。さもなければ、このパケ
ットは、一の待ち行列のテイルにエンキューされる。こ
の要求は、ＧＡＢ１２上のＭＭ／ＩＯ書き込み動作を通
して発行される。 〈応答〉 − なし
【００９２】§４．５．６： ＥＮＱ＿ＰＫＴ／Ｎ（パ
ケットのエンキュー／通常） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
１０１’ 待ち行列識別子 − ８ビット、Ａ０９〜Ａ０２ パケット識別子 − １６ビット、Ｄ１５〜Ｄ００ 予約済み（ゼロ） − Ａ１８〜Ａ１０、Ｄ３１〜Ｄ１
６ 機能： 一のパケットのエンキューを要求するために、
Ｐ１４が、このプリミティブを呼び出す。もし、このパ
ケットの（最初のエンキュー時に指定された）トラヒッ
ク・タイプが緊急であれば、ＧＡＭ１８は、このパケッ
トを待ち行列のヘッドからエンキューする。さもなけれ
ば、このパケットは待ち行列のテイルにエンキューされ
る。この要求は、ＧＡＢ１２上のＭＭ／ＩＯ書き込み動
作を通して発行される。 〈応答〉 − なし
【００９３】§４．５．７： ＤＥＱ＿ＰＫＴ（パケッ
トのデキュー） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
１１０’ 待ち行列識別子 − ８ビット、Ａ０９〜Ａ０２ 予約済み（ゼロ） − Ａ１８〜Ａ１０ 機能： 一のパケットを一の待ち行列からデキューする
ために、Ｐ１４が、このプリミティブを呼び出す。この
待ち行列識別子は、この要求の一部として渡される。こ
の要求は、ＧＡＢ１２上のＭＭ／ＩＯ読み出し動作を通
して発行される。 〈応答フォーマット〉： パケット・ポインタ − １６ビット、Ｄ３１〜Ｄ１６
（もし、Ｄ３１〜Ｄ１６が全てゼロであれば、この要求
が拒否された） 先頭バッファ・ポインタ − １６ビット、Ｄ１５〜Ｄ
００（もし、Ｄ１５〜Ｄ００が全てゼロであれば、この
要求が拒否された）
【００９４】§４．５．８： ＲＥＬ＿ＰＫＴ（パケッ
トの解放） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘０
１１１’ パケット識別子 − １６ビット、Ｄ１５〜Ｄ００ 予約済み（ゼロ） − Ａ１８〜Ａ０２、Ｄ３１〜Ｄ１
５ 機能： 一のパケットをフリー・バッファ・プールに戻
すために、Ｐ１４が、このプリミティブを呼び出す。パ
ケット・ポインタは、この要求の一部として渡される。
この要求を受け取る場合、ＧＡＭ１８は、このパケット
及びこれに関連する全てのバッファをフリー・プールに
解放する。この要求は、ＧＡＢ１２上のＭＭ／ＩＯ書き
込み動作を通して発行される。 〈応答〉 − なし
【００９５】§４．５．９： ＦＬＵＳＨ（パケットの
フラッシュ） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
０００’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ 予約済み（ゼロ） − Ａ１５〜Ａ０２ 機能： 現パケットをフラッシュするために、Ｐ１４又
はＰＭＩ２０が、このプリミティブを呼び出す。パケッ
ト受信中又は新しいパケット生成中に、もし、一のＰＭ
Ｉ２０又はＰ１４が何らかの理由で進行中の動作を完了
できないと決定すれば、そのＰＭＩ２０又はＰ１４は、
その処理を終了させるために、このプリミティブを発行
することができる。この要求を受け取る場合、ＧＡＭ１
８は、割り当てられた全てのバッファを解放し、これら
のバッファをフリー・バッファ・プールに戻し、ＰＴＥ
をフリー・パケット・プールに戻す。この要求は、ＧＡ
Ｂ１２上のＭＭ／ＩＯ書き込み動作を通して発行され
る。 〈応答〉 − なし
【００９６】§４．５．１０： ＥＮＤ＿ＴＸ（送信終
了） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
００１’ 要求識別子 − ３ビット、Ａ１８〜Ａ１６ 予約済み（ゼロ） − Ａ１５〜Ａ０２ 機能： パケット送信中にパケット移動の終了を知らせ
るために、一のＰＭＩ２０が、このプリミティブを呼び
出す。このプリミティブを受け取る場合、ＧＡＭ１８
は、送信パケットのタイプに応じてこれを処理する（§
４．７の「パケット・タイプ」を参照）。この要求は、
ＧＡＢ１２上のＭＭ／ＩＯ書き込み動作を通して発行さ
れる。 〈応答〉 − なし
【００９７】§４．５．１１： ＥＮＱ＿ＥＮＴ（事象
のエンキュー） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
０１０’ 予約済み（ゼロ） − Ａ１８〜Ａ０２ 事象データ − ３２ビット、Ｄ３１〜Ｄ００ 機能： 一の事象をＧＡＭ１８内にある事象ＦＩＦＯに
置くために、一のＰＭＩ２０又はＰ１４が、このプリミ
ティブを呼び出す。この要求を受け取る場合、ＧＡＭ１
８は、４バイトの事象データをその内部にある事象ＦＩ
ＦＯに置くとともに、必要に応じてこの事象を処理する
ようにＰ１４を「覚醒」させる（§４．１２の「事象の
制御」を参照）。この要求は、ＧＡＢ１２上のＭＭ／Ｉ
Ｏ書き込み動作を通して発行される。 〈応答〉 − なし
【００９８】§４．５．１２： ＤＥＱ＿ＥＮＴ（事象
のデキュー） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
０１１’ 予約済み（ゼロ） − Ａ１８〜Ａ０２ 機能： 事象データをＧＡＭ１８から検索するために、
Ｐ１４が、このプリミティブを呼び出す。この要求を受
け取る場合、ＧＡＭ１８は、その内部にある事象ＦＩＦ
Ｏから事象データの最初の４バイトを検索して、処理の
ためにこの情報をＰ１４に戻す。この要求は、ＧＡＢ１
２上のＭＭ／ＩＯ読み出し動作を通して発行される。 〈応答フォーマット〉： 事象データ − ３２ビット、Ｄ３１〜Ｄ００（もし、
事象がなければ、Ｄ３１〜Ｄ００は全てゼロである）
【００９９】§４．５．１３： ＲＤ＿ＲＳＲ（応答状
況レジスタの読み出し） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
１００’ 予約済み（ゼロ） − Ａ１８〜Ａ０２ 機能： 以前のＧＡＭ要求に対する応答を検索するため
に、Ｐ１４又は一のＰＭＩ２０が、このプリミティブを
呼び出す。このＧＡＭ応答の詳細については、§４．６
の「ＧＡＭ１８の応答 − 同期式と非同期式の対比」
を参照されたい。この要求は、ＧＡＢ１２上のＭＭ／Ｉ
Ｏ読み出し動作を通して発行される。 〈応答フォーマット〉： 応答状況レジスタ − ３２ビット、Ｄ３１〜Ｄ００
【０１００】§４．５．１４： ＲＤ＿ＱＳＲ（待ち行
列状況レジスタの読み出し） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
１０１’ オフセット − ３ビット、Ａ０４〜Ａ０２ 予約済み（ゼロ） − Ａ１８〜Ａ０５ 機能： Ｐ１４又は一のＰＭＩ２０がサービスしている
待ち行列セットのビット・マップを検索するために、Ｐ
１４又はこのＰＭＩ２０が、このプリミティブを呼び出
す。待ち行列セットと待ち行列状況レジスタの詳細につ
いては、§５．０の「待ち行列のスケジューリングと通
知」を参照されたい。入力パラメータであるオフセット
は、この待ち行列状況レジスタのどの３２ビットが望ま
れているかを指示するために使用される。例えば、もし
オフセット＝０であれば、待ち行列＃０〜待ち行列＃３
１に対応する待ち行列状況レジスタの内容が、応答に含
めて戻される。他方、オフセット＝１であれば、待ち行
列＃３２〜待ち行列＃６３に対応する待ち行列状況レジ
スタの内容が戻され、以下同様である。この要求は、Ｇ
ＡＢ１２上のＭＭ／ＩＯ読み出し動作を通して発行され
る。 〈応答フォーマット〉： 待ち行列状況レジスタ − ３２ビット、Ｄ３１〜Ｄ０
０
【０１０１】§４．５．１５： ＲＤ＿ＧＡＭ（ＧＡＭ
内容の読み出し） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
１１０’ アドレス − １８ビット、Ａ２５、Ａ１８〜Ａ０２ 機能： ＧＡＭ１８の内部にあるメモリ及びレジスタを
読み出すために、Ｐ１４が、このプリミティブを呼び出
す。この要求は、ＧＡＢ１２上のＭＭ／ＩＯ読み出し動
作を通して発行される。 〈応答フォーマット〉： 予約済み − １６ビット、Ｄ３１〜Ｄ１５ ＧＡＭ内容 − １６ビット、Ｄ１５〜Ｄ００
【０１０２】§４．５．１６： ＷＴ＿ＧＡＭ（ＧＡＭ
内容の書き込み） 〈要求フォーマット〉： 要求コード − ４ビット、Ａ２２〜Ａ１９： Ｂ‘１
１１１’ アドレス − １８ビット、Ａ２５、Ａ１８〜Ａ０２ データ − １６ビット、Ｄ１５〜Ｄ００ 予約済み（ゼロ） − Ｄ３１〜Ｄ１６ 機能： ＧＡＭ１８の内部にあるメモリとレジスタに書
き込むために、Ｐ１４が、このプリミティブを呼び出
す。このプリミティブの要求元は、Ｐ１４でなければな
らない。さもなければ、如何なるデータも書き込まれな
い。この要求は、ＧＡＢ１２上のＭＭ／ＩＯ書き込み動
作を通して発行される。 〈応答〉 − なし
【０１０３】§４．６： ＧＡＭ１８の応答 − 同期
式と非同期式の対比 ＧＡＭ１８に対する要求（ＧＡＭ要求）には、ＧＡＭ１
８が応答を戻すことを必要とするものと、必要としない
ものとがある。応答を必要とする要求については、ＧＡ
Ｍ１８は、この応答を同期式に戻すか、非同期式に戻す
かというオプションを有する。同期式又は非同期式応答
の定義を提示する前に、ＧＡＭ１８の動作に関する基本
的事項の説明を以下に掲げておく。
【０１０４】ＧＡＭ１８の全ての活動は、単一スレッド
式である。即ち、一旦要求が受理されると、ＧＡＭ１８
は、現要求に対するサービスを完了するまで、他の要求
を受理しない。一の要求をサービスするために、ＧＡＭ
１８は、一連の動作を実行する必要がある。この一連の
動作は、２つの段階に分けることができる。第１の動作
段階は、「クリティカル段階」であって、短い期間内に
一の応答を生成してこれを要求元に戻すのに必要とされ
る全ての本質的動作を含んでいる。第２の動作段階は、
「背景段階」であって、このサービスを完了するのに必
要とされる残りの動作を含んでいる。
【０１０５】ＧＡＭ１８が一のＧＡＭ要求に対する一の
同期式応答を生成するには、次の条件が満足されなけれ
ばならない。 （１）この要求が、応答を必要とすること。 （２）この応答は、要求元がその処理を継続するために
決定的であること。 （３）この要求及びそれに関連する入力パラメータを、
２１ビットのアドレス・バス線及び４ビットのバイト・
イネーブル線を通して搬送可能であること（ＧＡＭ要求
については、アドレス・バス線２４及び２３上の２進ビ
ット値は、図１０に示されているように、ＧＡＭ１８を
宛先とするためその値が‘１１’に固定されているか
ら、この要求を搬送するためにこれらのビットを使用す
ることはできない）。もし、これらの条件が満たされる
ならば、要求元は、一の「読み出し」動作を通してその
要求を行い、これと同じバス・サイクルの間に、ＧＡＢ
１２のデータ・バスから応答を検索することができる。 （４）「クリティカル段階」動作の持続時間が、予め定
義された期間よりも短いこと。この持続時間は、実現形
態に依存する。
【０１０６】もし、これらの条件が満たされなければ、
ＧＡＭ応答は非同期式でなければならない。非同期式応
答の場合、要求元は、「ＲＤ＿ＲＳＲ（応答状況レジス
タの読み出し）」プリミティブを発行して、後に（即
ち、ＧＡＭ１８がこの要求に対するサービスを完了した
時に）その応答を検索しなければならない。ＧＡＭ１８
は、その内部に幾つかの応答状況レジスタを備えてお
り、その１つはＰ１４用であり、それ以外はＰＭＩ２０
用である。
【０１０７】同期式応答は、次の特徴を有する。 （１）一の同期式応答に対応する要求は、ＧＡＢ１２上
のＭＭ／ＩＯ読み出し動作を通して発行された。 （２）この応答は、この要求と同じバス・サイクルの間
にデータ・バスに戻すことができる。
【０１０８】同期式応答を伴うＧＡＭ要求は、次のもの
を含んでいる。 ＲＥＱ＿ＲＸ ＲＥＱ＿ＢＵＦ ＲＥＱ＿ＴＸ ＮＸＴ＿ＢＵＦ ＤＥＱ＿ＰＫＴ ＤＥＱ＿ＥＮＴ ＲＤ＿ＱＳＲ ＲＤ＿ＲＳＲ ＲＤ＿ＧＡＭ ＷＴ＿ＧＡＭ
【０１０９】現在、非同期式応答を必要とするＧＡＭ要
求は存在しない。
【０１１０】§４．７： パケット・タイプ 汎用アダプタ内でサポートされるパケットには、タイプ
１〜タイプ３がある。これらの３つのタイプのパケット
は、パケット送信の終了時を除き、ＧＡＭ１８から殆ど
同じ扱いを受ける。
【０１１１】タイプ１のパケットの場合、パケット送信
の終了時に、ＧＡＭ１８は、このパケット及びこれに関
連する全てのバッファを、フリー・プールに自動的に解
放する。タイプ１のパケットをサポートする意図は、コ
ネクションレス型パケットに関するＰ１４のオーバヘッ
ドを減少させることにある。
【０１１２】タイプ２のパケットの場合、パケット送信
の終了時に、諸パケット・バッファは、フリー・バッフ
ァ・プールに自動的には戻されない。このことが生ずる
のは、ＧＡＭ１８が「ＲＥＬ＿ＰＫＴ（パケットの解
放）」要求を受け取る場合だけである。これが生ずる
と、パケット送信の完了後に、諸パケット及びこれに関
連する全てのバッファが、フリー・プールに戻される。
【０１１３】タイプ３のパケットの場合、パケット送信
の終了時に、ＧＡＭ１８は、このパケットを現パケット
待ち行列のテイルに自動的にエンキューする。タイプ３
のパケットをサポートする意図は、ＦＤＤＩネットワー
ク内のクレーム・パケットやビーコン・パケットのよう
な反復的な循環パケットに関連するＰ１４のオーバヘッ
ドを減少させることにある。なお、反復的な循環パケッ
トとは、何回も再送されるように、現パケット待ち行列
のテイルに自動的にエンキューされるパケットを意味す
る。この場合、Ｐ１４の介在は不要であるから、その結
果として、Ｐ１４のオーバヘッドが減少することにな
る。
【０１１４】§４．８： トラヒック・タイプと制御 汎用アダプタは、緊急、同期、及び非同期という３つの
タイプの通信トラヒックをサポートする。同期トラヒッ
クをサポートするために、汎用アダプタは、同期トラヒ
ックの帯域幅と記憶域を保証しなければならない。同期
トラヒックの帯域幅を保証するために汎用アダプタが採
用するポリシーは、汎用アダプタに流れ込む非同期トラ
ヒックを制限することである。このポリシーは、次のよ
うに作用する。
【０１１５】§３．０の「パケット・メモリ（ＰＭ）と
コントローラ１６」で説明したように、汎用アダプタ内
のＰＭ１６は、複数のバッファに分割される。汎用アダ
プタの初期設定中に、全てのバッファはフリー・バッフ
ァとして初期設定される。同期トラヒックのパケット
は、必要に応じて、幾つでもフリー・バッファを使用す
ることができる。他方、非同期トラヒックのパケット
は、指定された数までのフリー・バッファしか使用する
ことができない。この数は、非同期バッファの閾値であ
って、Ｐ１４によってプログラム可能である。このポリ
シーは、ＧＡＭ１８によって、次のように適用される。 （１）一のＰＭＩ２０が入力パケットを受信するか、又
は、Ｐ１４が新しいパケットを生成する必要がある場
合、このＰＭＩ２０又はＰ１４は、「ＲＥＱ＿ＲＸ」プ
リミティブ及び／又は「ＲＥＱ＿ＢＵＦ」プリミティブ
を発行して、ＧＡＭ１８からフリー・バッファを要求す
る。もし、使用可能なフリー・バッファがあれば、ＧＡ
Ｍ１８は、先頭のフリー・バッファをバッファ要求元に
与える。 （２）もし、使用可能なフリー・バッファがなければ、
この要求は拒否され、このＰＭＩ２０又はＰ１４は、空
白のバッファ・ポインタを受け取る。この状況におい
て、このＰＭＩ２０又はＰ１４は、直ちにデータ送信を
フラッシュするか又はこれを阻止する。 （３）また、ＧＡＭ１８は、その内部にフリー・バッフ
ァ・カウンタを維持している。このカウンタは、汎用ア
ダプタ内で現に使用可能なフリー・バッファの総数を指
示する。初期設定中、このフリー・バッファ・カウンタ
は、汎用アダプタ内のバッファの総数に等しくなるよう
にセットされる。「ＲＥＱ＿ＲＸ」プリミティブ又は
「ＲＥＱ＿ＢＵＦ」プリミティブが受け取られるたび
に、このカウンタは１だけ減分される。また、パケット
が解放されるたびに、このカウンタは、そのパケット・
バッファのカウント分だけ増分される。もし、このカウ
ンタの値が、（Ｐ１４によってプログラム可能な）予め
定義されたフリー・バッファの閾値以下になれば、ＧＡ
Ｍ１８は、「ＢＥＬＯＷ」と呼ばれるＧＡＢ１２上の信
号線を付勢して、「閾値以下のフリー・バッファ」状況
を指示する。これが生ずる場合、Ｐ１４及びＰＭＩ２０
は、「短いパケットの受信ポリシー」を採用するか、又
はバッファ輻輳が解消するまで、一時的にそれ以上のパ
ケット受信を拒否する（本節で後述する「バッファ輻輳
の解消」を参照）。 （４）もし、一のＰＭＩ２０又はＰ１４が、必要な全て
のバッファをＧＡＭ１８から獲得して、ＰＭ１６へのパ
ケット・データの転送を完了すれば、このＰＭＩ２０又
はＰ１４は、そのパケットを目標の待ち行列内に置くた
めに、「ＥＮＱ＿ＰＫＴ／Ｒ」プリミティブを発行す
る。この「ＥＮＱ＿ＰＫＴ／Ｒ」要求を受け取る場合、
ＧＡＭ１８は、このパケットを目標の待ち行列内にエン
キューする。もし、このエンキューされたパケットのト
ラヒック・タイプが同期式であれば、これ以上の処理は
行われない。他方、これが非同期トラヒックであれば、
ＧＡＭ１８は、そのパケット・バッファ・カウントを、
ＧＡＭ１８の内部にある他のバッファ・カウンタ、即ち
非同期バッファ・カウンタ内で累計する。もし、この非
同期バッファ・カウンタが閾値を超えれば、ＧＡＭ１８
は、「ＡＢＡＢＶ」と呼ばれるＧＡＢ１２の他の信号線
を付勢して、Ｐ１４と全てのＰＭＩ２０に対し、「閾値
以上の非同期バッファ」状況を指示する。この状況が生
ずると、Ｐ１４とＰＭＩ２０は、それ以上の非同期式デ
ータ転送を拒否する。
【０１１６】緊急トラヒックのパケットは、バッファの
割り当てについては、同期トラヒックのパケットと同じ
ようにＧＡＭ１８によって処理される。しかし、緊急ト
ラヒック・タイプについて、「ＥＮＱ＿ＰＫＴ／Ｒ」プ
リミティブ又は「ＥＮＱ＿ＰＫＴ／Ｎ」プリミティブを
受け取る場合、ＧＡＭ１８は、このパケットを、対応す
る待ち行列のテイルではなく、ヘッドからエンキューす
る。このようにして、緊急トラヒックは、速い応答時間
を受け取ることができる。
【０１１７】〈アーキテクチャの留意点 − バッファ
輻輳の解消〉： 汎用アダプタがバッファ輻輳状況に陥る場合、ＧＡＢ１
２の信号線である「ＢＥＬＯＷ」が付勢される。もし、
このバッファ輻輳が、過大な入力トラヒック量に起因す
るのであれば、汎用アダプタのリンク層ソフトウェア
は、一の「ローカル・ビジー」パケットを遠隔ステーシ
ョンに送信して、パケット送信の停止を要求するという
オプションを有する。他方、このバッファ輻輳が、過大
な量の肯定応答済みでない送信パケットに起因するので
あれば、汎用アダプタの通信コードは、「ローカル・ビ
ジー」の指示を遠隔ステーションに送信した後に、パケ
ット・ポーリング・ビット（ポーリング要求）をオンに
転ずることによって、肯定応答を明示的に送信請求する
ことができる。このポーリング要求信号を受け取ると、
遠隔ステーションは、明示的な肯定応答パケットを送信
して、パケットの受信を確認しなければならない。公知
の殆どのリンク層プロトコルについては、これらの明示
的な肯定応答パケットは、短いパケットとなる傾向があ
る。これらの肯定応答パケットが汎用アダプタ内に到着
する場合、ＰＭＩ２０は、これらのパケットをＰＭ１６
内に移動させてＰ１４によって処理するため、「短いパ
ケットの受信ポリシー」を実現する（即ち、短いパケッ
トだけを受信する）必要がある。
【０１１８】「ＦＬＵＳＨ（パケットのフラッシュ）」
プリミティブは、バッファ輻輳状況中に「短いパケット
の受信ポリシー」を実現するため、ＰＭＩ２０によって
次のように使用することができる。 （１）入出力ポートをアドレス指定する一の入力パケッ
トが存在する場合、この入出力ポート内のＰＭＩ２０
は、ＧＡＭ１８に対し「ＲＥＱ＿ＲＸ」プリミティブを
発行して、一のフリー・バッファ・ポインタを受け取
る。 （２）一のフリー・バッファ・ポインタを受け取った
後、このＰＭＩ２０は、割り当てられたフリー・バッフ
ァ内の予め定義されたバッファ・オフセットから順に受
信パケットの移動を開始することができる。 （３）もし、このパケット・データの移動が割り当てら
れたバッファの終わりに達する前に、入力パケットの受
信が完了すれば（即ち、受信パケットの長さが、バッフ
ァ・サイズの２５６バイトとバッファ・オフセットの差
よりも小さければ）、このＰＭＩ２０は、「ＥＮＱ＿Ｐ
ＫＴ／Ｒ」プリミティブを発行して、この受信された短
いパケットをＰＭ１６にエンキューすることができる。 （４）他方、このＰＭＩ２０がバッファ境界に達すると
き、入力パケット内にまだ受信すべきデータが残ってい
れば、この入力パケットは、短いパケットと見なされな
い。この状況の場合、このＰＭＩ２０は、ＧＡＭ１８に
「ＦＬＵＳＨ」プリミティブを発行してこの入力パケッ
トを廃棄するか、又は単にこのバッファを次のパケット
用に再使用することができる。
【０１１９】「短いパケットの受信ポリシー」と、ポー
リング要求と、ローカル・ビジー指示とを組み合わせる
と、多くのアプリケーションにおいてバッファ輻輳を解
消することができる。
【０１２０】§４．９： マルチキャスト・パケット機
能のサポート 汎用アダプタは、多くの通信プロトコルが使用するマル
チキャスト・パケットをサポートしなければならない。
例えば、汎用アダプタが、データ・リンク層をサポート
するのであれば、汎用アダプタは、グローバルＳＡＰ
（サービス・アクセス・ポイント）パケット又はグルー
プＳＡＰパケットを処理可能でなければならない。一の
グローバル／グループＳＡＰパケットを受信する場合、
汎用アダプタは、このパケットを（接続された幾つかの
ホスト・システム上で実行可能な）幾つかの異なるアプ
リケーション層のプログラムに送らなければならない。
他の例では、汎用アダプタがネットワーク・ルータとし
て構成されていれば、経路指定用の同報通信パケットを
受信する場合に、汎用アダプタは、このパケットを全て
の接続ネットワーク（但し、この元のマルチキャスト・
パケットの送信元を除く）に送信することになる。
【０１２１】汎用アダプタがこのマルチキャスト・パケ
ット機能をサポートできるようにする、２つの可能なア
プローチがある。次に説明するように、その一方は逐次
式であり、他方は並列式である。 （１）逐次式のアプローチ： 一のマルチキャスト・パケットを受信する場合、Ｐ１４
は、一のループを設定して、所期の宛先＃１へのパケッ
ト送信を開始することができる。宛先＃１へのパケット
送信が完了すると、Ｐ１４は、このパケットを次の所期
の宛先＃２へ送信する。この処理は、所期の全ての宛先
へのパケット送信が完了されるまで、反復される。この
アプローチの欠点は、低速であり、引渡し時間に大きな
ばらつきがあり、しかもＰ１４の大量の処理サイクルを
消費することである。 （２）並列式のアプローチ： 一のマルチキャスト・パケットを受信する場合、Ｐ１４
は、元のパケットの複数のコピーを作成し、これらの複
製パケットを、所期の全ての宛先に同時に送信する。こ
のアプローチは、応答時間が高速であり、引渡し時間の
ばらつきが小さく、潜在的に遥かに少ないＰ１４の処理
サイクルしか必要としない。しかし、パケットの複製
は、ハードウェアのサポートなしでは、非常に高コスト
になり得る。以下では、汎用アダプタ内でマルチキャス
ト・パケット機能をサポートするために、Ｐ１４とＧＡ
Ｍ１８が相互作用する方式を説明する。 （１）ＧＡＭ１８から一のマルチキャスト・パケットを
デキューする場合、Ｐ１４は、「ＲＥＱ＿ＲＸ」プリミ
ティブ及び「ＲＥＱ＿ＢＵＦ」プリミティブを発行し
て、Ｐ１４が生成する必要のある各複製パケットごと
に、一のパケット及び一のバッファ・ポインタをＧＡＭ
１８から獲得する。 （２）ＧＡＭ１８から（各複製パケットごとに）このバ
ッファ・ポインタを受け取ると、Ｐ１４は、パケットの
ヘッダ情報を書き込み、元のマルチキャスト・パケット
の先頭バッファの内容を、ＧＡＭ１８から獲得したばか
りのバッファにコピーする。その後、Ｐ１４は、「ＥＮ
Ｑ＿ＰＫＴ／Ｒ」プリミティブを発行して、この複製パ
ケットを宛先の出力待ち行列にエンキューすることがで
きる。しかし、「ＥＮＱ＿ＰＫＴ／Ｒ」プリミティブを
発行すると、Ｐ１４は、元のマルチキャスト・パケット
内の先頭バッファ・ポインタに関する情報をＧＡＭ１８
に通知しなければならない。このようにすれば、ＧＡＭ
１８は、この複製パケット内の先頭バッファを元のマル
チキャスト・パケットの（第２バッファから始まる）残
りのバッファにどのようにして連係するかを知ることが
できるからである（§４．５．５の「ＥＮＱ＿ＰＫＴ／
Ｒ（パケットのエンキュー／受信後）」を参照）。 （３）前述のプロセスは、全ての複製パケットが生成さ
れ、出力待ち行列にエンキューされるまで、反復され
る。その後、Ｐ１４は、元のマルチキャスト・パケット
を処分するために、次のような可能なシナリオを有す
る。 もし、パケット送信の順序を保証できるように、汎
用アダプタが構成されていれば、Ｐ１４は、単に、元の
パケットを最後に出力される複製パケットとしてエンキ
ューする。 他方、パケットの順序を保証できないように、汎用
アダプタが構成されていれば、Ｐ１４は、各複製パケッ
トを（パケット送信の終了時に自動的に解放される）タ
イプ１のパケットとしてエンキューし、そして元のマル
チキャスト・パケットを全くエンキューしないように選
択することができる。全ての複製パケットがエンキュー
された後にＰ１４が行わなければならないのは、単に待
機用タイマを設定して、このタイマを満了させるだけで
あるに過ぎない。このタイマが満了すると、Ｐ１４は、
元のマルチキャスト・パケットを解放する。 この方式の欠点は、待機用タイマの設定が短かすぎ
れば、最後の少数の複製パケットが送信される前に、元
のマルチキャスト・パケットが解放され得ることであ
る。この状況が発生すると、最後の少数の複製パケット
のデータ保全性を保証することができない。 もし、パケット順序を保証できないように、汎用ア
ダプタが構成されているにも拘わらず、Ｐ１４がパケッ
ト・データの保全性を保証することを望んでいれば、Ｐ
１４は、各複製パケットを（パケット送信の終了時に自
動的に解放されない）タイプ２のパケットとしてエンキ
ューし、そして元のマルチキャスト・パケットを全くエ
ンキューしないように選択することができる。全ての複
製パケットがエンキューされた後に、Ｐ１４は、各複製
パケットの状況を周期的にポーリングすることができ
る。各複製パケットはタイプ２のパケットとしてエンキ
ューされたから、タイプ２のパケットが送信された後に
ＧＡＭ１８が行うのは、単にそのパケット状態を「専用
（leased）」に変更することだけである。「ＲＤ＿ＧＡ
Ｍ」プリミティブを使用することによって、Ｐ１４は、
各複製パケットのパケット状態を検査する。全ての複製
パケットの状態が「専用」に変更された後に、Ｐ１４
は、元のマルチキャスト・パケットを全ての複製パケッ
トとともに解放することができる。
【０１２２】図３には、ＧＡＭ１８内のマルチキャスト
・パケットの構造が示されている。元のマルチキャスト
・パケットはＰＴＥ＃Ｍから構成され、このＰＴＥ＃Ｍ
は、先頭バッファ（ＢＵＦ＃１）を指定し、次に第２の
バッファ（ＢＵＦ＃２）が、その次に第３のバッファ
（ＢＵＦ＃３）が、以下同様にしてマルチキャスト・パ
ケット内の最終バッファ（ＢＵＦ＃Ｌ）が指定される。
第１の複製パケットはＰＴＥ＃Ｄ１から構成され、この
ＰＴＥ＃Ｄ１は、それ自体の先頭バッファ（ＢＵＦ＃Ｄ
１）を指定し、次に元のマルチキャスト・パケットの第
２のバッファ（ＢＵＦ＃２）が指定される。第２の複製
パケットは、ＰＴＥ＃Ｄ２から構成され、このＰＴＥ＃
Ｄ２は、ＢＵＦ＃Ｄ２を指定し、そしてＢＵＦ＃Ｄ２の
ＢＴＥがＢＵＦ＃２を指定する。最後の複製パケット
は、ＰＴＥ＃ＤＮから構成され、このＰＴＥ＃ＤＮは、
ＢＵＦ＃ＤＮを指定し、次にＢＵＦ＃２が指定される。
【０１２３】§４．１０： 多重インタリーブ式の並行
的なパケット送信／受信 アプリケーションによっては、Ｐ１４又は一の入出力ポ
ートが、多重インタリーブ式並行パケットを同時に送信
又は受信することを必要とするものがある。例えば、Ｐ
１４内で同時に実行される幾つかのデータ・リンク層の
スレッドが存在することが可能であり、そして複数のリ
ンク層のスレッドが、応答パケットの生成に同時に従事
することが可能である。タイム・スパンという観点から
見ると、このことは、新しいパケットを生成する複数の
プロセスが、Ｐ１４内でインタリーブされることを意味
する。他の例では、入出力ポートの設計は、それがサー
ビスする各出力待ち行列ごとに１つの「ＲＥＱ＿ＴＸ」
プリミティブを必要とし、更には、伝送待ち時間を減少
するために、各送信パケットからのデータの一部をそれ
自体の内部バッファへ先取りすることもある。（ネット
ワーク・プロトコルによって）送信することを許される
場合、この入出力ポートは、どのパケットを送出すべき
かに関する決定を迅速に行い、そのパケットの送信を直
ちに開始することができる。
【０１２４】汎用アダプタの内部でＰ１４と各ＰＭＩ２
０に対する多重インタリーブ式並行パケットの送信／受
信をサポートするためには、「要求識別子」と呼ばれる
情報を、ＧＡＭ１８とＰ１４又はこのＰＭＩ２０との間
で交換しなければならない。一のパケットを受信する準
備ができている場合、Ｐ１４又はこのＰＭＩ２０は、一
の要求識別子を生成するとともに、この情報を「ＲＥＱ
＿ＲＸ」プリミティブの一部としてＧＡＭ１８に渡さな
ければならない。このパケットを受信するための後続の
「ＲＥＱ＿ＢＵＦ」プリミティブも、この情報を担持す
る必要がある。ＧＡＭ１８は、この要求識別子から、同
じパケットに属する全てのバッファを互いに連係するこ
とができる。このようにして、Ｐ１４又はこのＰＭＩ２
０が、正しい要求識別子をＧＡＭ１８に供給することが
できる限り、Ｐ１４又はこのＰＭＩ２０は、多重インタ
リーブ式パケットを受信することができる。
【０１２５】また、この機構は、多重インタリーブ式パ
ケット送信のためにも使用することができる。この場
合、要求識別子は、ＧＡＭ１８とこのＰＭＩ２０との間
を流れる「ＲＥＱ＿ＴＸ」プリミティブ、「ＮＸＴ＿Ｂ
ＵＦ」プリミティブ及び「ＥＮＤ＿ＴＸ」プリミティブ
の各々において、渡されなければならない。
【０１２６】このアーキテクチャでは、Ｐ１４及び各Ｐ
ＭＩ２０において送信中及び受信中のパケットの最大数
が、８である（即ち、Ｐ１４又は各ＰＭＩ２０につい
て、８つの並行な送信パケットと８つの平行な受信パケ
ットが存在する）と定義している。
【０１２７】§４．１１： ＧＡＭ１８の状態マシン
− パケットのライフ・サイクル 本節では、ＧＡＭ状態マシンの核心であるパケットのラ
イフ・サイクルについて説明する（図４を参照）。ＧＡ
Ｍ状態マシン内には、パケットが存在できる５つの主な
状態と２つの副状態がある。これらの状態を、次に説明
する。§４．１１．１： フリー・パケット 〈状態の説明〉： 一のパケットが「フリー・パケット」状態にあると、そ
のパケットはＧＡＭ１８だけに属する。ＧＡＭ１８に属
する全てのフリー・パケットは、互いに連係され、フリ
ー・パケットのポインタによって指定される。汎用アダ
プタの初期設定中、汎用アダプタの全てのパケットは、
フリー・パケット状態に初期設定される。 〈状態のエントリ〉： ＲＥＳＥＴ信号によって任意の状態から Ｔ５０：「ＲＥＬ＿ＰＫＴ」要求によって「待ち行列化
パケット」状態から Ｔ４０：「ＲＥＬ＿ＰＫＴ」要求によって「専用パケッ
ト」状態から Ｔ６０：「ＦＬＵＳＨ」要求によって「受信ビジー・パ
ケット」状態から Ｔ１０：タイプ１のパケットのみについて、「ＥＮＤ＿
ＴＸ」要求によって「送信ビジー・パケット」状態から Ｔ３０：「ＥＮＤ＿ＴＸ」要求によって「ビジー及び解
放済みパケット」状態から 〈状態の遷移〉： Ｔ０６：「ＲＥＱ＿ＲＸ」要求によって「受信ビジー・
パケット」状態へ§４．１１．２： 送信ビジー・パケ
ット 〈状態の説明〉： 一のパケットが「送信ビジー・パケット」状態にあると
いうことは、一のＰＭＩ２０がこのパケットの所有権を
有していて、このパケットのデータをＰＭ１６から移動
させる作業中であることを意味する。このパケット移動
が完了する場合、このＰＭＩ２０は、作業完了の指示と
して、ＧＡＭ１８に対し「ＥＮＤ＿ＴＸ」要求を生成す
ることが期待される。一のパケットが、パケット移動の
ために一のＰＭＩ２０によって現に使用されている場
合、これは、パケット状態を変更しない。他方、パケッ
ト送信中に、「送信ビジー・パケット」状態にあるＰ１
４から「ＥＮＱ＿ＰＫＴ／Ｎ」要求又は「ＲＥＬ＿ＰＫ
Ｔ」要求が受け取られるのであれば、ＧＡＭ１８は、要
求元を減速化することなく、直ちにその要求にサービス
しなければならない。この高速化を容易にするために、
２つの副状態をＧＡＭ状態マシン内で生成して、パケッ
ト送信中にＰ１４からの送信ビジー・パケットに対する
「ＥＮＱ＿ＰＫＴ／Ｎ」要求及び「ＲＥＬ＿ＰＫＴ」要
求を処理する。詳細については、§４．１１．４の「ビ
ジー及び解放済みパケット」と§４．１１．３の「ビジ
ー及び待ち行列化パケット」を参照されたい。 〈状態のエントリ〉： Ｔ５１：「ＲＥＱ＿ＴＸ」要求によって「待ち行列化パ
ケット」状態（及び待ち行列のヘッド）から 〈状態の遷移〉： Ｔ１２：パケット送信中（即ち、「ＲＥＱ＿ＴＸ」要求
の後）、Ｐ１４からの「ＥＮＱ＿ＰＫＴ／Ｎ」要求によ
って「ビジー及び待ち行列化パケット」状態へ Ｔ１３：パケット送信中（即ち、「ＲＥＱ＿ＴＸ」要求
の後）、Ｐ１４からの「ＲＥＬ＿ＰＫＴ」要求によって
「ビジー及び解放済みパケット」状態へ Ｔ１５：タイプ３のパケットについて、一のパケット送
信後の「ＥＮＤ＿ＴＸ」要求によって「待ち行列化パケ
ット」状態へ Ｔ１４：タイプ２のパケットのみについて、「ＥＮＤ＿
ＴＸ」要求によって「専用パケット」状態へ Ｔ１０：タイプ１パケットのみについて、「ＥＮＤ＿Ｔ
Ｘ」要求によって「フリー・パケット」状態へ§４．１１．３ ： ビジー及び待ち行列化パケット 〈状態の説明〉： この「ビジー及び待ち行列化パケット」状態は、§４．
１１．２の「送信ビジー・パケット」に記載の高速化を
提供するために設計された、２つの送信ビジー・パケッ
ト副状態のうちの１つである。パケット送信中に「送信
ビジー・パケット」状態にあるＰ１４から「ＥＮＱ＿Ｐ
ＫＴ／Ｎ」要求を受け取る場合、ＧＡＭ１８は、そのパ
ケット状態を「送信ビジー」から「ビジー及び待ち行列
化」に変更するとともに、パケット移動の完了を待たず
に、要求された待ち行列にそのパケットをエンキューす
る。その後、このＰＭＩ２０は、パケット移動の完了を
指示するために、「ＥＮＤ＿ＴＸ」要求を生成すること
が期待される。このＰＭＩ２０から「ＥＮＤ＿ＴＸ」要
求を受け取ると、ＧＡＭ１８は、単にそのパケット状態
を「ビジー及び待ち行列化」から「待ち行列化」に変更
するに過ぎない。 〈状態のエントリ〉： Ｔ１２：パケット送信中（即ち、ＲＥＱ＿ＴＸの後）、
Ｐ１４からの「ＥＮＱ＿ＰＫＴ／Ｎ」要求によって「送
信ビジー・パケット」状態から 〈状態の遷移〉： Ｔ２５：「ＥＮＤ＿ＴＸ」要求によって「待ち行列化パ
ケット」状態へ§４．１１．４： ビジー及び解放済み
パケット 〈状態の説明〉： この「ビジー及び解放済みパケット」状態は、§４．１
１．２の「送信ビジー・パケット」に記載の高速化を提
供するために設計された、もう１つの「送信ビジー・パ
ケット」副状態である。パケット送信中、「送信ビジー
・パケット」状態にあるＰ１４から「ＲＥＬ＿ＰＫＴ」
要求を受け取ると、ＧＡＭ１８は、一のＰＭＩ２０がこ
のパケットを処理しているという理由で、そのパケット
を直ちに解放することができない。その代わり、ＧＡＭ
１８は、そのパケット状態を「送信ビジー」から「ビジ
ー及び解放済み」に変更する。その後、パケット移動が
完了すると、ＧＡＭ１８は、一のＰＭＩ２０から「ＥＮ
Ｄ＿ＴＸ」要求を受け取る。この「ＥＮＤ＿ＴＸ」要求
を受け取ったときだけ、ＧＡＭ１８はパケットの解放動
作を行う。即ち、そのパケット状態を「ビジー及び解放
済み」から「フリー」に変更し、そのパケット及びこれ
に関連する全てのバッファをフリー・プールに解放す
る。 〈状態のエントリ〉： Ｔ１３：パケット送信中（即ち、ＲＥＱ＿ＴＸの後）、
Ｐ１４からの「ＲＥＬ＿ＰＫＴ」要求によって「送信ビ
ジー・パケット」状態から 〈状態の遷移〉： Ｔ３０：「ＥＮＤ＿ＴＸ」要求によって「フリー・パケ
ット」状態へ§４．１１．５： 専用パケット 〈状態の説明〉： 一のパケットがこの「専用パケット」状態にあると、こ
のパケットは、Ｐ１４に属するが、どの待ち行列にもエ
ンキューされない。 〈状態のエントリ〉： Ｔ５４：「ＤＥＱ＿ＰＫＴ」要求によって「待ち行列化
パケット」状態から Ｔ１４：タイプ２パケットのみについて、「ＥＮＤ＿Ｔ
Ｘ」要求によって「送信ビジー・パケット」状態から 〈状態の遷移〉： Ｔ４５：「ＥＮＱ＿ＰＫＴ／Ｎ」要求によって「待ち行
列化パケット」状態へ Ｔ４０：「ＲＥＬ＿ＰＫＴ」要求によって「フリー・パ
ケット」状態へ§４．１１．６： 待ち行列化パケット 〈状態の説明〉： 一のパケットが「待ち行列化パケット」状態にあると、
このパケットは、一の待ち行列にエンキューされる。 〈状態のエントリ〉： Ｔ４５：「ＥＮＱ＿ＰＫＴ／Ｎ」要求によって「専用パ
ケット」状態から Ｔ６５：パケット受信中、「ＥＮＱ＿ＰＫＴ／Ｒ」要求
によって「受信ビジー・パケット」状態から Ｔ１５：タイプ３パケットのみについて、パケット送信
後に、「ＥＮＤ＿ＴＸ」要求によって「送信ビジー・パ
ケット」状態から Ｔ２５：「ＥＮＱ＿ＴＸ」要求によって「ビジー及び待
ち行列化パケット」状態から 〈状態の遷移〉： Ｔ５４：「ＤＥＱ＿ＰＫＴ」要求によって「専用パケッ
ト」状態へ Ｔ５０：「ＲＥＬ＿ＰＫＴ」要求によって「フリー・パ
ケット」状態へ Ｔ５１：「ＲＥＱ＿ＴＸ」要求によって「送信ビジー・
パケット」状態へ§４．１１．７ ： 受信ビジー・パケット 〈状態の説明〉： 一のパケットが「受信ビジー・パケット」状態にあると
いうことは、一のＰＭＩ２０又はＰ１４が、そのパケッ
トの所有権を有していて、このパケット・データをＰＭ
１６へ移動させる作業中であることを意味する。このパ
ケット移動が完了すると、Ｐ１４又はこのＰＭＩ２０
は、作業完了の指示として、ＧＡＭ１８に対し「ＥＮＱ
＿ＰＫＴ／Ｒ」要求を生成することが期待される。 〈状態のエントリ〉： Ｔ０６：「ＲＥＱ＿ＲＸ」要求によって「フリー・パケ
ット」状態から 〈状態の遷移〉： Ｔ６５：「ＥＮＱ＿ＰＫＴ／Ｒ」要求によって「待ち行
列化パケット」状態へ、 Ｔ６０：「ＦＬＵＳＨ」要求によって「フリー・パケッ
ト」状態へ
【０１２８】§４．１２： 事象の制御 一の入出力ポート内で生ずる一の事象が、Ｐ１４と通信
すべき小さなデータ・セグメントの交換を必要とする場
合、この入出力ポートに関連するＰＭＩ２０は、ＧＡＭ
１８に対し「ＥＮＱ＿ＥＮＴ（事象のエンキュー）」プ
リミティブを発行する。一の「ＥＮＱ＿ＥＮＴ」要求を
受け取ると、ＧＡＭ１８は、この要求内の４バイトの事
象データを、ＧＡＭ１８の内部に設けられた事象処理専
用のＦＩＦＯ内の使用可能な次のエントリに記憶する。
もし、この事象ＦＩＦＯが、当該「ＥＮＱ＿ＥＮＴ」動
作の結果として、半分まで満たされるのであれば、「事
象ＦＩＦＯ１／２フル（ＥＦ＿ＨＦ）」と呼ばれるＧＡ
Ｂ１２上の信号線が付勢される。この「ＥＦ＿ＨＦ」信
号は、Ｐ１４に対する割り込みを生成するために、Ｐ１
４が使用することができる。
【０１２９】割り込み方式又はポーリング方式の何れか
によって、その旨の通知を受け取る場合、Ｐ１４は、事
象を処理する準備ができていることを条件として、ＧＡ
Ｍ１８内の事象ＦＩＦＯから事象データを読み出すこと
ができる。Ｐ１４は、この事象ＦＩＦＯが空になるか、
又は他の高優先順位の作業を有するようになるまで、そ
の事象処理を継続することができる。
【０１３０】§４．１３： ＧＡＢ１２用のアービタ ＧＡＭ１８は、全てのバッファ、パケット、及び待ち行
列のサポート機能に加えて、ＧＡＢ１２用のアービタと
しても動作する。このため、ＧＡＭ１８は、ＧＡＢ１２
の調停ロジックをサポートするための論理を含んでい
る。ＧＡＢ１２の制御権の要求／付与プロセスと優先順
位方式の詳細については、§６．０の「汎用アダプタ・
バス（ＧＡＢ）１２」を参照されたい。
【０１３１】§４．１４： ＧＡＢ１２用のモニタ 汎用アダプタ内部のデータ保全性を確実にするため、１
バイト当たり１ビットの奇数パリティ方式が、ＧＡＢ１
２内のデータ及びアドレスの両方について使用される。
ＧＡＭ１８は、ＧＡＢ１２上のバス動作ごとに、汎用ア
ダプタの２つの構成要素のうちどの構成要素がＧＡＢ１
２上のバス動作に関係するかとは無関係に、パリティを
検査する。
【０１３２】§６．０の「汎用アダプタ・バス（ＧＡ
Ｂ）１２」で説明するように、ＧＡＢ１２上のバス動作
は、ノン・プリエンプティブ方式である。ＧＡＢ１２の
利用の公平を図るため、汎用アダプタには、ＧＡＢ１２
の各バス・マスタがＧＡＢ１２を支配できる時間制限を
各バス動作ごとに設定するだけではなく、バス・マスタ
のうちの１つが動作しない時にも公平さを強制すること
ができる機構を設けることが必要である。
【０１３３】ＧＡＭ１８は、ＧＡＢ１２に関するこれら
の２つの監視機能を実現するための、汎用アダプタ内の
構成要素である。以下では、ＧＡＭ１８がＧＡＢ１２の
監視機能をどのようにしてサポートできるかを説明す
る。 （１）パリティ検査について： ＧＡＢ１２上の動作が存在するたびに、ＧＡＭ１８は、
データとアドレスの両方のパリティを検査する。もし、
ＧＡＭ１８が一のパリティ・エラーを検知すれば、バス
・エラー（−ＢＥＲＲ）と呼ばれるＧＡＢ１２上の信号
線が、ＧＡＭ１８によって付勢される。 （２）バスの公平について： ＧＡＢ１２の制御権が一のバス・マスタに付与されるた
びに、ＧＡＭ１８は、一のカウンタを起動して、バス・
サイクルをカウントする。もし、このバス・マスタが、
所定数のバス・サイクルが経過した後もＧＡＢ１２を解
放しなければ、ＧＡＭ１８は、（パリティ・エラーの場
合と同様に）バス・エラー信号線を付勢する。ＧＡＭ１
８内にあるバス・サイクルの限界は、「ＷＴ＿ＧＡＭ」
プリミティブを使用することによって、Ｐ１４からプロ
グラム可能である。
【０１３４】ＧＡＢ１２上のバス・エラー信号線が付勢
されると、ＧＡＭ１８自体を含む汎用アダプタの全ての
構成要素は、進行中の全ての処理を打ち切る。このバス
・エラー信号線が付勢されるのと同時に、ＧＡＭ１８
は、バス・アドレス、バス・マスタ及びそのバス・エラ
ーの原因を、その内部記憶にログする。もし、エラーの
分離及び回復が望まれるのであれば、Ｐ１４は、「ＲＤ
＿ＧＡＭ」プリミティブを使用して、この情報を後で検
索することができる。
【０１３５】§５．０： 待ち行列のスケジューリング
と通知 汎用アダプタは、複数のパケット待ち行列及び複数のサ
ーバに論理的に編成される。これらのパケット待ち行列
は、ＰＭＩ２０及びＰ１４からパケットを受理し、保持
し、ＰＭＩ２０及びＰ１４へ解放する。これらのＰＭＩ
２０及びＰ１４は、待ち行列のサーバとして動作する。
【０１３６】汎用アダプタ内にある複数のＰＭＩ２０
（ＰＭＩ＃０〜ＰＭＩ＃Ｎ）は、汎用アダプタの他の部
分と通信する。各ＰＭＩ２０は、それ自体の１組の出力
待ち行列を有する。これらの出力待ち行列は、汎用アダ
プタの初期設定中にＰ１４によって割り当てられ、相互
に排他的である必要はない。即ち、一の出力待ち行列
は、２つの異なるＰＭＩ２０に属することができ、２つ
の待ち行列サーバによって同時にサービスすることがで
きる。更に、各ＰＭＩ２０は、入力パケットのエンキュ
ーと、その出力待ち行列のサービスを同時に行うことが
できる。即ち、一のＰＭＩ２０は、パケットの送信と受
信を混在させることができ、そしてＧＡＭ１８は、この
全二重能力をサポートすることができる。
【０１３７】また、汎用アダプタ内のＰ１４は、入力待
ち行列と呼ばれる１組の待ち行列をも有する。ＰＭＩ２
０と同様に、ＧＡＭ１８は、Ｐ１４内の全二重能力をも
サポートする。即ち、Ｐ１４は、パケットのエンキュー
と、その入力待ち行列のサービスとを同時に行うことが
できる。
【０１３８】パケットが到着する場合、一のＰＭＩ２０
は、先ず、到着パケットをＰ１４の入力待ち行列にエン
キューする。次に、Ｐ１４は、パケットをデキューし、
処理し、ＰＭＩ２０の出力待ち行列にエンキューする。
最後に、このＰＭＩ２０は、処理済みのパケットをその
出力待ち行列からデキューする。
【０１３９】また、一のＰＭＩ２０が、パケットを他の
ＰＭＩ２０の出力待ち行列に直接エンキューすることも
可能である。この場合、Ｐ１４の処理は介在せず、ＰＭ
１６は一時記憶として使用される。
【０１４０】汎用アダプタ内の各待ち行列は、空又は非
空の２つの状態のうちの１つをとり得る。全てのパケッ
ト待ち行列の状態は、ＧＡＭ１８の内部記憶に記憶さ
れ、ＧＡＭ１８によって管理される。
【０１４１】本章では、待ち行列のスケジューリングと
通知の機構について説明する。しかし、待ち行列サービ
ス・ポリシーの実現形態は、アプリケーションに依存す
るから、本章では待ち行列サービス・ポリシーについて
は説明しない。
【０１４２】§５．１： 待ち行列状況の通知機構 待ち行列サーバの資源を最も効率的に使用するために、
ＧＡＭ１８は、待ち行列セットの状況をサーバに通知す
る機構を使用しなければならない。（専用の状態マシン
としての）ＰＭＩ２０と（汎用プロセッサとしての）Ｐ
とは、それぞれの性質が互いに異なるから、ＧＡＭ１８
は、異なる待ち行列サーバに対して異なる通知機構を適
用する。
【０１４３】（１）出力待ち行列： サーバ − ＰＭＩ２０ サーバの性質 − 専用 一のＰＭＩ２０によって遂行される最も重要な機能の１
つは、ＰＭ１６との間でパケット・データを高速に移動
させることであり、ＰＭＩ２０は、この機能専用であ
る。 サーバの目標 − 高速のサービス応答時間 各ＰＭＩ２０は、出力待ち行列専用のサーバであるか
ら、その主目標は、汎用アダプタの待ち時間が少なくな
るように、出力待ち行列内の出力パケットをできる限り
速く処理することである。 通知機構 − 一の待ち行列の状態が変更される場合、ＧＡＭ１８は、
ＧＡＢ１２の信号線上に「ＱＳＲＣ（待ち行列状況レジ
スタ変更）」と呼ばれるパルスを生成するとともに、Ｇ
ＡＢ１２上にその待ち行列のアドレスの最上位ビットを
渡す。この待ち行列のアドレス情報は、ＧＡＢ１２上の
３本の線、即ちＱＡ０〜ＱＡ２によって搬送される。 待ち行列状況の提示 − 待ち行列状況レジスタ ＧＡＭ１８は、その内部に一の待ち行列状況レジスタを
維持する。この待ち行列状況レジスタの長さは、汎用ア
ダプタ内の待ち行列の数に等しく、各待ち行列ごとに１
ビットである。このレジスタ内の１ビットがオンである
と、これは、対応する待ち行列内に少なくとも１つのパ
ケットがあって、サービスを待機していることを意味す
る。もし、このビットがオフであれば、対応する待ち行
列は空である。一の待ち行列状況が変更されるたびに、
ＧＡＭ１８は、ＧＡＢ１２の信号線ＱＳＲＣ上に一のパ
ルスを生成するとともに、その待ち行列のアドレス情報
を、ＧＡＢ１２上の３本の線ＱＡ０〜ＱＡ２上に置く。
これらの線ＱＡ０〜ＱＡ２は、どの待ち行列が状況を変
更されたかを指示するための、アドレス線として使用さ
れる。もし、これらの３本の線ＱＡ０〜ＱＡ２が全てゼ
ロであれば、これは、汎用アダプタ内の最初の３２個の
待ち行列のうちの１つが状況を変更されたことを指示す
る。他方、これらの３本の線ＱＡ０〜ＱＡ２の２進値が
‘００１’に等しければ、これは、汎用アダプタ内の第
２の３２個の待ち行列のうちの１つが状況を変更された
ことを指示する。 通知後のサーバの反応 − 一のＰＭＩ２０が、ＱＳＲＣ線上のパルスを検知する場
合、このＰＭＩ２０は、ＧＡＢ１２上に置かれている待
ち行列のアドレス情報と、それ自体の待ち行列セットの
識別子とを比較することができる。もし、両者の情報が
一致すれば、このＰＭＩ２０は、どの待ち行列が処理す
べきパケットを有するかを決定するために、「ＲＤ＿Ｑ
ＳＲ（待ち行列状況レジスタの読み出し）」プリミティ
ブを発行するとともに、他の「ＲＥＱ＿ＴＸ」プリミテ
ィブを発行することによって、その待ち行列のパケット
処理を開始することができる。
【０１４４】（２）入力待ち行列の場合： サーバ − Ｐ１４ サーバの性質 − 非専用 汎用アダプタの全ての入力待ち行列にサービスするのに
加えて、Ｐ１４は、通信コードを実行して、通信機能を
遂行する必要がある。Ｐ１４は、それ自体を入力待ち行
列のサービスに完全に専用化することはできない。 サーバの目標 − 高速のサービス応答時間とＰ１４の
資源の効率的な使用とのバランス Ｐ１４の諸資源が高価であること及びＰ１４に対する割
り込みに関連するオーバヘッドのために、汎用アダプタ
の入力待ち行列に入力パケットが到着するたびに、Ｐ１
４に割り込みをかけることは望ましくない。他方、入力
待ち行列内の各入力パケットは、高速のパケット応答時
間のために、Ｐ１４から即時のアテンションを受けるに
値する。これらの２つの要件をバランスさせるため、Ｇ
ＡＭ１８は、２つのパラメータ、即ち経過時間とパケッ
ト・カウントとに基づいて、入力待ち行列サーバ通知機
構を実現する。このパケット・カウントは、「全ての入
力待ち行列内に現に存在するパケットの総数」であり、
この経過時間は、「これらの入力待ち行列内に少なくと
も１つのパケットが存在していたときの最後のリセット
からの経過時間」と定義される。 通知機構 − ＱＳＲＣ／ＱＡ０〜ＱＡ２、又は次の状
況の１つが生ずるときにＧＡＭ１８が生成するＰ１４に
対する割り込み タイマ満了 − 経過時間が、予め定義されたタイ
ム・アウト値に達する。このタイム・アウト値は、「Ｗ
Ｔ＿ＧＡＭ」プリミティブを用いるＰ１４によってプロ
グラム可能である。 閾値超過 − パケット・カウントが、予め定義さ
れたパケット閾値を超える。この閾値も、前記の「ＷＴ
＿ＧＡＭ」プリミティブを用いるＰ１４によってプログ
ラム可能である。 待ち行列状況の表示 − 待ち行列状況レジスタ 出力待ち行列状況の提示と同じ。 通知後のサーバの反応 − ＧＡＭ１８からの割り込みを受け取ると、Ｐ１４は、そ
の割り込み禁止ビットをオンにして、待ち行列状況レジ
スタを読み出すことができる。この待ち行列状況レジス
タの情報に基づき、Ｐ１４は、それ自体の待ち行列サー
ビス・ポリシーを実現することができる。Ｐ１４は、一
の待ち行列識別子を有する「ＤＥＱ＿ＰＫＴ」要求をＧ
ＡＭ１８に発行して、待ち行列のサービスを開始するこ
とができる。この「ＤＥＱ＿ＰＫＴ」要求を受け取る
と、ＧＡＭ１８は、要求された待ち行列内の先頭パケッ
トをデキューし、パケット・カウントを１だけ減分し、
その結果に応じて待ち行列状況レジスタを更新する。こ
の「ＤＥＱ＿ＰＫＴ」要求の後に、ＧＡＭ１８からパケ
ット識別子を受け取ると、Ｐ１４は、そのプログラムさ
れた通信層の機能に従って、このパケットの処理を開始
することができる。このパケットの処理が完了すると、
Ｐ１４は、待ち行列状況レジスタを再び読み出して、全
ての入力待ち行列が空になるか、又は他の高優先順位の
要件のためにその処理を中断しなければならなくなるま
で、前述の処理を反復することができる。この待ち行列
サービスを完了（又は終了）すると、Ｐ１４は、その割
り込み禁止ビットをオフにして、ＧＡＭ１８からの次の
待ち行列通知を受け取ることができるようにする。
【０１４５】§５．２： データ・フロー／制御フロー
の例 本節では、一の新しいパケットがＰＭＩ＃１で受信され
た時点から、一のパケットがＰＭＩ＃２を通して送出さ
れる時点までの、事象シーケンスを各ステップごとに説
明する。
【０１４６】（１）ＰＭＩ＃１が、ＧＡＭ１８から一の
バッファを要求する。もし、使用可能なバッファが存在
しなければ、ＰＭＩ＃１は、この転送をフラッシュする
（その間、ＧＡＭ１８は、ＰＭ１６内の割り当て済みの
任意のバッファを解放する）。
【０１４７】他方、バッファが使用可能であれば、ＰＭ
Ｉ＃１は、このバッファがフルになるまで、ＰＭ１６内
にデータを記憶する。このバッファがフルになった時点
で、ＰＭＩ＃１は、ＧＡＭ１８から新しいバッファを要
求する。完全な一のパケットがＰＭ１６内に記憶される
まで、このプロセスが継続する。その間に、もしフリー
・バッファ・カウンタが閾値以下に減少すれば、ＧＡＭ
１８は、「ＢＥＬＯＷ」と呼ばれるＧＡＢ１２上の信号
線を付勢して、Ｐ１４と全てのＰＭＩ２０に対し、この
状況を通知する。一のＰＭＩ２０がこの信号を受け取る
と、このＰＭＩ２０は、バッファ輻輳が解消されるま
で、そのパケット受信を一時的に保留することができ
る。
【０１４８】（２）ＰＭＩ＃１が、ＧＡＭ１８に対し、
一の「ＥＮＱ＿ＰＫＴ／Ｎ」要求を送る。もし、この要
求により、非同期バッファ・カウンタが閾値を超えれ
ば、ＧＡＭ１８は、ＧＡＢ１２上の信号線ＡＢＡＢＶを
付勢して、「閾値以上の非同期バッファ」状況を指示す
る。この状況では、ＰＭＩ２０は、後続の全ての非同期
パケット転送を拒否するように選択することができる。
【０１４９】（３）もし、このパケットが一の入力待ち
行列にエンキューされるのであれば、ＧＡＭ１８は、先
ず、入力待ち行列パケット・カウントを１だけ増分し、
次に、これが全ての入力待ち行列中で唯一のパケットで
あるか否かを検査する。もし、これが入力待ち行列内の
先頭パケットであれば、ＧＡＭ１８は、直ちに一の入力
待ち行列タイマを起動する。
【０１５０】（４）もし、この入力待ち行列タイマが満
了するか、又は入力待ち行列パケット・カウントが閾値
を超えれば、ＧＡＭ１８は、Ｐ１４に対する割り込みを
生成する。
【０１５１】（５）通知を受け取る場合、Ｐ１４は、先
ず、その割り込み禁止ビットをオンにした後、待ち行列
状況レジスタを読み出す。Ｐ１４は、どの待ち行列が非
空であるかを見出し、待ち行列の優先順位に従って、行
うべき作業をスケジュールする。Ｐ１４が一の入力パケ
ットをデキューするたびに、ＧＡＭ１８は、入力待ち行
列タイマを再起動する。
【０１５２】（６）Ｐ１４は、最高優先順位を有する非
空の待ち行列が空になるまで、その待ち行列から、パケ
ットをデキューする。その待ち行列が空になった時点
で、Ｐ１４は、その次の高優先順位を有する非空の待ち
行列からパケットをデキューするように進む。
【０１５３】もし、新しいパケットが到着して、パケッ
ト・カウントが閾値を超えるか、又はタイマが満了する
のであれば、ＧＡＭ１８は、再びＰ１４に通知する。
【０１５４】（７）また、パケット処理中、Ｐ１４は、
新しい出力パケットを生成するために、ＧＡＭ１８から
バッファを要求することもできる。
【０１５５】パケットを処理した後に、Ｐ１４は、ＰＭ
Ｉ＃２によってサービスされる待ち行列内にパケットを
エンキューするように要求する。このエンキュー要求を
受け取ると、ＧＡＭ１８は、それに応じて待ち行列状況
レジスタを更新する。もし、このエンキューの結果、一
の出力待ち行列の状態が空から非空に変更されるのであ
れば、ＧＡＭ１８は、ＧＡＢ１２のＱＳＲＣ線上に一の
パルスを生成することによって、全てのＰＭＩ２０に通
知するとともに、ＧＡＢ１２の線ＱＡ０〜ＱＡ２上にそ
の待ち行列のアドレス情報を置く。
【０１５６】（８）ＱＳＲＣ線上の一のパルスを受け取
るとき、ＰＭＩ＃２は、待ち行列状況レジスタを読み出
して、どの待ち行列が非空であるかを見出すことができ
る。ＰＭＩ＃２は、それ自体のサービス・ポリシー及び
待ち行列状況レジスタ内の情報に従って、これらの出力
待ち行列のサービスを開始することができる。
【０１５７】§６．０： 汎用アダプタ・バス（ＧＡ
Ｂ）１２ ＧＡＢ１２は、同期バスであって、その全てのバス信号
がＢＣＬＫと呼ばれる一のバス・クロックに同期されて
いる。しかし、ＧＡＢ１２のバス動作は、非同期式であ
る。なぜなら、一のバス「コマンド」に対する「応答」
を、任意のＢＣＬＫサイクルのエッジで戻すことができ
るからである。ＧＡＢ１２上のデータ移動は、コマンド
／応答ハンドシェーク機構を使用する、ＧＡＢ１２のデ
ータ・バスとアドレス・バス上の信号交換によって達成
される。典型的な読み出し／書き込みバス動作は、一の
バス・スレーブがその応答を戻すことができる速度に応
じて、２つ以上のＢＣＬＫサイクルを要する。高速のデ
ータ移動をサポートするため、ＧＡＢ１２内で、「スト
リーム・モード」と呼ばれる信号（−ＳＭ）が定義され
る。一のバス・スレーブは、この信号を使用して、一の
バス・マスタに対し、その「ストリーム・モード」動作
のサポート能力を指示する。ＧＡＢ１２上でストリーム
・モードが確立されていると、追加の各３２ビットのデ
ータ移動を完了するのに、１ＢＣＬＫクロックを余分に
要するに過ぎない。更に、このストリーム・モード信号
は、パイプライン式の読み出し動作を可能にするため
に、低速のバス・マスタによって使用することができ
る。
【０１５８】データ移動信号の他に、ＧＡＢ１２は、次
の機能をサポートするための、他のバス信号を含んでい
る。 ＧＡＢ１２の制御権（以下「制御権」と略記）の要求／
付与プロセス 割り込み要求 バス・エラーの指示 待ち行列状況変更の指示 バス・スレーブ応答の有効性の指示 ＧＡＭビジーの指示 ＰＭ１６内のバッファ状況の指示
【０１５９】§６．１： ＧＡＢ１２上のバス信号 （１）バス・クロック：ＢＣＬＫ 単一の源 バス・クロック生成論理回路によって駆動される 他の全てのバス信号はＢＣＬＫと同期される
【０１６０】（２）データ・バス：Ｄ００〜Ｄ３１ トライステート 正の論理 高インピーダンスで終端される 書き込みサイクル中は、バス・マスタによって駆動され
る 読み出しサイクル中は、バス・スレーブによって駆動さ
れる Ｄ００が最下位ビットであり、Ｄ３１が最上位ビットで
ある
【０１６１】（３）データ・パリティ：ＰＤ０〜ＰＤ３ 奇数パリティ トライステート 正の論理 高インピーダンスで終端される ＰＤ０は、Ｄ００〜Ｄ０７用 ＰＤ１は、Ｄ０８〜Ｄ１５用 ＰＤ２は、Ｄ１６〜Ｄ２３用 ＰＤ３は、Ｄ２４〜Ｄ３１用
【０１６２】（４）アドレス・バス：Ａ０２〜Ａ２５ トライステート 正の論理 高インピーダンスで終端される 常にバス・マスタによって駆動される Ａ０２が最下位ビットであり、Ａ２５が最上位ビットで
ある アドレス空間分割の実現： Ａ２５ Ａ２４ Ａ２３ ０ ０ − Ｐ１４のアドレス空間 ０ １ ０ 未使用のアドレス空間 ０ １ １ ＧＡＭ１８のアドレス空間 １ ０ − ＰＭ１６のアドレス空間 １ １ ０ 入出力ポートのアドレス空間 １ １ １ ＧＡＭ１８のアドレス空間
【０１６３】（５）アドレス・パリティ：ＰＡ０〜ＰＡ
２ 奇数パリティ トライステート 正の論理 高インピーダンスで終端される ＰＡ０は、Ａ０２〜Ａ０９用 ＰＡ１は、Ａ１０〜Ａ１７用 ＰＡ２は、Ａ１８〜Ａ２５用
【０１６４】（６）バイト・イネーブル：ＢＥ０〜ＢＥ
３ これらの４本の線は、アドレス指定された位置にある個
々のバイトの選択を制御するために、バス・マスタによ
って使用される。ＢＥ０が最下位バイトの選択を制御
し、ＢＥ３が最上位バイトの選択を制御する。これらの
４つの選択ビットが与えられているので、バス・マスタ
は、選択された位置において、バイト幅、半ワード幅
（１６ビット）及びワード幅（３２ビット）のアドレス
指定を行うことができる。 トライステート 「ハイ」が付勢状態 高インピーダンスで終端される バス・マスタによって駆動される 個々のバイト選択用
【０１６５】（７）バイト・イネーブル・パリティ：Ｂ
ＥＰ ＢＥ０〜ＢＥ３用の奇数パリティ トライステート 正の論理 高インピーダンスで終端される
【０１６６】（８）コマンド：−ＣＭＤ トライステート 「ロー」が付勢状態 高インピーダンスで終端される バス・マスタによって駆動される 読み出し動作の場合：このコマンド線が付勢されている
ＢＣＬＫサイクルの間、アドレス・バスが有効である 書き込み動作の場合：このコマンド線が付勢されている
ＢＣＬＫサイクルの間、データ・バスとアドレス・バス
の両方が有効である
【０１６７】（９）読み出し／−書き込み：Ｒ／−Ｗ トライステート 書き込みサイクルの場合は「ロー」であり、読み出しサ
イクルの場合は「ハイ」である 高インピーダンスで終端される バス・マスタによって駆動される コマンド線が付勢されているＢＣＬＫサイクルの間、有
効である
【０１６８】（１０）応答：−ＲＥＳＰ トライステート 「ロー」が付勢状態 高インピーダンスで終端される バス・スレーブによって駆動される バス動作完了の肯定応答 読み出し動作の場合：この応答線が付勢されているＢＣ
ＬＫサイクルの間、データ・バスが有効である
【０１６９】（１１）バス要求：−ＢＲ０〜−ＢＲＮ これらの要求線は、ＧＡＢ１２の制御権を争奪するため
に、複数のバス・マスタによって使用される。−ＢＲＮ
はＰ１４用の要求線であり、−ＢＲ０はＰＭＩ＃０用の
要求線であり、−ＢＲ１はＰＭＩ＃１用の要求線であ
り、以下同様である。 直接駆動 「ロー」が付勢状態 高インピーダンスで終端される バス・マスタによって駆動される （ＧＡＭ１８内の）バス・アービタによって受け取られ
る 制御権の争奪用
【０１７０】（１２）バス付与：−ＢＧ０〜−ＢＧＮ これらのバス付与線は、バス争奪者に制御権を付与する
ために、バス・アービタによって使用される。−ＢＧＮ
はＰ１４用のバス付与線であり、−ＢＧ０がＰＭＩ＃０
用、−ＢＧ１がＰＭＩ＃１用、以下同様である。このバ
ス・マスタが制御権の争奪に勝って、バス・アービタか
ら制御権を受け取ると、このバス・マスタは、次のサイ
クルで動作を開始することができる。 直接駆動 「ロー」が付勢状態 高インピーダンスで終端される バス・アービタによって駆動される バス・マスタによって受け取られる 制御権の付与用
【０１７１】（１３）バス・ビジー：−ＢＵＳＹ このバス・ビジー線は、バス・ビジー状態を指示するた
めに、バス・マスタによって使用される。一のバス・マ
スタが制御権の争奪に勝って、バス・アービタから制御
権を受け取ると、このバス・マスタは、このバス・ビジ
ー線を付勢することによってその動作を開始することが
できる。現バス・マスタが、その動作を完了すると、こ
のバス・マスタは、このバス・ビジー線を解放して、制
御権の終了を指示することができる。この時点におい
て、バス・アービタは、次の制御権を、他の争奪者に付
与することができる。 トライステート 「ロー」が付勢状態 高インピーダンスで終端される バス・マスタによって駆動される バス・ビジー状況用
【０１７２】（１４）バス・エラー：−ＢＥＲＲ このバス・エラー線は、現バス動作中に（ＧＡＭ１８に
より検知される）エラーが存在することを指示するため
のものである。直接駆動 「ロー」が付勢状態 高インピーダンスで終端される ＧＡＭ１８によって駆動される バス・エラー状態の指示用
【０１７３】（１５）待ち行列状況レジスタの変更とア
ドレス：ＱＳＲＣ、ＱＡ０〜ＱＡ２これらの線は、ＧＡ
Ｍ１８が使用して、待ち行列のサーバであるＰ１４及び
ＰＭＩ２０に対し、それらの待ち行列状況レジスタに変
更があることを通知する。待ち行列状況レジスタの１つ
に変更があると、ＧＡＭ１８は、１バス・サイクルの間
にＱＳＲＣ線を付勢するとともに、変更された待ち行列
のアドレスをＱＡ０〜ＱＡ２線上に置く。 直接駆動 ＧＡＭ１８によって駆動される ＱＡ０が最下位ビットであり、ＱＡ２が最上位ビットで
ある 待ち行列のサーバであるＰ１４及びＰＭＩ２０によって
受け取られる 待ち行列状況レジスタの変更の指示用
【０１７４】（１６）割り込み要求：−ＩＮＴ０〜−Ｉ
ＮＴＮ＋１ これらの割り込み要求線は、Ｐ１４のアテンションを要
求するために、割り込み元であるＧＡＭ１８、ＰＭＩ２
０及びＰＭコントローラ１６によって使用される。 一の割り込み元がＰ１４のアテンションを必要とする場
合、この割り込み元は、その割り込み要求線をハイにす
る。この割り込み要求線は、割り込みの理由がＰ１４に
よってクリアされるまで、ハイに留まる。−ＩＮＴＮ＋
１はＰＭコントローラ１６からの割り込み要求線であ
り、−ＩＮＴＮはＧＡＭ１８からの割り込み要求線であ
り、−ＩＮＴ０はＰＭＩ＃０からの割り込み要求線であ
り、−ＩＮＴ１はＰＭＩ＃１からの割り込み要求線であ
り、以下同様である。 直接駆動 「ロー」が付勢状態 高インピーダンスで終端される 割り込み元（ＧＡＭ１８、ＰＭＩ２０、ＰＭコントロー
ラ１６）によって駆動される Ｐ１４によって受け取られる
【０１７５】（１７）ストリーム・モード：−ＳＭ このストリーム・モード線は、バス・スレーブがストリ
ーム・モード動作の準備ができていることをバス・マス
タに指示するために、バス・スレーブによって使用され
る。 トライステート 「ロー」が付勢状態 高インピーダンスで終端される バス・スレーブによって駆動される ストリーム・モード動作用
【０１７６】（１８）応答有効：−ＲＶ０〜−ＲＶＮ−
１ これらの線は、オプションであり、低速の入出力ポート
上の直接制御動作をサポートするように設計されてい
る。一のバス・マスタが一の低速入出力ポートをアクセ
スする場合、応答信号が戻されるまでに時間を要するこ
とがある。その間、ＧＡＢ１２はアイドルで、他のバス
動作を行うことはできない。この応答有効線が設けられ
ていると、入出力ポートの論理は、次の機構を実現する
オプションを有する。このバス・マスタが一の入出力ポ
ートをアドレスすると、この入出力ポートは、その要求
をラッチして、応答信号を直ちに戻すことができる。次
に、その入出力ポートは、前のバス・サイクル中にラッ
チされた要求済みの動作を、その内部論理で以て実行す
ることができる。この要求された動作が完了し且つその
応答の準備ができると、この入出力ポートは、この応答
有効線を付勢することができる。この応答有効線が付勢
されていると、前のバス・マスタは、必要であれば、こ
の応答を読み出すための他のバス動作を実行することが
できる。−ＲＶ０は、ＰＭＩ＃０用の応答有効線であ
り、−ＲＶ１は、ＰＭＩ＃１用の応答有効線であり、以
下同様である。 直接駆動 「ロー」が付勢状態 高インピーダンスで終端される ＰＭＩ２０によって駆動される
【０１７７】（１９）閾値以下のフリー・バッファ：Ｂ
ＥＬＯＷ フリー・バッファ・プールが所定の閾値以下に減少する
と、ＧＡＭ１８は、この指示としてこの線を付勢する。
この線は、ＰＭＩ２０又はＰ１４によって監視される。
この線が付勢されていると、ＰＭＩ２０は、長い入力パ
ケットの廃棄を選択することができる。 直接駆動 「ハイ」が付勢状態 ＧＡＭ１８によって駆動される ＰＭＩ２０又はＰ１４によって監視される 閾値以下のフリー・バッファ・プール指示用
【０１７８】（２０）閾値以上の非同期バッファ：ＡＢ
ＡＢＶ 非同期トラヒック用に割り当てられたバッファの数が閾
値に達すると、ＧＡＭ１８は、この指示としてこの線を
付勢する。この線は、ＰＭＩ又はＰ１４によって監視さ
れる。この線が付勢されていると、ＰＭＩ２０は、入力
非同期パケットの廃棄を選択することができる。 直接駆動 「ハイ」が付勢状態 ＧＡＭ１８によって駆動される ＰＭＩ２０又はＰ１４によって監視される 閾値以上の非同期バッファ数の指示用
【０１７９】（２１）事象ＦＩＦＯ１／２フル：ＥＦ＿
ＨＦ ＧＡＭ１８内の事象ＦＩＦＯが半分まで満たされると、
ＧＡＭ１８は、この指示としてこの線を付勢する。この
線は、これらの事象を可能な限り迅速に処理するための
指示として、Ｐ１４によって使用される。直接駆動 「ハイ」が付勢状態 ＧＡＭ１８によって駆動される Ｐ１４によって監視される 事象ＦＩＦＯ１／２フルの指示用
【０１８０】（２２）リセット：ＲＥＳＥＴ このリセット線は、汎用アダプタのマスタ・リセット用
である。このリセット線が付勢されると、汎用アダプタ
内の全ての構成要素がリセットされる。このリセット線
は、電源投入時リセット及びＰ１４によって付勢され
る。このリセット信号の持続時間は、２０マイクロ秒以
上であることが保証される。 直接駆動 「ハイ」が付勢状態 電源投入時リセット又はＰ１４によって駆動される 汎用アダプタの全ての構成要素によって監視される 汎用アダプタのマスタ・リセット用
【０１８１】（２３）ＧＡＭビジー：−ＧＢＵＳＹ このＧＡＭビジー線は、ＧＡＭ１８の内部状態を、ＧＡ
Ｂ１２上の他の構成要素、即ちＰ１４とＰＭＩ２０に指
示するために、ＧＡＭ１８によって使用される。このＧ
ＡＭビジー線が付勢されると（ロー）、これは、ＧＡＭ
１８が現に一のＧＡＭ動作に従事しており、他のＧＡＭ
要求を受入れることができないことを指示する。ＧＡＭ
１８からのサービスを必要とするバス・マスタは、この
ＧＡＭビジー線を監視する。一のＧＡＭ動作を要求する
バス・マスタは、このＧＡＭビジー線が付勢されていな
い場合には、バス要求のみを行うことができるに過ぎな
い。バス・マスタのうちの１つが制御権の争奪に勝っ
て、制御権を受け取ると、そのバス・マスタは、ＧＡＢ
１２上にＧＡＭ要求を置くことができ、そのバス・サイ
クルが完了すると、ＧＡＢ１２を解放する。ＧＡＭ１８
は、一のＧＡＭ要求を受け取った時点で、このＧＡＭビ
ジー線を付勢する。制御権の争奪に勝てなくて、なおＧ
ＡＭ１８のサービスを必要とするバス・マスタは、この
ＧＡＭビジー線が活動的になるのを知った時点で、（そ
の要求線を消勢することによって）バス要求を取り消
す。ＧＡＭ１８は、要求されたＧＡＭ動作を完了し、必
要に応じて、非同期要求状況をその状況レジスタに置く
と、このＧＡＭビジー線を消勢する。このＧＡＭビジー
線が消勢される時点で、なおＧＡＭ１８のサービスを必
要とするこれらのバス・マスタは、再びそのバス要求を
行うことができる。 直接駆動 「ロー」が付勢状態 ＧＡＭ１８によって駆動される Ｐ１４及びＰＭＩによって監視される
【０１８２】§６．２： ＧＡＢ１２の制御権の争奪と
付与のプロセス Ｐ１４又は一のＰＭＩ２０が、ＧＡＢ１２をアクセスす
る必要がある場合、Ｐ１４又はこのＰＭＩ２０は、最初
に、ＧＡＢ１２の制御権を獲得しなければならない。汎
用アダプタ内の潜在的な各バス・マスタは、バス・アー
ビタに対する個別のバス要求線を有しており、またバス
・アービタは、潜在的な各バス・マスタに対する個別的
なバス付与線を有する。各バス・サイクル中、バス・ア
ービタは、付勢されているバス要求線から制御権の獲得
者を選択する。各バス・マスタは、バス付与線及びバス
・ビジー線の両方を監視する。もし、一のバス・マスタ
が、バス・ビジー線が付勢されていない一のバス・サイ
クル中に、制御権を付与されれば、そのバス・マスタ
は、バス・ビジー線を付勢することによって、制御権を
獲得することができる。また、バス・アービタは、バス
・ビジー線を監視して、制御権の争奪サイクルごとに、
制御権の獲得者をログする。この情報は、（§６．３の
「ＧＡＢ１２のバス優先順位方式」に記載の）ラウンド
・ロビン式のバス優先順位方式を実現するのに使用さ
れ、そしてバス・エラー発生時には（§４．１４の「Ｇ
ＡＢ１２用のモニタ」に記載の）ログ情報として使用さ
れる。
【０１８３】§６．３： ＧＡＢ１２のバス優先順位方
式 ＧＡＢ１２について採用されているバス優先順位方式
は、予めプログラムされた優先順位と、ラウンド・ロビ
ン式の公平さを兼ね備えている。汎用アダプタの初期設
定中、Ｐ１４は、ＧＡＢ１２の可能なバス・マスタのう
ちのどれが常に最高のバス優先順位を有するかを決定す
ることができる。この場合、他のバス・マスタは、サイ
クル単位のラウンド・ロビン方式に従って、バス優先順
位を共有する。デフォルトの最高優先順位を有するバス
・マスタは、汎用アダプタの電源投入後は、Ｐ１４であ
る。しかし、Ｐ１４は、ＧＡＭ１８に対し「ＷＴ＿ＧＡ
Ｍ」プリミティブを発行することによって、最高優先順
位のバス・マスタを任意のＰＭＩ２０に変更することが
できる。
【０１８４】ラウンド・ロビン式の優先順位方式は、次
のように作用する。即ち、最高優先順位のバス・マスタ
が選択された後に、他の４つのバス・マスタの各々は、
０〜３までの通し番号を割り当てられる。もし、ラウン
ド・ロビンのバス・マスタＸが、現バス・サイクル内の
制御権の争奪に勝てば、次のバス・サイクルに対するバ
ス優先順位は（最高から最低への順番に）、 選択さ
れた最高優先順位のバス・マスタ、 バス・マスタ
（Ｘ＋１）モジュロＮ、 バス・マスタ（Ｘ＋２）モ
ジュロＮ、 バス・マスタ（Ｘ＋３）モジュロ
Ｎ、．．．、 バス・マスタＸになる。但し、モジュ
ロＮは、Ｎによる剰余を表す。他方、選択された最高優
先順位のバス・マスタが、現バス・サイクル内のＧＡＢ
１２の制御権の争奪に勝てば、次のバス・サイクルに対
する優先順位は変更されない。
【０１８５】§６．４： ＧＡＢ１２のバス動作方式と
サイクル制限 一のバス・マスタがＧＡＢ１２の制御権を獲得すると、
このバス・マスタは、バス・ビジー線を付勢し、そのバ
ス動作を開始する。バス・ビジー線が付勢された時点か
ら制御権が自発的に解放される（バス・ビジー線が消勢
される）時点までの期間中、このバス・マスタは、ＧＡ
Ｂ１２の全体を制御するから、この間は、他の如何なる
バス・マスタ動作も許可されない。この種のバス動作
は、ノン・プリエンプティブ方式と呼ばれる。この非優
先方式を用いる場合、制御権ごとに許可されるＢＣＬＫ
サイクルの数は、他のバス・マスタの長時間の停止状態
を回避するために、一の制限を有さなければならない。
このアーキテクチャは、制御権ごとに許可されるＢＣＬ
Ｋサイクルの最大数を定義しない。個々の各実現形態
が、この時間の制限を定義しなければならない。この制
限は、「ＷＴ＿ＧＡＭ」プリミティブを使用するＰ１４
によって、プログラム可能である。
【０１８６】汎用アダプタ内の任意のバス・マスタは、
この制限に達する前に、自発的に制御権を解放する。も
し、この制限に達した段階で、バス・ビジー線が依然と
して付勢状態にあれば、ＧＡＭ１８は、バス・エラー線
を付勢する。このバス・エラー線が付勢されると、汎用
アダプタ内の全ての構成要素は、進行中の任意の処理を
打ち切り、そしてＰ１４は、マスク不能割り込みを受け
取る。
【０１８７】§６．５： ＧＡＢ１２のバス動作とサイ
クル・タイミング 以下の項では、ＧＡＢ１２のバス信号の相互作用と、異
なるバス動作のタイミングを説明する。
【０１８８】§６．５．１： 単一の読み出し／書き込
み動作 図５には、１つの読み出し動作と１つの書き込み動作と
の信号の相互作用が示されている。なお、図中の参照番
号は、以下の各項目の番号に対応する。 （１）バス要求： バス・マスタが、ＧＡＢ１２の制御
権を要求する。 （２）バス付与： １サイクル後に、ＧＡＭ１８が、制
御権を付与する。 （３）動作開始： 制御権の付与の１サイクル後に、バ
ス・マスタは、バス・ビジー線を付勢するとともに、コ
マンド線を付勢し且つ有効なアドレスをアドレス・バス
上に置くことによって、一の読み出し動作を開始する。 （４）応答レディ： コマンド線とアドレス・バスは、
１サイクルの間だけ、有効に留まる。次のサイクルの間
に、バス・スレーブは、要求を完了し、応答線を付勢
し、有効なデータをデータ・バス上に置く。 （５）バス解放： 応答線とデータ・バスは、１サイク
ルの間だけ、有効に留まる。この例の場合、バス・マス
タは、これ以上の要求を有していないから、バス・ビジ
ー線を消勢することによって、ＧＡＢ１２を解放する。 （６）他の動作の開始： 制御権の要求及び付与プロセ
スの他のサイクルの後、バス・マスタは、再び制御権を
受け取る。このバス・マスタは、バス・ビジー線、コマ
ンド線、及び書き込み線を付勢した後、有効なデータと
有効なアドレスをデータ・バスとアドレス・バス上に置
く。 （７）コマンドの消勢： このバス・マスタによって制
御される全ての信号が、１バス・サイクル後に消勢され
る。 （８）応答レディ： バス・スレーブは、この書き込み
要求を完了し、応答線を付勢する。 （９）バス解放： 動作が完了する。バス・マスタがＧ
ＡＢ１２を解放する。
【０１８９】§６．５．２： ストリーム・モードの読
み出し動作 図６には、ストリーム・モードの読み出し動作中の信号
の相互作用が示されている。図６中の参照番号は、以下
の各項目の番号に対応する。 （１）動作開始： ＧＡＢ１２の制御権を獲得した後、
バス・マスタは、コマンド線を付勢するとともに、有効
なアドレスをアドレス・バス上に置く。 （２）ストリーム・モード・レディ： 最初の応答を供
給する１サイクル前に、バス・スレーブは、ストリーム
・モード線を付勢して、ストリーム・モード動作をサポ
ートできることを指示する。 （３）他の動作の開始： バス・マスタは、再びコマン
ド線を付勢することによって、第２の読み出し動作を開
始する。 （４）応答レディ： バス・スレーブは、第２の読み出
し動作に対する応答を生成する。 （５）確立されたストリーム・モード動作： コマンド
線と応答線は、両者ともに、ストリーム・モード動作の
間、ロー・レベルに留まる。データは、バス・スレーブ
からバス・マスタへ、１サイクル当たり３２ビットのレ
ートで流れる。 （６）コマンド除去： バス・マスタは、その要求の全
てを完了し、コマンド線を消勢する。 （７）応答除去： コマンド線が消勢されてから１サイ
クル後に、バス・スレーブは、応答線を消勢する。 （８）バス解放： 応答線が消勢されるサイクルの終了
時に、バス・マスタは、ＧＡＢ１２を解放する。 （９）ストリーム・モード除去： コマンド線が消勢さ
れた後、バス・スレーブは、ストリーム・モード線を消
勢する。
【０１９０】§６．５．３： ストリーム・モードの書
き込み動作 図７には、ストリーム・モードの書き込み動作中の信号
の相互作用が示されている。図７中の参照番号は、以下
の各項目の番号に対応する。 （１）動作開始： ＧＡＢ１２の制御権を獲得後、バス
・マスタは、コマンド線を付勢し、データとアドレスの
両方をデータ・バスとアドレス・バス上に置くことによ
って、その書き込み動作を開始する。 （２）応答レディ： 最初の応答を供給する１サイクル
前に、バス・スレーブは、ストリーム・モード線を付勢
して、このバス・スレーブがストリーム・モード動作を
サポートできることを指示する。 （３）ストリーム・モード動作開始： バス・マスタ
は、再びコマンド線を付勢することによって、第２の書
き込み動作を開始する。 （４）確立されたストリーム・モード動作： バス・ス
レーブは、第２の書き込み動作に対する応答を生成し
て、ストリーム・モード動作を確立する。 （５）ストリーム・モード動作中断： もし、バス・ス
レーブが、これ以上ストリーム・モード動作をサポート
しないと決定すれば、このバス・スレーブは、ストリー
ム・モード線を消勢することができる。 （６）コマンド除去： ストリーム・モード線が消勢さ
れた１サイクル後に、バス・マスタは、コマンド線を消
勢する。 （７）応答除去： コマンド線が除去された１サイクル
後に、バス・スレーブは、応答線を消勢する。 （８）他の動作の開始： バス・マスタは、ストリーム
・モードの中断後に、再びコマンド線を付勢して、次の
バス動作を開始する。 （９）応答レディ： バス・スレーブは、最後のバス動
作に対する応答を生成する。 （１０）バス解放： バス・マスタは、その全ての動作
を完了し、ＧＡＢ１２を解放する。
【０１９１】§６．５．４： ストリーム・モードのパ
イプライン式読み出し動作 図８には、ストリーム・モードのパイプライン式読み出
し動作の信号の相互作用が示されている（この図面は、
低速のバス・スレーブが、ストリーム・モード信号を使
って、その複数の読み出し動作をパイプライン化するこ
とができる方法を示すためのものである）。図８中の参
照番号は、以下の各項目の番号に対応する。 （１）バス要求： バス・マスタが、ＧＡＢ１２の制御
権を要求する。 （２）バス付与： １サイクル後に、ＧＡＭ１８が、制
御権を付与する。 （３）動作開始： 制御権が付与されてから１サイクル
後に、バス・マスタは、バス・ビジー線を付勢し、コマ
ンド線を付勢し且つ有効なアドレスをアドレス・バス上
に置くことによって、読み出し動作を開始する。 （４）ストリーム・モードの活動化： バス・スレーブ
は、応答を十分高速に生成できないとしても、ストリー
ム・モード線を付勢して、次のアドレスを要求すること
ができる。 （５）パイプライン動作の開始： ストリーム・モード
線が付勢された１サイクル後に、バス・スレーブは、前
のバス動作に対する応答を生成する。これと同時に、バ
ス・マスタは、コマンド線を付勢して、次の読み出し動
作を開始する。 （６）パイプライン動作の続行： バス・スレーブは、
ストリーム・モード線をトグルして、パイプライン動作
を継続する。 （７）最終応答レディ： バス・スレーブは、最後のバ
ス動作に対する応答を生成する。 （８）バス解放： バス・マスタは、全ての読み出し動
作を完了して、ＧＡＢ１２を解放する。
【０１９２】§７．０： パケット・メモリ・インタフ
ェース（ＰＭＩ）２０ 各汎用アダプタは、最大Ｎ個の入出力ポートを有するこ
とができる。これらの入出力ポートは、ＰＭ１６内の待
ち行列及びＰ１４との相互作用を通して、互いに通信す
る。各入出力ポートとシステムの残り部分との通信は、
この入出力ポートに関連するＰＭＩ２０によって管理さ
れる。ＰＭ１６は、バッファのグループとして編成さ
れ、そしてこれらのバッファは、ＧＡＭ１８と個々のＰ
ＭＩ２０との相互作用によって、各パケット対応に連係
される。一の通信フロント・エンドからの入力（インバ
ウンド）データ・ストリーム又はパケットは、ＧＡＭ１
８から獲得されたバッファ内のアドレスを使用して、こ
のＰＭＩ２０によってＰＭ１６内に記憶される。出力
（アウトバウンド）データは、ＰＭＩによってＰＭ１６
から読み出され、パケットの形式でこの通信フロント・
エンドに与えられる。
【０１９３】ＰＭＩ２０は、特定の通信フロント・エン
ド（即ち、伝送線インタフェース、ＬＡＮインタフェー
ス、交換装置接続、又はシステム・バス接続機構）と、
汎用アダプタの残り部分と間の変換手段である。ＰＭＩ
２０は、ＧＡＢ１２に対する統一的なインタフェースを
与えて、種々の相互接続をサポートするようにカストマ
イズ可能な、通信フロント・エンドに対する汎用インタ
フェースを提供する。本章では、このインタフェースの
汎用部分を説明する。特定の実現形態は、本明細書の種
々の部分に記載されている。
【０１９４】§７．１： ＰＭＩ２０の汎用機能 ＰＭＩ２０が存在するのは、通信ポートの「フロント・
エンド」を、ＧＡＢ１２の特定の要件から分離するため
である。この分離をサポートするためにＰＭＩ２０が遂
行する機能には、次のものが含まれている。 （１）ＧＡＢ１２のバス・マスタ状況を獲得するための
調停信号を含む、ＧＡＢ１２の複数の信号を駆動すると
ともに、これを受け取る。 （２）パケットを組み立てるとともに、最大８つの並列
パケットを多重化するためのコントローラとして動作す
る。この８という数は任意であり、しかも小さな数（も
し、一の資源が提供されるのであれば、この資源のイン
スタンスの数が、０若しくは１又は相対的に無限でなけ
ればならないとする、このアーキテクチャの原理に違反
する）であるように思えるかもしれないが、多くのアプ
リケーションについては、８で十分である。これらの８
本の「サブチャネル」の使用に関する検討は、特定の実
現形態に関する説明の箇所に見出される。８本のサブチ
ャネルだけを提供することの主たる利点は、制御情報と
データ・ステージング・バッファの両方を、単一のＰＭ
Ｉチップ内に含めることができる点にある。 （３）各ＰＭＩ２０がサービスする出力待ち行列セット
用の、待ち時間が少ないステージング・バッファとして
動作する。このＰＭＩ２０は、待ち行列セットの各待ち
行列ごとに完全な一のパケットを記憶するのではなく、
ＧＡＢ１２の調停の待ち時間なしに、伝送帯域幅の使用
可能性に応答するのに十分なだけ、各待ち行列からのパ
ケットを記憶するに過ぎない。１つの実現形態では、任
意のパケットについて任意の時間に、高々６４バイトが
ＰＭＩ２０内に記憶されるに過ぎない。このバッファリ
ングは、ＧＡＢ１２上でバースト・モード転送を利用す
る能力を与える。サイズが小さいステージング・バッフ
ァは、このバッファを通しての待ち時間が小さいことを
保証する。 （４）入力パケットをＰＭ１６内に記憶し且つＧＡＭ１
８と相互作用することによって、これらの入力パケット
をエンキューする。 （５）パケット・タイプと送信元情報をＰＭ１６内の待
ち行列識別子に変換するために、マッピング情報を維持
する。これは、制限された能力である。マッピングされ
たセット内には、１６個程度の入力待ち行列が存在でき
るに過ぎないからである。この特定のマッピング機能
は、通信フロント・エンド内で実現されている。 （６）プリミティブの要求を発行する。 （７）ＰＭ１６内のデータ・バッファの移動を遂行す
る。ＰＭＩ２０は、一のバス・マスタとして働き、ＧＡ
Ｂ１２の使用を調停し、ＧＡＭ１８との以前の通信に基
づいてアドレスを生成する。 （８）ＧＡＢ１２上のエラー、Ｐ１４の非同期要求、及
びＰＭＩ２０の通信フロント・エンドからの要求に基づ
いて、ＧＡＢ１２の割り込みを生成する。 （９）ＧＡＢ１２の使用に関するそれ自体の要求を調停
するために、ＧＡＭビジー信号を監視する。もし、ＧＡ
Ｍ１８が現にビジーであれば、ＰＭＩ２０は、ＧＡＭ１
８と通信するためのＧＡＢ１２の使用を要求しない。 （１０）パケット用のバッファ空間がある時に限って、
これらのパケットが入力されることを保証するために、
「閾値以上の非同期バッファ（ＡＢＡＢＶ）」信号と
「閾値以下のフリー・バッファ（ＢＥＬＯＷ）」信号を
監視する。 （１１）「待ち行列状況レジスタ変更（ＱＳＲＣ）」信
号を監視する。各ＰＭＩ２０は、このＰＭＩ２０がサー
ビスしている待ち行列用の、待ち行列状況レジスタの部
分のシャドウ・コピーを維持する。一の待ち行列状況レ
ジスタを更新する場合、ＧＡＭ１８は、ＱＳＲＣ信号で
以て、この事象を指示する。もし、ＱＡ線がＰＭＩ２０
の内部レジスタである待ち行列識別子レジスタと一致す
る間に、ＱＳＲＣ信号が付勢されるのであれば、ＰＭＩ
２０は、そのシャドウ・コピーを更新するために待ち行
列レジスタの読み出し要求を開始する。 （１２）他のバス・マスタの要求を復号し、これに応答
する。殆どの場合、これらはＰ１４からの要求である。
このＰＭＩ２０は、バス・スレーブとして動作する。即
ち、その内部レジスタへの読み出し要求又は書き込み要
求に応答するか、或いはその通信フロント・エンドの制
御レジスタに至る一の経路を提供する。 （１３）入力トラヒックと出力トラヒックについて、任
意のバイト境界整列の調節を遂行する。 （１４）オプションとして、入力トラヒックと出力トラ
ヒックについて、任意のデータ・フィルタリング機能を
遂行する。 （１５）オプションとして、他の入出力ポート、ＰＭ１
４、ＧＡＭ１８、及びＰローカル・メモリ２２と直接通
信するために、通信フロント・エンド用の一の経路を提
供する。
【０１９５】§７．２： ＰＭＩ２０の概要 図９には、ＰＭＩ２０のブロック図が示されている。図
９からわかるように、ＰＭＩ２０は、ＧＡＢ１２と汎用
通信フロント・エンド・インタフェースとの間の変換手
段として動作する。この変換の説明は、６つの部分に分
けて行われる。即ち、概説の後に、出力データ経路、入
力データ経路、同期レジスタ・インタフェース、非同期
レジスタ・インタフェース、及び割り込み機構の各々に
ついて、それぞれ詳述する。
【０１９６】２つのデュアルポート・メモリは、柔軟性
をもたらすだけでなく、ＰＭ１６と授受されるパケット
・データ用のステージング・バッファを提供する。これ
らのデータ・バッファの各々は、その入力側に、アドレ
ス生成／バイト境界整列論理を有する。これらのデータ
・バッファの一方又は両方の出力側には、特別のデータ
・フィルタを設けることができる。出力データ・バッフ
ァの入力側にあるバイト境界整列論理は、ＰＭ１６内で
任意のバイト境界上で境界整列されたパケットの転送を
可能にする。入力データ・バッファの入力側にあるバイ
ト境界整列論理は、ネットワーク・インタフェース又は
ローカル・バス・インタフェースからのワード内におけ
るバイトの任意の境界整列を可能にする。データ・フィ
ルタは、このアーキテクチャのオプション部分である。
例えば、入力データ・バッファの出力側には、一の検査
和モジュールを結合することができる。このモジュール
は、ＴＣＰ及びＩＳＯ／ＴＰクラス４の検査和を生成し
且つ検査するために、Ｐ１４が使用する情報を提供する
ことができる。データ・フィルタ・モジュールの他の使
用例は、ＦＤＤＩサポート用のチップである。出力デー
タ経路は、既存のＦＤＤＩチップで以て全二重式のＦＤ
ＤＩ動作を可能にするために、一のＦＤＤＩフレーム検
査シーケンス生成器を有することができる。
【０１９７】これらのレジスタとカウンタは、ＰＭ１６
用のアドレスを生成したり、ＧＡＭ要求を構築したり、
Ｐ１４の要求を処理するのに使用される。
【０１９８】§７．３： ＰＭＩ２０のバス活動 ＰＭＩ２０は、バス・マスタとして、またバス・スレー
ブとしても動作する。Ｐ１４がＰＭＩ２０と相互作用す
る場合、このＰＭＩ２０は、Ｐ１４に対してバス・スレ
ーブとして動作する。これらのバス活動は、ＰＭＩ２０
のバス・サブシステム内で最高優先順位を有する。
【０１９９】このバス・サブシステムの２番目に高い優
先順位を有する唯一のタスクは、ＰＭＩ２０が、ＧＡＭ
１８に対し、一の事象を書込むためのものである。これ
は、ＰＭＩ２０のデバイス固有部分の要求に応じて行わ
れる。一の３２ビット・ワードが、ＧＡＭ１８に書き込
まれると、ＧＡＭ１８は、このデータをＰ１４のために
エンキューする。
【０２００】３番目に高い優先順位を有するバス活動
は、ＰＭＩ２０が、そのシャドウ待ち行列状況レジスタ
を更新するためのものである。一の待ち行列状況ビット
を更新する場合、ＧＡＭ１８は、待ち行列状況レジスタ
変更（ＱＳＲＣ）線を使用して、複数のＰＭＩ２０に通
知を行う。もし、この変更が、このＰＭＩ２０によって
サービスされている待ち行列に対応するのであれば、こ
のＰＭＩ２０は、一のシャドウ待ち行列状況更新サイク
ルを開始する。
【０２０１】このＰＭＩ２０は、その時間の殆どを、最
低優先順位のバス活動としてデータ転送機能の遂行に費
やす。このＰＭＩ２０は、入力及び出力転送のスケジュ
ーリングを、ラウンド・ロビン方式で行う。ＧＡＭ１８
とＰＭＩ２０との間の入力及び出力データ転送の相互作
用については、§４．０の「汎用アダプタ・マネージャ
（ＧＡＭ）１８」及び§５．０の「待ち行列のスケジュ
ーリングと通知」で詳述されている。
【０２０２】次のテーブルは、ＰＭＩ２０のバス活動を
要約したものである。これらのバス活動は、優先順位の
順にリストされている。□を付記したバス活動は、ＧＡ
Ｍ１８がビジーである間は、試みられない。 優先順位１： バス・スレーブの活動 Ｐ１４によるレジスタの書き込み Ｐ１４によるレジスタの読み出し Ｐ１４による非同期データの書き込み Ｐ１４による非同期データ要求の開始 Ｐ１４による非同期データの読み出し Ｐ１４による同期データの書き込み Ｐ１４による同期データの読み出し □優先順位２： ＰＭＩ２０によるＧＡＭ１８への事象
の書き込み □優先順位３： ＰＭＩ２０によるシャドウ・レジスタ
の更新 優先順位４： 入力／出力パケット・データの転送 （ラウンド・ロビン） 入力 □受信要求 □フリー・バッファ要求 ＰＭ１６へのパケット・データの書き込み ＰＭ１６へのフィルタ・データの書き込み □パケットのエンキュー □パケットのフラッシュ 出力 □送信要求 □次バッファ ＰＭ１６からの読み出し □送信終了
【０２０３】§７．３．１： ＰＭＩ２０ −− ＧＡ
Ｂアドレスに対する応答 図１０に示されているように、ＧＡＢ１２のアドレス空
間は、４つの主要な部分、即ちＰローカル・メモリ２
２、ＰＭ１６のアドレッシング、ＧＡＭ１８のアドレッ
シング及びＰＭＩ２０のアドレッシングに分割されてい
る。また、ＰＭＩ２０のアドレッシングは、そのＰＭＩ
識別子（ＰＭＩ−ＩＤ）に従って、複数の範囲に分割さ
れている。各ＰＭＩ２０は、そのＰＭＩ識別子レジスタ
を使用して、それぞれ異なるアドレス範囲に反応する。
各ＰＭＩ２０のアドレス空間は、４つの範囲に分割され
ており、これらの範囲の各々は、通信フロント・エンド
の同期インタフェースと非同期インタフェースにそれぞ
れ１つ、ＰＭＩ２０内にある汎用の内部レジスタとデバ
イス固有の内部レジスタにそれぞれ１つずつ割り当てら
れている。
【０２０４】§７．３．２： ＰＭＩ２０ −− ＧＡ
Ｂインタフェース信号 ＧＡＢ１２に対するＰＭＩ２０の接続は、以下にリスト
する諸信号から成る並列接続である。先ず、このリスト
について、若干の一般的説明を行う。このリストの各エ
ントリのフォーマットは、次の通りである。 １ 名前 −−（Ｉ） このエントリは、単一の入力信
号の例である。この例について説明すると、最初の数値
「１」は、この信号グループのピンの数を表し、２番目
の「名前」は、この信号グループの名前を、３番目の
「Ｉ」は、入力／出力の区別を表し、最後の文章は、こ
の信号グループの説明を表す。名前の最初の文字として
ハイフン（−）を有する信号は、「ロー」が付勢状態で
あるものと仮定する。 （Ｉ）のラベルを付した全てのピンは、ＰＭＩ２０への
入力である。 （Ｏ）のラベルを付した全てのピンは、ＰＭＩ２０から
の出力である。 （Ｉ／Ｏ）のラベルを付した全てのピンは、バス・サイ
クルに依存して、入力又は出力の何れかであり得る。こ
れらの依存性は、ＰＭＩ２０が、そのサイクル中にバス
・マスタとして又はバス・スレーブとして動作するかと
いうこと、及びそのサイクルが読み出しサイクル又は書
き込みサイクルのどちらであるか、ということである。
以下の記述では、この信号が入力である場合、それが出
力である場合、及びＰＭＩ２０がこのピンを（高インピ
ーダンスに）トライステート化した場合を説明する。 （Ｏ／Ｔ）のラベルを付した全てのピンは、出力である
か、又は高インピーダンスである。これらのピンは、駆
動されるけれども、監視されないピンである。
【０２０５】ＰＭＩ／ＧＡＢインタフェースの各ピンを
詳述すると、次の通りである。
【０２０６】１ ＢＣＬＫ −− （Ｉ） ＧＡＢ１２
は、同期バスであって、その全ての状態遷移は、このＢ
ＣＬＫ信号の立下りエッジで発生する。このＢＣＬＫ信
号が「ハイ」である間、諸信号は安定状態にあるものと
仮定する。
【０２０７】１ −ＢＲ −− （Ｏ） ＰＭＩ２０
は、このバス要求線をローに駆動することによって、Ｇ
ＡＢ１２の制御権を要求する。潜在的な各バス・マスタ
ごとに、別々のバス要求線がある。
【０２０８】１ −ＢＧ −− （Ｉ） ＧＡＢ１２用
の調停論理は、各ＢＣＬＫサイクルごとに、全てのバス
要求に応答する。このバス付与信号の各々は、バス要求
信号の各々に対応する。ＰＭＩ２０に加わるバス付与信
号は、このＰＭＩ２０がバス・マスタになれるか否かを
決定するために、このＰＭＩ２０によって次のバス・ビ
ジー信号とともに使用される。（このＰＭＩ２０の）バ
ス付与信号が付勢されており且つバス・ビジー信号が付
勢されていないと、このＰＭＩ２０は、ＧＡＢ１２の制
御権を有する。
【０２０９】１ −ＢＵＳＹ −− （Ｉ／Ｏ） ＧＡ
Ｂ１２の制御権を獲得しているＰＭＩ２０が、このバス
・ビジー信号を「ロー」に駆動する。ＧＡＢ１２の使用
を終了すると、このＰＭＩ２０は、このバス・ビジー線
を１サイクルの間ハイに駆動する。そのサイクルの終了
時に、このＰＭＩ２０は、そのバス・ビジー線のピンを
トライステート化する。
【０２１０】１ −ＣＭＤ −− （Ｉ／Ｏ） このコ
マンド信号は、ＧＡＢ１２の制御権を獲得し且つ一のバ
ス・スレーブに対するバス動作の開始を望んでいるＰＭ
Ｉ２０によって、駆動される。このＰＭＩ２０がバス・
マスタでないと、このコマンド信号は、潜在的なバス・
スレーブ・サイクルの開始を決定するために監視され
る。
【０２１１】１ Ｒ／−Ｗ −− （Ｉ／Ｏ） この読
み出し／書き込み信号は、バス・マスタであるＰＭＩ２
０によって駆動される。この読み出し／書き込み信号が
「ハイ」に駆動されると、このサイクルは読み出しサイ
クルであり、「ロー」に駆動されると、このサイクルは
書き込みサイクルである。
【０２１２】１ −ＲＥＳＰ −− （Ｉ／Ｏ） バス
・コマンドについてアドレス一致を検知すると、このＰ
ＭＩ２０は、この要求に応答する。この応答信号のタイ
ミングについては、バス・プロトコルの説明を参照され
たい。この応答信号は、バス・スレーブ・モードでは、
出力であり、ＰＭＩ２０が制御権を有している間は、入
力である。もし、ＰＭＩ２０が、一のパリティ・エラー
又はバス・エラー・サイクルを検知すれば、この応答信
号は駆動されない。
【０２１３】１ −ＳＭ −− （Ｉ／Ｏ） このスト
リーム・モード信号は、バス・スレーブであるＰＭＩ２
０によって、「ハイ」に消勢される。ＰＭＩ２０は、バ
ス・スレーブのストリーム・モードへの移行を提供しな
い。しかし、パケット・データ転送中にＰＭ１６がこの
ストリーム・モード信号を駆動するから、ＰＭＩ２０が
バス・マスタである間は、このストリーム・モード信号
が監視される。
【０２１４】３ ＳＬＯＴ−ＩＤ［０：２］ （Ｉ）
これらのスロット識別子入力は、ハードワイヤ接続され
たピンである。ＰＭＩ２０を構成するために使用される
場合、これらのピンは、コマンド識別子レジスタと待ち
行列識別子レジスタのデフォルト内容を供給する。これ
らのスロット識別子入力の３ビットは、電源投入時リセ
ット及びソフトウェア・リセットの際に、これらのレジ
スタにロードされる。
【０２１５】２４ ＡＤＤＲ［０２：２５］ −−
（Ｉ／Ｏ） これらのアドレス・ピンは、ＧＡＢ１２の
制御権を有するＰＭＩ２０によって、出力として駆動さ
れる。これらのアドレス・ピンは、コマンド線が付勢さ
れているバス・サイクルの間だけ、有効である。バス・
マスタでないＰＭＩ２０は、これらのアドレス・ピンを
監視する。もし、一のバス・コマンドが、そのアドレス
として（ＡＤＤＲ［２５］＝１ ＆＆ ＡＤＤＲ［２
４］＝１ ＆＆ ＡＤＤＲ［２３］＝０ ＆＆ ＡＤＤ
Ｒ［２０：２２］＝ＰＭＩ−ＩＤ［０：２］）を有する
のであれば、ＰＭＩ２０は、このバス・サイクルの間、
バス・スレーブになる。
【０２１６】３ ＰＡ［０：２］ −− （Ｏ／Ｔ）
これらのアドレス・パリティ線は、バス・マスタである
ＰＭＩ２０によって、出力として駆動される。これらの
アドレス・パリティ線では、奇数パリティが使用され
る。即ち、ＰＡ［０］が、ＡＤＤＲ［０２：０９］を保
護し、ＰＡ［１］が、ＡＤＤＲ［１０：１６］を保護
し、ＰＡ［２］が、ＡＤＤＲ［１７：２５］を保護す
る。
【０２１７】４ ＢＥ［０：３］ −− （Ｉ／Ｏ）
これらのバイト・イネーブル信号は、バス・マスタであ
るＰＭＩ２０によって、駆動される。このＰＭＩ２０に
よって開始されたメモリ読み出しサイクルの間、全ての
転送が３２ビットの読み出しであるという理由で、これ
らの４つのバイト・イネーブル信号が全て駆動される。
メモリへの書き込みサイクルを部分書き込みにするとい
うオプションがあるが、ＰＭＩ２０内のバッファリング
は、部分ワード書き込みの必要性を排除する。このた
め、全てのＰＭＩ２０がバス・マスタである場合の全て
の書き込みサイクルの間には、これらの４本のバイト・
イネーブル線の全てが駆動される。
【０２１８】１ ＢＥＰ −− （Ｏ／Ｔ） このバイ
ト・イネーブル・パリティ線は、バス・マスタであるＰ
ＭＩ２０によって、前述のバイト・イネーブル信号ＢＥ
［０：３］の奇数パリティで以て駆動される。
【０２１９】１ −ＢＥＲＲ −− （Ｉ） このバス
・エラー線は、ＧＡＭ１８内のバス・エラー・モニタに
よって駆動される。もし、任意のバス・サイクルの間
に、このバス・エラー線が付勢されるのであれば、現バ
ス・サイクルが打ち切られ、バス・エラー・ビットが内
部の状況レジスタ内にセットされる。このビットは、こ
の状況レジスタへの書き込みによってクリアすることが
できる。バス・エラー・ビットが付勢されていると、こ
のＰＭＩ２０と通信フロント・エンドとの間では如何な
るデータ移動も行われず、また通信フロント・エンドに
よって試みられる転送は、打ち切られるか又はフラッシ
ュされる。このＰＭＩ２０が、バス・エラーのためにバ
ス・トランザクションを打ち切る場合、バス打ち切りビ
ットが内部の状況レジスタ内にセットされる。
【０２２０】３２ ＤＡＴＡ［００：３１］ −−
（Ｉ／Ｏ） ＧＡＢ１２のこれらのデータ・ピンは、こ
のＰＭＩ２０がバス・マスタであり且つサイクルが書き
込みサイクルであるときに、駆動される。これらのデー
タ・ピンは、コマンド線が付勢されているクロック・サ
イクルの間だけ、有効である。他のバス・マスタによっ
て開始された一の読み出しサイクルに応答するバス・ス
レーブとして動作している場合、このＰＭＩ２０は、こ
れが応答線を駆動するクロック・サイクルの間、ＧＡＢ
１２上のこれらのデータ・ピンを駆動する。
【０２２１】４ ＰＤ［０：３］ −− （Ｏ／Ｔ）
ＧＡＢ１２上のデータ・ピンが駆動されると、ＧＡＢ１
２上のこれらのデータ・パリティ・ピンが、ＰＭＩ２０
によって駆動される。奇数パリティ方式を基礎とするＰ
Ｄ［０］がＤＡＴＡ［００：０７］を保護し、ＰＤ
［１］がＤＡＴＡ［０８：１５］を保護し、ＰＤ［２］
がＤＡＴＡ［１６：２３］を保護し、ＰＤ［３］がＤＡ
ＴＡ［２４：３１］を保護する。
【０２２２】１ −ＧＢＵＳＹ −− （Ｉ） このＧ
ＡＭビジー信号は、ＧＡＢ１２の制御権を要求するか否
か、及びどのタイプのサイクルを開始するかを決定する
ために、ＰＭＩ２０によって使用される。このＧＡＭビ
ジー信号が付勢されている間、このＰＭＩ２０は、ＧＡ
Ｂ１８との新しい相互作用バス・サイクルを開始するこ
とを試みない。
【０２２３】１ ＱＳＲＣ −− （Ｉ） この待ち行
列状況レジスタ変更ピンは、ＰＭＩ２０の一部分によっ
て監視される。この待ち行列状況レジスタ変更信号は、
一の待ち行列の状況が変更される場合に、ＧＡＭ１８に
よって駆動される。
【０２２４】３ ＱＡ［０：２］ −− （Ｉ） これ
らの待ち行列アドレス線も、一の待ち行列状況ビットを
更新するとき、ＧＡＭ１８によって駆動される。このＰ
ＭＩ２０は、これらの待ち行列アドレス・ビットと、そ
の内部の待ち行列識別子レジスタとを比較する。もし、
前述の待ち行列状況レジスタ変更線が付勢されている時
に、これらの２つの３ビット値が一致すれば、このＰＭ
Ｉ２０は、「シャドウ待ち行列状況レジスタ更新」サイ
クルを開始する。
【０２２５】１ −ＲＶ −− （Ｏ） 一のＰＭＩ２
０の非同期インタフェースからの読み出しを他のバス・
マスタが開始すると、この読み出しのアドレスが、その
ＰＭＩ２０の非同期インタフェース・アドレス・バッフ
ァに記憶され、その入出力ポートのフロント・エンド
が、この非同期要求を通知される。このフロント・エン
ドが、その要求に解答するための対応するデータを非同
期インタフェース・データ・バッファに書込むと、この
ＰＭＩ２０は、この応答有効信号を付勢する。この応答
有効信号は、他のバス・マスタが、この非同期インタフ
ェースのデータ・バッファの内容を読み出すときに、ク
リアされる。一般的に説明すれば、この応答有効信号
は、非同期インタフェースのデータ・バッファへの書き
込みが行われるときにセットされ、この非同期インタフ
ェースのデータ・バッファからの読み出しが行われると
きにクリアされる。
【０２２６】１ −ＩＮＴ −− （Ｏ） このＰＭＩ
２０の割り込み要求信号は、割り込みマスク・レジスタ
内の諸ビットと、状況レジスタ内の諸ビットとの論理和
から駆動される。
【０２２７】１ ＡＢＡＢＶ −− （Ｉ） この「閾
値以上の非同期バッファ」入力は、ＧＡＭ１８によって
駆動され、（付勢されていると）非同期パケットが、そ
れらに割り当てられたものよりも大きな空間を、ＰＭ１
６内で占有することを指示する。この条件が真である
と、このＰＭＩ２０は、「フル・フラッシュ」状況ビッ
トの値に依存して、「非同期待ち行列マスク」ビットを
セットされている待ち行列に記憶されたであろう、諸パ
ケットをフラッシュするか、又はこれらのパケットの記
憶を停止する。
【０２２８】１ ＢＥＬＯＷ −− （Ｉ） この「閾
値以下のフリー・バッファ」入力は、ＧＡＭ１８によっ
て駆動され、（付勢されていると）同期パケットが、そ
れらに割り当てられたものよりも大きな空間を、ＰＭ１
６内で占有することを指示する。この条件が真である
と、このＰＭＩ２０は、「フル・フラッシュ」状況ビッ
トの値に依存して、「同期待ち行列マスク」ビットをセ
ットされている待ち行列に記憶されたであろう、諸パケ
ットをフラッシュするか、又はこれらのパケットの記憶
を停止する。
【０２２９】１ ＲＥＳＥＴ −− （Ｉ） このリセ
ット・ピンは、このＰＭＩ２０に対し、実行中の任意の
トランザクションを打ち切らせるとともに、それ自体を
電源投入時の状態に完全にリセットさせる。内部にある
全ての状態マシンは、そのリセット状態に移行し、全て
のレジスタには、デフォルト値がロードされる。割り込
みマスク・レジスタがクリアされ、状況レジスタ内のリ
セット・ビットがセットされる。
【０２３０】§７．４： ＰＭＩ２０の通信フロント・
エンド・インタフェース ＰＭＩ２０の特定の実現形態は互いに相違するけれど
も、ＰＭＩ２０のバッファリングと通信フロント・エン
ドとの間のインタフェースは、汎用的な形態を取る。即
ち、このインタフェースは、特定の実現形態に制限され
るのではなくて、汎用性を有するのである。図１１に示
されているこのインタフェースには、次のための信号が
含まれている。通信フロント・エンドからＰＭ１６へ、
パケット・データを移動させる。ＰＭ１６から通信フロ
ント・エンドを通して外部へ、パケット・データを移動
させる。同期式と非同期式のタイミング方式を使用し
て、通信フロント・エンドの制御データの読み出し及び
書き込みを行う。通信フロント・エンドからＰ１４へ、
割り込みを渡す。非同期の事象データを、ＧＡＭ１８に
書き込む。
【０２３１】汎用インタフェースのこれらの部分は、以
下で説明する信号とレジスタとから構成されている。以
下の説明は、可能なインタフェース機能の全範囲を示す
ものである。もし、特定の通信フロント・エンドが、Ｐ
ＭＩ２０の全能力を必要としなければ、フルセットの信
号と機能を提供する必要はない。
【０２３２】入力パケット・データ −− パケット・
データは、ＰＭＩ２０を通して、８つの別個の制御チャ
ネルのうち任意の制御チャネル上に到着する。この制御
チャネルは、ＰＭ１６へのパケットの経路指定を処理す
る。一のパケットが完全に受信された後、このＰＭＩ２
０は、このパケットをＰＭ１６内の待ち行列にエンキュ
ーする。以下の信号は、通信フロント・エンドからＰＭ
Ｉ２０への、パケット・データの転送を管理するために
使用されるものである。
【０２３３】３２ ＩＤＡＴＡ［００：３１］ −−
（Ｉ） これらの入力データは、パリティによって保護
される。このため、余分に４つの信号が追加される。入
力データ経路は、論理的には４バイト幅であるが、物理
的には１バイト幅、２バイト幅又は４バイト幅でよい。
ワード内のこれらのバイトの順序は、ハードウェアの制
御下で、変更することができる（§７．５．１３の「入
力バイト順序レジスタ」の説明を参照）。
【０２３４】４ ＩＤＡＴＡＰ［０：３］ −−
（Ｉ） これらの入力データ・パリティは、対応するデ
ータ・バイトとともに記憶され、ＧＡＢ１２に渡され
る。
【０２３５】１ ＩＤ＿ＲＥＡＤＹ −− （Ｏ） こ
の入力データ・レディ信号は、バッファリング空間の使
用可能性を、通信フロント・エンドに通知するのに使用
される。この入力データ・レディ信号を生成するため
に、ＧＡＭ１８からの「閾値以上の非同期バッファ（Ａ
ＢＡＢＶ）」信号及び「閾値以下のフリー・バッファ
（ＢＥＬＯＷ）」信号が監視される。この入力データ・
レディ信号は、転送すべきデータについて付勢されなけ
ればならない。この入力データ・レディ信号は、後述の
「入力データ・チャネル識別子」が変更されてから１サ
イクル後に、対応するチャネルについて正しく付勢され
る。
【０２３６】１ ＩＤ＿ＣＬＯＣＫ −− （Ｉ） 通
信フロント・エンドのコントローラが、この入力データ
・クロックを供給する。ＰＭＩ２０は、この入力データ
・クロックを使用して、データをその内部バッファにラ
ッチする。
【０２３７】３ ＩＤ＿ＣＩＤ［０：２］ −−
（Ｉ） この「入力データ・チャネル識別子」は、どの
論理チャネルが現データ・バーストを経路指定すべきか
を通信するのに使用される。パケットを多重化するため
には、並行パケットの各々は、それぞれ異なる論理チャ
ネルの制御下になければならない。
【０２３８】１ ＩＤ＿ＱＳＥＬＶ −− （Ｉ） こ
の「入力データ待ち行列セレクタ有効」信号の説明につ
いては、下記を参照されたい。
【０２３９】８ ＩＤ＿ＱＳＥＬ［０：７］ −−
（Ｉ） 前述の「入力データ待ち行列セレクタ有効」信
号が付勢されているサイクルの間に、この「入力データ
待ち行列セレクタ」信号が、読み出される。この「入力
データ待ち行列セレクタ」信号は、入力待ち行列マップ
をインデックスして、現チャネル上の現パケットを、そ
の完了時にどの待ち行列に記憶すべきかを決定するため
に使用される。ＧＡＭ１８内には２５６個の待ち行列が
あり、可能な「入力データ待ち行列セレクタ」信号の組
み合わせは２５６通りあるけれども、１対１のマッピン
グは不要である。しばしば、入力データの待ち行列識別
子の多くの組み合わせが、同じ待ち行列にマッピングさ
れる。Ｐ１４は、汎用アダプタのＩＰＬ時に、マッピン
グ・レジスタを設定する。入力待ち行列マップは、電源
投入時リセットの間に、ゼロにされる。このアーキテク
チャの幾つかの実現形態は、８本未満のセレクタ線を使
用する。
【０２４０】１ ＩＤ＿ＬＡＳＴ −− （Ｉ） この
「入力データ最終」信号は、現在転送中のワードが、一
のパケットの最終ワードであることを指示する。
【０２４１】４ ＩＤ＿ＢＶ［０：３］ −− （Ｉ）
これらの「入力データ・バイト有効」信号は、一の通
信フロント・エンドがワード境界整列されていないパケ
ットを供給し得る場合に、使用することができる。この
ＰＭＩ２０は、ＰＭ１６内の隣接する記憶位置を利用す
るために、これらのワードを再パックする。
【０２４２】１ ＩＤ＿ＦＬＵＳＨ −− （Ｉ） も
し、通信フロント・エンドが、現パケットを記憶すべき
でないことを決定すれば、この通信フロント・エンド
は、この「入力データ・フラッシュ」信号を付勢するこ
とができる。この場合、現パケットの記憶が停止され、
そしてＰＭ１６の任意のメモリが使用されていたのであ
れば、このＰＭＩ２０は、ＧＡＭプリミティブの「パケ
ットのフラッシュ」を使用して、そのメモリを解放す
る。
【０２４３】１ ＩＤ＿ＡＢＯＲＴ −− （Ｏ） も
し、ＰＭＩ２０が、一のパケットの受信中に任意のエラ
ー（ＧＡＢエラー、ＰＭ１６内のバッファの不足、又は
パリティ・エラー）を検知すれば、このＰＭＩ２０は、
この「入力データ打ち切り」信号を付勢して、そのパケ
ットをフラッシュする。通信フロント・エンドは、その
入力チャネル上で、「入力データ最終」信号を付勢した
後、次の新しいパケットを用いて、そのチャネル上で伝
送を再開しなければならない。
【０２４４】図１２には、複数の入力チャネルとそれら
が入力を供給する待ち行列との関係が概略的に示されて
いる。一のパケットは、ＰＭＩ２０がこのパケット用の
待ち行列識別子を伴う「ＥＮＱ＿ＰＫＴ」プリミティブ
をＧＡＭ１８に送るまで、ＰＭ１６内にエンキューされ
ない。各チャネルは、異なるパケットのデータ・フロー
をそれぞれ制御している。
【０２４５】出力パケット・データ。入力データ経路
が、個々のパケットを処理するための複数の制御チャネ
ルと、パケットの複数のグループを保持するための複数
の待ち行列を有するのと全く同様に、出力データ経路
も、複数の待ち行列と複数の制御チャネルとを使用す
る。各ＰＭＩ２０は、一の待ち行列グループにサービス
し、それらの待ち行列からパケットを取り除き、その内
部の制御チャネルを使用して、これらのパケットから通
信フロント・エンドへデータを転送する。
【０２４６】ＰＭＩ２０は、待ち行列を制御チャネルと
関連付け、これらの制御チャネルへデータを先取りする
ことにより、通信フロント・エンドが、最小の待ち時間
でパケット・データを使用できるようにする。最も簡単
な形式では、制御チャネルに対する待ち行列の関連付け
は、１対１のマッピングである。こうすることにより、
通信フロント・エンドは、これらの待ち行列からのパケ
ットの順序付けを、完全に制御することができる。この
アーキテクチャでは、一層複雑な形式のマッピングも、
使用可能である。
【０２４７】ＰＭＩ２０内の待ち行列状況レジスタ（Ｑ
ＳＲ）が更新されるのは、このＰＭＩ２０がサービスし
ている待ち行列のうち１つの待ち行列の状況がＧＡＭ１
８内で変更される場合である。ＧＡＭ１８は、「ＱＳＲ
Ｃ（待ち行列状況レジスタ変更）」信号を使用してこの
変更を指示し、その場合、このＰＭＩ２０はそのシャド
ウ・コピーを更新する。更新されるセットは、潜在的に
は待ち行列セットの全体と同じ大きさ（２５６）であ
る。実際の実現形態では、その数を量子化された３２個
の待ち行列の範囲に制限して、その範囲の待ち行列の待
ち行列状況が、ＧＡＭ１８からの１回のバス読み出しで
更新されるようにする。
【０２４８】一の待ち行列状況レジスタの幅が出力制御
チャネルの数よりも大きいと仮定すると、複数の待ち行
列を複数の制御チャネルに割り当てるために、マッピン
グが必要である。ＰＭＩ２０の特定の実現形態は、所望
のどのようなマッピングを使用してもよい。このアーキ
テクチャでは、各制御チャネルが、ラウンド・ロビン方
式又は修正された優先順位方式に基づいてその複数の待
ち行列にサービスするように、任意のマッピングが可能
である。修正された優先順位方式は、一の制御チャネル
がサービスしている一の待ち行列内にエンキューすべき
最初のパケットが、この制御チャネルに先取りされると
いうものである。この制御チャネルがフリーであると、
この制御チャネルは、最高優先順位の待ち行列から次の
パケットを取る。これは、プリエンプティブ方式によら
ない優先順位である。
【０２４９】図１３には、諸待ち行列と諸出力制御チャ
ネルとの間のマッピングの例が示されている。この例に
関連して留意すべきは、待ち行列（ベース＋）＃０がチ
ャネル＃０によってサービスされ、待ち行列（ベース
＋）＃１がチャネル＃１とチャネル＃２によってサービ
スされ、待ち行列＃２と待ち行列＃４〜＃Ｎ−１はサー
ビスされず（他のＰＭＩ２０によってサービスされても
よい）、待ち行列（ベース＋）＃３がチャネル＃３とチ
ャネル＃４によってサービスされ、待ち行列＃Ｎがチャ
ネル＃５〜＃７によってサービスされる、ということで
ある。
【０２５０】待ち行列とチャネルとの間の１対１のマッ
ピングを使用することにより、通信フロント・エンド
は、必要に応じて、プリエンプティブ方式の優先順位を
実現することができる。
【０２５１】次の信号が、出力パケット・データを実際
に転送するのに使用される。
【０２５２】８ ＯＣＳＲ［０：７］ −− （Ｏ）
この出力チャネル状況レジスタは、通信フロント・エン
ド用の関連情報を実際に有するレジスタである。一の出
力チャネル用のチャネル状況ビットがセットされるの
は、ＦＩＦＯ式のステージング・バッファがその待ち行
列のために少なくとも半分満たされている場合か、又は
最終バイトが受信されているが一のチャネルから送信さ
れていない場合である。通信フロント・エンドは、シャ
ドウ待ち行列状況レジスタではなく、この状況情報を使
用する。なぜなら、この状況情報は、通信フロント・エ
ンドに対する割り込みなしに、実際にデータを供給可能
な待ち行列を反映するからである。
【０２５３】３２ ＯＤＡＴＡ［００：３１］ −−
（Ｏ） この出力データ・バスは、論理的には３２ビッ
ト幅であり、各クロック・サイクルごとに新しい１つの
３２ビット・ワードを供給することができるが、実現済
みのバスは、パリティを保持することがあり、また実現
済みのインタフェースは、同じ８本（９本）又は１６本
（１８本）の信号線上で順次に多重化される複数のバイ
トを有することがある。このデータは、このインタフェ
ースから後述の「出力データ・クロック」によってクロ
ック・アウトされ、後述の「出力データ・レディ」線が
付勢されている場合は、常に有効である。
【０２５４】４ ＯＤＡＴＡＰ［０：３］ −−
（Ｏ） 出力データは、パリティによって保護される。
この出力データ・パリティは、データがＦＩＦＯ式のス
テージング・バッファに挿入される際にＧＡＢ１２上で
検査されるが、データがＰＭＩ２０から出力される際に
は検査されない。
【０２５５】１ ＯＤ＿ＣＬＯＣＫ −− （Ｉ） 前
述のように、この出力データ・クロックは、ＰＭＩ２０
から通信フロント・エンドの制御論理へデータを移動さ
せる。もし、新しいデータが使用可能であれば、そのデ
ータは、出力データ・レジスタに移動され、次のクロッ
ク・サイクルの間、後述の「出力データ・レディ」線が
付勢される。
【０２５６】３ ＯＤ＿ＣＲ［０：２］ −− （Ｉ）
この出力データ・チャネル要求信号は、通信フロント
・エンドの論理が次のデータ・バーストをそこから受信
したいチャネルを指示する。
【０２５７】１ ＯＤ＿ＲＥＡＤＹ −− （Ｏ） 前
述のように、出力データ・レジスタの出力でデータが有
効であると、この出力レディ信号が付勢される。この出
力レディ信号は、前述の出力データ・チャネル要求信号
が変更されてから１クロック・サイクル後に、付勢され
る。
【０２５８】１ ＯＤ＿ＬＡＳＴ −− （Ｏ） この
出力データ最終信号は、パケット・データの最終バイト
の転送中に、付勢される。
【０２５９】４ ＯＤ＿ＢＶ［０：３］ −− （Ｏ）
この出力データ・バイト有効信号は、３２ビットにパ
ッドされていないパケットを有することがある、３２ビ
ット又は１６ビットのインタフェース上で有用である。
この出力データ・バイト有効信号は、現出力データ・バ
イトのどれが有効であるかを指示する。
【０２６０】１ ＯＤ＿ＦＬＵＳＨ −− （Ｏ） も
し、一のパケット転送中に、ＧＡＢエラーが発生すれ
ば、ＰＭＩ２０は、この出力データ・フラッシュ信号を
付勢して、現パケットの送信を停止する。ＰＭＩ２０
は、Ｐ１４によってリセットされるまで、それ以上のパ
ケットを送信しない。
【０２６１】１ ＯＤ＿ＡＢＯＲＴ −− （Ｉ） も
し、通信フロント・エンドが、パケットを送信できない
ことを検知すれば、この通信フロント・エンドは、この
出力データ打切り信号を付勢することができる。このＰ
ＭＩ２０は、パケットの送信を停止し、出力打切り状況
ビットをセットするとともに、このチャネルをロックす
る。このＰＭＩ２０は、このパケットのデキューを行わ
ない。これは、Ｐ１４によって行わなければならない。
【０２６２】同期レジスタ・インタフェース。この同期
レジスタ・インタフェースが使用されるのは、一の応答
の待ち時間がバス・サイクルの上限以下であることを通
信フロント・エンドが保証することができる場合であ
る。この応答がこの上限に近くなる場合でさえ、即ち転
送データが殆どないか、又は待ち時間が不確定であるこ
とが判っている場合でさえ、非同期インタフェースを使
用することができる追加的な設計上の理由が存在する。
この同期インタフェースは、通信フロント・エンドの諸
レジスタに対する、非常に簡単なソフトウェア・インタ
フェースを提供する。Ｐ１４は、単にこのレジスタの読
み出し又は書き込みを行うに過ぎない。
【０２６３】１６ ＳＹＮＣ＿ＡＤＤＲ［００：１５］
−− （Ｏ） この同期アドレスは、ＧＡＢ１２のア
ドレス・バス・ビット［０２：１７］から構成される。
これらのビットは、通信フロント・エンドの論理に使用
可能である。
【０２６４】３２ ＳＹＮＣ＿ＯＤＡＴＡ［００：３
１］ −− （Ｏ） この同期出力データは、ＧＡＢ１
２のデータ・バス・ビット［００：３１］から構成され
る。これらのビットは、通信フロント・エンドの論理に
使用可能である。
【０２６５】３２ ＳＹＮＣ＿ＩＤＡＴＡ［００：３
１］ −− （Ｉ） この同期入力データは、通信フロ
ント・エンドの論理から戻される。このＰＭＩ２０は、
ＧＡＢ１２のデータ・バス線［００：３１］上で、この
データを多重化し、ラッチし、駆動する。幾つかの実現
形態では、駆動されるデータ・バス線が３２本未満のこ
とがあり得る。これらの実現形態では、このＰＭＩ２０
は、残りのデータ・バス線をゼロでパッドする。
【０２６６】１ ＳＹＮＣ＿ＲＥＱ −− （Ｏ） こ
のＰＭＩ２０は、その同期インタフェースに対する一の
バス要求を認識すると、この同期要求信号を生成する。
【０２６７】１ ＳＹＮＣ＿ＲＥＳＰ −− （Ｉ）
同期データが有効であると、通信フロント・エンドは、
この同期応答信号を生成する。同期データは、同期応答
クロック・サイクルの全体にわたって、有効でなければ
ならない。一の同期読み出しサイクルの間、この同期応
答信号は、同期データがもはや必要でないことを指示す
る。
【０２６８】１ ＳＹＮＣ＿ＲＷ −− （Ｏ） この
同期読み出し／書き込み信号は、ＧＡＢ１２上の読み出
し／書き込み（Ｒ／−Ｗ）信号のシャドウである。
【０２６９】非同期レジスタ・インタフェース。前述の
ように、この非同期インタフェースが使用されるのは、
応答の待ち時間が未知の場合である。内部の応答有効レ
ジスタは、Ｐ１４のサポート装置との通信に使用され
る。Ｐ１４によって一の非同期要求が行われる場合、こ
の応答有効レジスタがリセットされ、そして通信フロン
ト・エンドの論理は、保留中の非同期要求が存在するこ
とを通知される。非同期データ・レジスタ内の非同期デ
ータは、Ｐ１４に使用可能である。非同期転送に使用さ
れる諸信号は、次の通りである。
【０２７０】１６ ＡＳＹＮＣ＿ＡＤＤＲ［００：１
５］ −− （Ｏ） この非同期アドレスは、ＧＡＢ１
２のアドレス・バス・ビット［０２：１７］からラッチ
される。これらのビットは、ＧＡＢ１２の次の非同期要
求がこのＰＭＩ２０を宛先とするまで、通信フロント・
エンドの論理に使用可能である。
【０２７１】３２ ＡＳＹＮＣ＿ＯＤＡＴＡ［００：３
１］ −− （Ｏ） この非同期出力データは、ＧＡＢ
１２のデータ・バス・ビット［００：３１］から構成さ
れる。非同期の書き込み時には、これらのビットは、Ｇ
ＡＢ１２の次の非同期要求がこのＰＭＩ２０を宛先とす
るまで、通信フロント・エンドの論理に使用可能であ
る。
【０２７２】１ ＡＳＹＮＣ＿ＲＥＱ −− （Ｏ）
このＰＭＩ２０は、その非同期インタフェースに対する
バス要求を認識すると、この非同期要求信号を生成す
る。この非同期要求信号がラッチされるのは、通信フロ
ント・エンドが、この非同期要求信号を付勢することに
よって、この要求を読み出したことを指示するまでであ
る。
【０２７３】１ ＡＳＹＮＣ＿ＲＷ −− （Ｏ） こ
の非同期読み出し／書き込み信号は、非同期要求を開始
したサイクルからの、ＧＡＢ１２上の読み出し／書き込
み（Ｒ／−Ｗ）信号のラッチされたシャドウである。
【０２７４】３２ ＡＳＹＮＣ＿ＩＤＡＴＡ［００：３
１］ −− （Ｉ） この非同期入力データは、通信フ
ロント・エンドの論理から戻される。このＰＭＩ２０
は、この非同期入力データをラッチし、このＰＭＩ２０
を宛先とする次のＧＡＢ非同期読み出しサイクルの間、
この非同期入力データをＧＡＢ１２のデータ・バス線
［００：３１］上に駆動する。
【０２７５】１ ＡＳＹＮＣ＿ＲＥＳＰ −− （Ｉ）
通信フロント・エンドは、非同期入力データが有効で
あると、この非同期応答信号を生成する。非同期データ
は、非同期応答クロック・サイクルの全体にわたって、
有効でなければならない。通信フロント・エンドがこの
非同期応答信号を付勢すると、ＰＭＩ２０が、応答有効
信号をセットする。このＰＭＩ２０は、このＰＭＩ２０
を宛先とするＧＡＢ１２の次の非同期読み出しサイクル
の間に、「応答有効」信号をリセットする。
【０２７６】事象インタフェース。通信フロント・エン
ドは、（ＧＡＭ１８に転送されなければならない）事象
データを、非同期的に生成することがある。通信フロン
ト・エンドの事象データ用のインタフェースは、相当簡
単である。３２ビットのラッチは、保留中の事象データ
を保持する。単一ビットのラッチは、この事象ラッチが
空又はフルのどちらであるかを指示する。特定の通信フ
ロント・エンドは、事象伝送用の別個のインタフェース
を提供してもよく、又は事象インタフェースは、レジス
タ・インタフェースの一部であってもよい。事象インタ
フェース内で使用される諸信号は、次の通りである。
【０２７７】２９ ＥＶＥＮＴ＿ＤＡＴＡ［００：２
８］ −− （Ｉ） この事象データは、ＰＭＩ２０が
この事象データをＧＡＭ１８に書き込むことができるま
で、この事象データを保持する。ＧＡＭ１８に書きこま
れる事象データの３つの上位ビットは、ＰＭＩ識別子レ
ジスタから取られる。こうすることにより、事象待ち行
列のプロセッサは、事象データの送信元を識別すること
ができる。
【０２７８】１ −ＷＲ＿ＥＶＥＮＴ −− （Ｉ）
通信フロント・エンドがこの事象書き込み信号を付勢す
る場合、事象データは、事象データ・レジスタにストロ
ーブされ、そして事象保留レジスタがセットされる。
【０２７９】１ ＥＶＥＮＴ＿ＰＥＮＤＩＮＧ −−
（Ｏ） この事象保留信号がセットされるのは、データ
が事象データ・レジスタにストローブされる場合であ
り、この事象保留信号がリセットされるのは、ＰＭＩ２
０がそのデータをＧＡＭ１８に書き込むことができる場
合である。通信フロント・エンドは、この出力を使用し
て、通信フロント・エンドによる事象レジスタの使用を
ゲートする。
【０２８０】割り込みインタフェース。状況マスク・レ
ジスタ内でマスクされていない状況ビットは、ＰＭＩ２
０からの割り込み線を駆動する。通信フロント・エンド
は、状況ビットを直接的に駆動することができる。
【０２８１】１ ＦＥ＿ＩＮＴ −− （Ｏ） 前述の
ように、このフロント・エンド割り込み信号が付勢され
るのは、状況レジスタ内の付勢済みビットが、フロント
・エンド割り込みマスク内の付勢済みビットに対応する
場合である。
【０２８２】レジスタＦＲＯＮＴ＿ＥＮＤ＿ＩＮＴＥＲ
ＲＵＰＴ＿ＭＡＳＫ −−（Ｉ） このフロント・エン
ド割り込みマスクは、Ｐ１４又は通信フロント・エンド
の論理によってセットすることができる。通信フロント
・エンドの論理は、以下で説明するレジスタ・インタフ
ェースを使用して、このレジスタをセットする。
【０２８３】１ ＣＦＥ＿ＩＮＴ −− （Ｉ） この
通信フロント・エンド割り込み信号は、通信フロント・
エンドによって生成可能な信号であって、ＰＭＩ２０の
割り込み状況レジスタ内に反映され、割り込みマスク・
レジスタの設定に依存して、通信フロント・エンド又は
Ｐ１４の何れかに対する割り込みを生成させるために使
用される。§７．５．１の「ＰＭＩ割り込み状況レジス
タ」は、この機構について説明する。
【０２８４】１６ ＣＦＥ＿ＳＴＡＴＵＳ［００：１
５］ −− （Ｉ） これらの通信フロント・エンド状
況信号は、通信フロント・エンドによって生成可能な状
況信号の一のグループであって、ＰＭＩ２０の割り込み
状況レジスタ内に反映され、割り込みマスク・レジスタ
の設定に依存して、通信フロント・エンド又はＰ１４の
何れかに対する割り込みを生成させるために使用され
る。§７．５．１の「ＰＭＩ割り込み状況レジスタ」
は、この機構について説明する。
【０２８５】レジスタ・インタフェース。通信フロント
・エンドは、Ｐ１４がアクセス可能なＰＭＩ２０の任意
のレジスタを対象として、読み出し又は書き込みを行う
ことができる。これらのレジスタに対するアクセスは、
Ｐ１４からの「ＬＯＣＫ（ロック）」信号と通信フロン
ト・エンドからの原子的信号を使って、インターロック
される。これらの汎用レジスタとそれらの機能のリスト
については、次の節で説明する。
【０２８６】９ ＲＥＧ＿ＡＤＤＲ［０：８］ −−
（Ｉ） これらのレジスタ・アドレス線は、読み出し又
は書き込みを行うべきレジスタを選択するために使用さ
れる。
【０２８７】１ ＲＥＧ＿ＲＷ −− （Ｉ） この信
号の「ハイ」状態は、読み出し要求を指示し、「ロー」
状態は、書き込み要求を指示する。
【０２８８】１ ＲＥＧ＿ＲＥＱ −− （Ｉ） 通信
フロント・エンドは、このレジスタ要求信号を付勢し
て、一のレジスタ動作を開始させる。
【０２８９】１ ＲＥＧ＿ＡＣＫ −− （Ｏ） この
ＰＭＩ２０は、このレジスタ肯定応答信号を付勢して、
データが一のレジスタに読み込まれたか、又はデータが
一のレジスタからの読み出しに使用可能であるかの何れ
かを指示する。
【０２９０】３２ ＲＥＧ＿ＩＤＡＴＡ［００：３１］
−− （Ｉ） レジスタ入力データは、これらの線か
ら読み出される。必要な数のビットだけが、読み出され
る。
【０２９１】３２ ＲＥＧ＿ＯＤＡＴＡ［００：３１］
−− （Ｏ） レジスタ出力データは、これらの線か
ら読み出すことができる。このレジスタ内にある数のビ
ットだけが、有効である。
【０２９２】１ ＲＥＧ＿ＬＯＣＫ −− （Ｉ） こ
のレジスタ・ロック信号は、通信フロント・エンド上
で、一の読み出し／修正／書き込みサイクルが生じてい
ることを指示する。通信フロント・エンドのプロセッサ
がＰＭＩ２０の内部レジスタ内の値を原子的に修正する
ことを試みていると、このプロセッサは、このレジスタ
・ロック信号を駆動しなければならない。同様の信号
が、Ｐ１４によって生成される（ＧＡＢ１２上のＬＯＣ
Ｋ信号）。ＰＭＩ２０のロック状態マシンは、ＰＭＩ２
０の内部レジスタを対象とする読み出し／修正／書き込
みサイクルが原子的であることを保証する。こうするこ
とにより、ＰＭＩ２０の内部レジスタを使用して、通信
フロント・エンドとＰ１４との間で、信頼性のある通信
を行うことができる。
【０２９３】§７．５： ＰＭＩ２０の内部レジスタ ＰＭＩ２０は、本章で説明する所定のレジスタ・セット
を有する。ＰＭＩ２０のデバイス固有の実現形態は、追
加のレジスタを有し、本章で説明する幾つかのレジスタ
が該当しないことがある。
【０２９４】§７．５．１： ＰＭＩ割り込み状況レジ
スタ 用途： この割り込みレジスタは、一の事象が発生した
こと、又は通信フロント・エンド又はＰ１４が知ってい
なければならない条件が存在することを、通信フロント
・エンド又はＰ１４に通知するために使用される。この
レジスタは、実際に割り込み信号を生成するために、Ｇ
ＡＢ１２の割り込みマスク・レジスタ及び通信フロント
・エンドの割り込みマスク・レジスタとともに使用され
る。 長さ： ３２ビット タイプ：読み出し／部分書き込み（個々のビットの説明
を参照） 説明： ビット０ ＲＥＳＰＯＮＳＥ＿ＶＡＬＩＤ（応答有
効） 非同期データ・レジスタが、有効なデータを保
持することを指示する。非同期データ・レジスタを読み
出すと、このビットがクリアされる。 ビット１ ＦＲＯＮＴ＿ＥＮＤ＿ＩＮＴＥＲＲＵＰＴ
（フロント・エンド割り込み） 通信フロント・エン
ドが、一の割り込みを生成中であることを指示する。通
信フロント・エンドは、このビットをクリアしなければ
ならない。 ビット２ ＢＥＲＲＯＲ（バス・エラー） このＰ
ＭＩ２０が、リセットされていない一のバス・エラーを
検知したことを指示する。この副次的効果は、ＰＭＩ２
０がパケット・データを全く転送しないことである。こ
のビットは、直接的にクリアしなければならない。 ビット３ ＢＡＢＯＲＴ（バス打ち切り） パリテ
ィ・エラー又はタイミング・エラーに起因して、このＰ
ＭＩ２０が、一のバス・トランザクションを打ち切らな
ければならなくなったことを指示する。このビットは、
直接的にクリアしなければならない。 ビット４ ＲＥＳＥＴ（リセット） このビットが
セットされると、ＰＭＩ２０は、電源投入時リセットを
実行した後、このビットをクリアする。 ビット５ ＯＤ＿ＡＢＯＲＴ（出力データ打ち切り）
ＰＭＩ２０が、リセットされていない出力データ打
切り信号を受け取ったことを指示する。このビットは、
直接的にクリアしなければならない。 ビット６ ＩＤ＿ＡＢＯＲＴ（入力データ打ち切り）
バッファ空間の不足に起因して、このＰＭＩ２０
が、通信フロント・エンドに対し、入力データ打切り信
号を発生しなければならなくなったことを指示する。こ
のビットは、直接的にクリアしなければならない。 ビット７ ＯＤ＿ＦＬＵＳＨ（出力データのフラッシ
ュ） 一のバス・エラー条件に起因して、このＰＭＩ
２０が、通信フロント・エンドに対し、出力データ・フ
ラッシュ信号を発生しなければならなくなったことを指
示する。このビットは、直接的にクリアしなければなら
ない。 ビット８ ＩＤ ＦＬＵＳＨ（入力データのフラッシ
ュ） このＰＭＩ２０が、通信フロント・エンドから
入力データ・フラッシュを受け取ったことを指示する。
このビットは、直接的にクリアしなければならない。 ビット９ ＥＶＥＮＴ＿ＲＥＧＩＳＴＥＲ＿ＦＵＬＬ
（事象レジスタ・フル）事象レジスタに何かが書き込ま
れていることを指示する。このことは、そのレジスタの
現内容が有効であることを意味するものではない。この
ビットは、これがリセットされた最後の時間以降に、通
信フロント・エンドが任意の事象を生成したか否かを決
定するために使用することができる。このビットは、直
接的にクリアしなければならない。 ビット１０ ＧＡＢ＿ＩＮＴ（ＧＡＢ割り込み） こ
のビットがセットされていると、ＧＡＢ１２のＰ１４に
対する割り込みを生成することができる。このビットが
一の割り込みを生成するには、ＧＡＢ１２の割り込みマ
スクが、このビットをイネーブルしなければならない。 ビット１１ ＣＦＥ＿ＩＮＴ（通信フロント・エンド割
り込み） このビットがセットされていると、通信フ
ロント・エンドに対する割り込みを生成することができ
る。このビットが一の割り込みを生成するには、通信フ
ロント・エンドの割り込みマスクがこのビットをイネー
ブルしなければならない。 ビット１２：１５ 予備 読み出し時には、無視すべ
きであり、割り込み状況レジスタに書き込む時には、以
前の値に復元しなければならない。Ｐ１４のビット・セ
ット動作及びビット・クリア動作を使用すると、これを
行うことができる。 ビット１６：３１ ＣＦＥ＿Ｓｐｅｃｉｆｉｃ（通信フ
ロント・エンドに固有）特定の通信フロント・エンドに
よって特定される。これらのビットは、割り込みを生成
するために使用することができる状況ビットである。こ
れらの状況ビットについては、既に説明した。 電源投入時リセットの値： 通信フロント・エンドに依
存し、１６進数‘００００００００’でなければならな
い。
【０２９５】§７．５．２： ＧＡＢ割り込みマスク・
レジスタ 用途： Ｐ１４に対して生成される割り込みを制限す
る。 長さ： ３２ビット タイプ：読み出し／書き込み 説明： このレジスタは、割り込み状況レジスタととも
に使用され、どの割り込み状況ビットが実際にＰ１４に
割り込むかを決定する。Ｐ１４に対する割り込みを生成
するためには、このマスク・レジスタ内のビットと状況
レジスタ内のビットは、両者ともセットされなければな
らない。 電源投入時リセットの値： １６進数‘００００ ００
００’
【０２９６】§７．５．３： 通信フロント・エンド割
り込みマスク・レジスタ 用途： 通信フロント・エンドに対して生成される割り
込みを制限する。 長さ： ３２ビット タイプ：読み出し／書き込み 説明： このレジスタは、割り込み状況レジスタととも
に使用され、どの割り込み状況ビットが実際に通信フロ
ント・エンドに割り込むかを決定する。通信フロント・
エンドに対する割り込みを生成するためには、このマス
ク・レジスタ内のビットと状況レジスタ内のビットは、
両者ともセットされなければならない。 電源投入時リセットの値： １６進数‘００００ ００
００’
【０２９７】§７．５．４： 待ち行列識別子レジスタ 用途： このＰＭＩ２０内のシャドウ待ち行列状況レジ
スタのベース・アドレスを決定する。 長さ： ３ビット タイプ：読み出し／書き込み 説明： このレジスタの設定は、ＧＡＭ１８が生成する
ＱＡ［０：２］信号を監視するために使用される。待ち
行列状況レジスタ変更信号が付勢されており、しかもこ
のレジスタとＱＡ（待ち行列アドレス）信号が一致する
と、このＰＭＩ２０は、待ち行列識別子レジスタを使用
して要求アドレスを生成することにより、シャドウ待ち
行列状況レジスタの更新サイクルを開始する。 電源投入時リセットの値： ＳＬＯＴ＿ＩＤ［０：２］
【０２９８】§７．５．５： ＰＭＩ識別子レジスタ 用途： どのバス・アドレスのバス・スレーブとして動
作するかを決定するのに使用される。 長さ： ３ビット タイプ：読み出し／書き込み 説明： このレジスタを使用して、一のＰＭＩ２０を他
のＰＭＩ２０と置換することができる。このレジスタ
は、ＧＡＭ１８のトランザクションにおけるバス要求元
のアドレスを生成するために使用される。 電源投入時リセットの値： ＳＬＯＴ＿ＩＤ［０：２］
【０２９９】§７．５．６： 待ち行列マップ入力レジ
スタ［０：２５５］ 用途： 通信フロント・エンドの機能待ち行列アドレッ
シングとＧＡＢ１２の物理的待ち行列アドレスとの間の
マッピング。 長さ： ２５６×１０ビット タイプ：読み出し／書き込み 説明： 各エントリは、１０ビット長である。ビット
［０：７］は、待ち行列のアドレスであり、ビット８が
セットされると、これが一の非同期待ち行列であること
を指示し、ビット９がセットされると、これが一の同期
待ち行列であることを指示する。 電源投入時リセットの値： テーブルの全体に対して１
６進数‘０００’
【０３００】§７．５．７： バス・バースト長レジス
タ 用途： バス・バースト内のワード数を制限する。 長さ： ８ビット タイプ：読み出し／書き込み 説明： これは、各バス・マスタ・サイクルの開始時に
セットされる、一のダウン・カウンタ用の初期値として
使用される。各ワードが転送される場合、このカウンタ
が減分される。このカウンタが０に達する場合、このサ
イクルが終了する。 電源投入時リセットの値： ８
【０３０１】§７．５．８： バス・バースト時間レジ
スタ 用途： このＰＭＩ２０がＧＡＢ１２の制御権を保持し
ようと試みるバス・サイクルの数を制限する。 長さ： ８ビット タイプ：読み出し／書き込み 説明： これは、バス・マスタの各サイクルの開始時に
セットされる、一のダウン・カウンタの初期値として使
用される。このカウンタは、各バス・クロックのサイク
ルごとに減分される。このカウンタが０に達する場合、
このサイクルが終了する。 電源投入時リセットの値： １６
【０３０２】§７．５．９： シャドウ待ち行列状況レ
ジスタ 用途： どの待ち行列がパケットを有しているかを、Ｐ
ＭＩ２０に通知する。 長さ： ３２ビット タイプ：読み出し／書き込み 説明： このレジスタは、ＧＡＭ１８に記憶されるデー
タから、ＰＭＩ２０によって自動的にロードされる。 電源投入時リセットの値： １６進数‘００００ ００
００’
【０３０３】§７．５．１０： ステージ化されたチャ
ネル状況レジスタ 用途： このレジスタは、どのチャネルが出力転送すべ
きデータの準備を完了しているかを決定するため、通信
フロント・エンドによって使用される。 長さ： ８ビット タイプ：読み出し／書き込み 説明： 各ビットは、対応するチャネルが少なくとも半
分満たされているか否かを指示する。 電源投入時リセットの値：１６進数‘００’
【０３０４】§７．５．１１： 非同期インタフェース
・アドレス・バッファ 用途： 非同期要求のアドレスを保持するレジスタ。 長さ： １６ビット タイプ：読み出し／書き込み 電源投入時リセットの値： １６進数‘００００’
【０３０５】§７．５．１２： 非同期インタフェース
・データ・バッファ 用途： 非同期インタフェースの一部である、両方向デ
ータ・バッファ。 長さ： ３２ビット タイプ：読み出し／書き込み 電源投入時リセットの値： １６進数‘００００ ００
００’
【０３０６】§７．５．１３： 入力バイト順序レジス
タ 用途： ３２ビット・ワード内の諸バイトがＰＭ１６に
向かって移動する際の、これらのバイトの順序を決定す
るのに使用される。 長さ： １６ビット タイプ：読み出し／書き込み 説明： 各４ビットは、対応するバイトの送信元を決定
する。電源投入時リセットの値は、再順序付けされな
い。 電源投入時リセットの値： １６進数‘８４２１’
【０３０７】§７．５．１４： 出力バイト順序レジス
タ 用途： ３２ビット・ワード内の諸バイトが通信フロン
ト・エンドに向かって移動する際の、これらのバイトの
順序を決定するのに使用される。 長さ： １６ビット タイプ：読み出し／書き込み 説明： 各４ビットは、対応するバイトの送信元を決定
する。電源投入時リセットの値は、再順序付けされな
い。 電源投入時リセットの値： １６進数‘８４２１’
【０３０８】§７．５．１５： 入力メモリのベース・
アドレス・レジスタ 用途： パケットを記憶する際、又はＰローカル・メモ
リ２２をアクセスする際、ＰＭＩ２０によってアドレス
を生成するために、ＧＡＭ１８をバイパスするのに使用
される。 長さ： ２４ビット タイプ：読み出し／書き込み 説明： もし、入力メモリの転送カウント・レジスタ内
に非ゼロのカウントがあれば、このレジスタは、チャネ
ル＃０上で受け取られるデータの記憶アドレスを生成す
るのに使用される。このレジスタの値は、使用のたびに
増分される。 電源投入時リセットの値：１６進数‘００ ００００’
【０３０９】§７．５．１６： 入力メモリの転送カウ
ント・レジスタ 用途： パケットを記憶する際、又はＰローカル・メモ
リ２２をアクセスする際、ＰＭＩ２０によってアドレス
を生成するために、ＧＡＭ１８をバイパスするのに使用
される。 長さ： １６ビット タイプ：読み出し／書き込み 説明： このカウント・レジスタは、チャネル＃０か
ら、入力メモリのベース・アドレス・レジスタによって
生成される増分アドレスに転送すべきワード（３２ビッ
ト）の数を決定するのに使用される。このカウント・レ
ジスタの値は、使用のたびに減分される。このカウント
値がゼロである場合、チャネル＃０は、正常に振る舞
う。 電源投入時リセットの値： １６進数‘００００’
【０３１０】§７．５．１７： 出力メモリのベース・
アドレス・レジスタ 用途： データ送信の際、ＰＭＩ２０によってアドレス
を生成するために、ＧＡＭ１８をバイパスするのに使用
される。 長さ： ２４ビット タイプ：読み出し／書き込み 説明： もし、出力メモリの転送カウント・レジスタ内
に非ゼロのカウントがあれば、このレジスタは、チャネ
ル＃０上で送信すべきデータの記憶アドレスを生成する
のに使用される。このレジスタの値は、使用のたびに増
分される。 電源投入時リセットの値： １６進数‘００ ０００
０’
【０３１１】§７．５．１８： 出力メモリの転送カウ
ント・レジスタ 用途： データ送信の際、ＰＭＩ２０によってアドレス
を生成するために、ＧＡＭ１８をバイパスするのに使用
される。 長さ： １６ビット タイプ：読み出し／書き込み 説明： このカウント・レジスタは、出力メモリのベー
ス・アドレス・レジスタによって生成される増分アドレ
スからチャネル＃０に転送すべきワード（３２ビット）
の数を決定するために使用される。このカウント・レジ
スタは、使用のたびに減分される。このカウントがゼロ
である場合、チャネル＃０は、正常に振る舞う。 電源投入時リセットの値： １６進数‘００００’
【０３１２】§７．６： ＰＭＩ２０のエラー動作とリ
セット動作 これらの動作は、前述の通りである。電源投入時リセッ
トの際には、複数の識別子レジスタが再ロードされる。
エラー発生時には、バス・サイクルが打ち切られ、通信
フロント・エンドの動作が打ち切られる。Ｐ１４は、バ
ス・エラー・ビットをクリアすることによって、ＰＭＩ
２０を再起動しなければならない。この通信フロント・
エンドのレジスタ・インタフェースは、活動状態に留ま
る。こうすることによって、ＰＭＩ２０の他方の側にあ
る一のプロセッサが、このＰＭＩ２０をリセットできる
ようになり、またネットワークのＩＰＬ動作を行うこと
が可能になる。
【０３１３】§８．０： プロセッサ・サブシステム
（Ｐ）１４ １つの実現形態では、汎用アダプタ内のプロセッサ・サ
ブシステム（Ｐ）１４は、インテル社製の８０３８６プ
ロセッサを中心に構築される。この８０３８６は、３２
ビットの高性能プロセッサであって、マルチタスク動作
のサポート、メモリ管理、パイプライン式アーキテクチ
ャ、アドレス変換用のキャッシュ及び高速のバス・イン
タフェースを包含している。これは、最大４ギガバイト
の物理メモリ（３２本のアドレス線）をアクセスするこ
とができる。
【０３１４】８０３８６のほかに、実現済みのＰ１４
は、次の構成要素からなる。 Ｐローカル・メモリ２２とコントローラ ＲＯＳ／ＥＥＲＯＳ 補助回路 ＧＡＢ１２のアイソレータ２４ ＧＡＭローカル・バス２８のアイソレータ２６
【０３１５】§８．１： Ｐローカル・メモリ２２とコ
ントローラ Ｐ１４用のＰローカル・メモリ２２は、Ｐ１４のオペレ
ーティング・システム、通信コード、及びコード即値制
御データ用の記憶域を提供する。Ｐローカル・メモリ２
２は、スタティックＲＡＭ又はダイナミックＲＡＭの何
れかで実現することができる。もし、Ｐローカル・メモ
リ２２がスタティックＲＡＭで実現されていれば、如何
なる主要な機能も、そのコントローラによって遂行する
必要はない。他方、ダイナミックＲＡＭが使用されるな
らば、Ｐローカル・メモリ２２のコントローラは、次の
機能を遂行しなければならない。 ダイナミック・メモリ・リフレッシュ ＥＣＣコードの生成／訂正／検査 行アドレスと列アドレスの制御選択 Ｐ１４の命令キャッシュ・バッファ（必要である場合） Ｐローカル・メモリ２２のサイズは、汎用アダプタの構
成とコードの記憶要件とに基づいて、決定されなければ
ならない。
【０３１６】§８．２： ＲＯＳ／ＥＥＲＯＳ 汎用アダプタが電源投入される場合、汎用アダプタ内の
Ｐ１４が、電源投入時の手順を開始する。この電源投入
時の手順は、汎用アダプタを、最初の「電源投入」状態
から、ハードウェア・エラーが検知されないことを条件
として「動作」状態にするか、又は１つ以上のハードウ
ェア・エラーが検知されることを条件として「エラー回
復」状態にする処の、一連のプロセスである。この電源
投入時の手順は、次のプロセスを含むことがある。 電源投入時の自己試験を遂行する Ｐ１４を初期設定する ＰＭ１６を初期設定する ＧＡＭ１８を初期設定する 各ＰＭＩ２０及びその入出力ポートを初期設定する ホストとの接続を確立する ネットワーク・サーバとの接続を確立する 汎用アダプタの構成を報告する 汎用アダプタのオペレーティング・コードのロードを開
始する 汎用アダプタのオペレーティング・コードを初期設定す
る 汎用アダプタの検知済みのエラーを報告する
【０３１７】この電源投入時の手順に不可欠であるＰ１
４の全てのコードは、不揮発性メモリ、即ちＲＯＳ又は
ＥＥＲＯＳに記憶しなければならない。更に、このＲＯ
Ｓ又はＥＥＲＯＳは、汎用アダプタの重要情報として、
４８ビットのＬＡＮアドレスや、汎用アダプタの部品番
号や、汎用アダプタの通し番号などを記憶するためにも
使用することができる。
【０３１８】この不揮発性メモリの実際のサイズは、汎
用アダプタの初期設定要件に応じて変わることがある。
しかし、このＲＯＳ又はＥＥＲＯＳは、Ｐ１４の最上位
のアドレス空間に配置されなければならない。なぜな
ら、電源投入時リセットの間、８０３８６プロセッサ
は、その実行を１６進アドレス‘ＦＦＦＦＦＦＦ０’か
ら開始するからである。
【０３１９】§８．３： Ｐ１４の補助回路 前述のＰローカル・メモリ２２及びＲＯＳ／ＥＥＲＯＳ
に加えて、Ｐ１４は、その動作要件をサポートするため
に、次の補助回路を備えなければならない。
【０３２０】（１）ソフトウェア・プログラム可能タイ
マ Ｐ１４の補助回路でサポートしなければならない２つの
ソフトウェア・プログラム可能タイマとして、次の２つ
のものがある。
【０３２１】 ソフトウェア・タイマ・ティック このタイマ・ティックは、諸タスクをスケジューリング
し、通信コードに対しタイマ・サービスを提供するため
に、汎用アダプタのオペレーティング・システム・コー
ドによって使用される基本的なタイマである。そのティ
ック間隔は、汎用アダプタのオペレーティング・システ
ム・コードによってプログラム可能であり、このタイマ
が満了する場合、マスク可能割り込みがＰ１４に対して
生成され、その後、このタイマはそれ自体で自動的に再
起動する。
【０３２２】このタイマは、１００マイクロ秒の細分性
をサポート可能でなければならない。電源投入時リセッ
トの間、このタイマは、ゼロにセットされ、汎用アダプ
タのコードによって最初に初期設定されるまで、如何な
る割り込みも生成してはならない。
【０３２３】 ソフトウェア・ウオッチドッグ・タイ
マ このタイマは、Ｐ１４によってプログラム可能であり、
汎用アダプタの電源投入時の手順の間に、予め定義され
た値にセットされなければならない。このタイマは、こ
れが満了する前に、Ｐ１４のコードによって周期的にリ
セットされることが期待される。もし、このタイマが満
了すれば、マスク不能割り込みがＰ１４に対して生成さ
れて、このコードを可能なハング条件から解放する。
【０３２４】このタイマは、１ミリ秒程度の細分性をサ
ポート可能でなければならない。電源投入時リセットの
間、このタイマは、ゼロにセットされ、汎用アダプタの
コードによって最初に初期設定されるまで、如何なる割
り込みも生成してはならない。
【０３２５】（３）ハードウェア・ウオッチドッグ・タ
イマ このタイマは、汎用アダプタを可能なハング条件から解
放するためのものである。このタイマは、８０３８６の
−ＡＤＳ（アドレス状況）信号が活動的になった時に開
始し、８０３８６の−ＲＥＡＤＹ信号が活動的になった
時に停止する。汎用アダプタのハードウェア・エラーが
あるか、又は汎用アダプタのコードが存在しない位置を
アドレス指定しようとする場合、この−ＲＥＡＤＹ信号
は決して活動的にならないから、このタイマが満了する
ことになる。このタイマが満了する場合、マスク不能割
り込みが、Ｐ１４に対して直ちに生成される。このタイ
マの細分性は、１マイクロ秒程度でなければならない。
このタイマは、プログラム可能な間隔を有するように、
実現されなければならない。電源投入時リセットの間、
このタイマは、一定の間隔にデフォルトされるが、この
間隔は、汎用アダプタのコードによって後で変更するこ
とができる。このタイマの典型的な大きさは、１０マイ
クロ秒程度でなければならない。
【０３２６】（４）汎用タイム・クロック 前述の全てのタイマ・サポートに加えて、１マイクロ秒
の細分性を有する汎用タイマ・クロックも必要である。
Ｐ１４の補助回路には、３２ビットのクロック・カウン
タがある。このクロック・カウンタは、Ｐ１４による読
み出し及び書き込みが可能であり、１マイクロ秒ごとに
１つずつ増分する。３６億マイクロ秒の値に達する場
合、このクロック・カウンタは、自動的にゼロにリセッ
トされる。この場合、このクロック・カウンタは、Ｐ１
４の補助回路内にある他のカウンタ（時間カウンタ）を
１つずつ増分させる。Ｐ１４は、このクロック・カウン
タと時間カウンタとを使用して、性能評価や、事象追跡
や、プログラム追跡や、パケット追跡のような、アプリ
ケーション用の汎用タイム・スタンプを生成することが
できる。
【０３２７】（５）割り込みコントローラ Ｐ１４の割り込みコントローラは、次の割り込み源をサ
ポートしなければならない。 ソフトウェア・タイマ・ティック割り込み ソフトウェア・ウオッチドッグ・タイマ割り込み ハードウェア・ウオッチドッグ・タイマ割り込み ＰＭＩ＃０〜ＰＭＩ＃Ｎ−１の事象割り込み（ＧＡＢ信
号：−ＩＮＴ０〜−ＩＮＴＮ−１） ＰＭＩ＃０〜ＰＭＩ＃３の応答有効割り込み（ＧＡＢ信
号：−ＲＶ０〜−ＲＶＮ−１） ＧＡＭ入力パケット閾値割り込み（ＧＡＢ信号：−ＩＮ
ＴＮ） 閾値以下のフリー・バッファ割り込み（ＧＡＢ信号：Ｂ
ＥＬＯＷ） 閾値以上の非同期バッファ割り込み（ＧＡＢ信号：ＡＢ
ＡＢＶ） 事象ＦＩＦＯ１／２フル割り込み（ＧＡＢ信号：ＥＦ＿
ＨＦ） 待ち行列アドレスと一致した待ち行列状況レジスタ変更
割り込み（ＧＡＢ信号：ＱＳＲＣ、ＱＡ０〜ＱＡ２） ＰＭ１６のＥＣＣ１ビット・エラー割り込み（ＧＡＢ信
号：−ＩＮＴＮ＋１） Ｐローカル・メモリ２２のＥＣＣ１ビット・エラー割り
込み Ｐローカル・メモリ２２のＥＣＣ２ビット・エラー割り
込み 更に、Ｐ１４の割り込みコントローラは、次の動作要件
をもサポートしなければならない。 割り込み状況レジスタ： この３２ビットの割り込
み状況レジスタは、割り込みが生成されたときに、どの
割り込み源が付勢されていたかを指示する。このレジス
タは、Ｐ１４によって読み出し可能でなければならず、
Ｐ１４は、このレジスタに‘ゼロ’を書込むことによっ
て、これをクリア可能でなければならない。 プログラム可能な割り込み優先順位： この割り込
みコントローラは、各割り込み源の優先順位を、Ｐ１４
がプログラムできるようにしなければならない。 プログラム可能な割り込みマスク： Ｐ１４は、そ
の選択に応じて、或る優先順位以下の任意の割り込みを
マスクする能力を持たなければならない。 プログラム可能な割り込み源フォーマット： 割り
込み源には、「ハイ」が付勢状態であるものと「ロー」
が付勢状態であるものとがあり、またエッジ・センシテ
ィブのものとレベル・センシティブのものとがある。こ
の割り込みコントローラは、これらの４つの割り込みフ
ォーマットの異なる組み合わせをサポート可能でなけれ
ばならず、また各割り込み源ごとにＰ１４がフォーマッ
トを個々に選択することを可能にしなければならない。
【０３２８】（６）Ｐアドレス・デコーダ Ｐアドレス・デコーダによって遂行される機能は、Ｐ１
４のアクセス要求を復号して、目標のバス・スレーブに
対して適当な制御信号を生成することである。
【０３２９】（７）パリティ生成 Ｐ１４からの任意のＧＡＢアクセスについて、ＧＡＢ１
２のアドレス・バス上に奇数パリティを生成しなければ
ならない。もし、このアクセスが書き込み動作であれ
ば、ＧＡＢ１２のデータ・バス上にも奇数パリティを生
成しなければならない。他方、このアクセスが読み出し
動作であれば、如何なるデータ・パリティも生成されな
い。パリティは、ＧＡＢ１２用のモニタ（ＧＡＭ１８）
によって検査される。もし、一のパリティ・エラーが検
知されるのであれば、このモニタは、一のバス・エラー
を発生し、そして進行中のプロセスが直ちに打ち切られ
る（詳細については、§８．４の「ＧＡＢ１２のアイソ
レータ２４」を参照）。
【０３３０】§８．４： ＧＡＢ１２のアイソレータ２
４ このアイソレータ２４は、３８６プロセッサのローカル
・バス４０とＧＡＢ１２との間の信号分離を提供するの
みならず、次の機能をも提供する。
【０３３１】（１）ＰＭ１６のキャッシュ・バッファ・
コントローラ ＧＡＢ１２の制御権の争奪を減少させ、Ｐ１４によるパ
ケット・ヘッダ情報の処理を高速化するためには、１つ
以上のスヌープ式キャッシュ・バッファの３２バイト・
バンクが必要となる。このスヌープ式キャッシュ・バッ
ファは、次のように動作する。
【０３３２】 Ｐ１４がＰＭ１６に対して最初の読み
出し要求を行う場合、キャッシュ・バッファ・コントロ
ーラは、３２バイトのデータがＰＭ１６から読み出され
るか、又はその読み出し要求のアドレスが３２バイト境
界に達するまで、ＰＭ１６に対してバースト読み出し要
求を行う。その後、ＰＭ１６から読み出されたデータ
が、キャッシュ・バッファに記憶される。
【０３３３】 それ以降、Ｐ１４がＰＭ１６のアクセ
ス要求を行うたびに、キャッシュ・バッファ・コントロ
ーラは、そのアクセス・アドレスを検査して、キャッシ
ュ・ヒットが存在するか否かを調べる。もし、一のキャ
ッシュ・ヒットが存在し且つこのアクセス要求が読み出
し要求であれば、キャッシュ・バッファ・コントローラ
は、キャッシュ・バッファ内に記憶されたデータをＰ１
４に直ちに戻す。もし、キャッシュ・ヒットが存在する
が、このアクセス要求が書き込み要求であれば、キャッ
シュ・バッファ・コントローラは、新しいデータをキャ
ッシュ・バッファに書き込み、キャッシュを「ダーテ
ィ」としてマークする。他方、Ｐ１４のアクセス要求が
キャッシュ・ミスを生じさせるのであれば、キャッシュ
・バッファ・コントローラは、先ずそのキャッシュ・バ
ッファが「ダーティ」であるか否かを検査する。もし、
キャッシュ・バッファが「ダーティ」であれば、キャッ
シュ・バッファ・コントローラは、キャッシュ・バッフ
ァ内の全てのデータをＰＭ１６に書き戻し、キャッシュ
・バッファをフラッシュした後に、新しいキャッシュ・
サイクルを開始する。
【０３３４】（２）ＧＡＢ１２のエラー・ハンドラ §４．０の「汎用アダプタ・マネージャ（ＧＡＭ）１
８」で既述したように、ＧＡＢ１２上のエラーは、次の
場合にいつでも発生することがある。バス・パリティ・
エラーが存在するＧＡＢ１２の制御権当たりのバス・サ
イクルの数が限界を超える特定の実現形態によって決定
される他の条件
【０３３５】バス・エラー信号が付勢される場合、汎用
アダプタ内のＧＡＭ１８と全てのＰＭＩ２０は、直ちに
進行中の任意のプロセスを打ち切る。また、このバス・
エラー・ハンドラは、Ｐ１４に対してマスク不能割り込
みを生成しなければならない。ＧＡＢ１２のバス・エラ
ー割り込みがＰ１４によって受け取られる場合、Ｐ１４
は、直ちにそのパケット処理を放棄し、ホストにそのエ
ラーを報告した後、（実現形態により必要とされている
ことを条件として）エラー回復手順を開始しなければな
らない。
【０３３６】§８．５： ＧＡＭローカル・バス２８の
アイソレータ２６ このアイソレータ２６が遂行する機能には、次の２つが
ある。 （１）３８６プロセッサのローカル・バス４０とＧＡＭ
ローカル・バス２８との間の信号分離 （２）ＧＡＭローカル・バス２８の制御権の争奪の調停
【図面の簡単な説明】
【図１】本発明に従った汎用アダプタの主要な構成要素
を示す概略ブロック図である。
【図２】汎用アダプタ内のバッファ／パケット／待ち行
列の関係を示し、更に詳細に説明すれば、諸バッファが
諸パケットへ編成され、諸パケットが諸待ち行列へ編成
される態様を示す図である。
【図３】汎用アダプタ・マネージャ（ＧＡＭ）内のマル
チキャスト・パケットの構造を示す図である。
【図４】汎用アダプタ・マネージャ（ＧＡＭ）の状態マ
シン内でパケットが存在することができる主要な状態を
示す図である。
【図５】単一の読み出し及び書き込み動作中の信号の相
互作用を示す図である。
【図６】ストリーム・モードの読み出し動作中の信号の
相互作用を示す図である。
【図７】ストリーム・モードの書き込み動作中の信号の
相互作用を示す図である。
【図８】ストリーム・モードのパイプライン式読み出し
動作の信号の相互作用を示すとともに、低速のバス・ス
レーブが、ストリーム・モード信号を使用して、その読
み出し動作をパイプライン化する方法を示す図である。
【図９】パケット・メモリ・インタフェース（ＰＭＩ）
の汎用部分の概略ブロック図である。
【図１０】汎用アダプタ・バス（ＧＡＢ）のアドレス空
間の割り当てを示す図である。
【図１１】パケット・メモリ・インタフェース（ＰＭ
Ｉ）内にある通信フロント・エンド・インタフェースを
示す図である。
【図１２】通信フロント・エンドからパケット・メモリ
・インタフェース（ＰＭＩ）を介するデータ経路を示す
とともに、入力チャネルとそれから入力データの供給を
受ける待ち行列との関係を概略的に示す図である。
【図１３】パケット・メモリ・インタフェース（ＰＭ
Ｉ）による、諸待ち行列と諸出力制御チャネルとの間の
マッピングの例を示す図である。
【符号の説明】
１２ 汎用アダプタ・バス（ＧＡＢ） １４ プロセッサ（Ｐ）及び補助回路 １６ パケット・メモリ（ＰＭ）及びそのコントローラ １８ 汎用アダプタ・マネージャ（ＧＡＭ） ２０ パケット・メモリ・インタフェース（ＰＭＩ） ２２ プロセッサ（Ｐ）ローカル・メモリ及びそのコン
トローラ ２４ アイソレータ ２６ アイソレータ ３０ ＧＡＭローカル・メモリ ３２ バッファ ３４ パケット ３６ 待ち行列 ３８ ＧＡＭローカル・バス ４０ プロセッサ（Ｐ）ローカル・バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギャリー・スコット・デルプ アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、クロトン・ハイ ツ・ロード、ルート１、ボックス123 (72)発明者 ハナフィー・エル＝サイード・メレイス アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、イースタン・ク ローズ 325番地 (72)発明者 ラファエル・マンティラ・モンタルヴォ アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、ファーサンド・ ドライブ 2584番地 (72)発明者 デーヴィッド・イズリアル・セイドマン アメリカ合衆国10023、ニューヨーク州 ニューヨーク、ウエスト・エンド・アヴ ェニュー 142番地 (72)発明者 アハメド・ナスレッディン・タンタウィ アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、チェストナッ ト・コート 397番地 (72)発明者 ドミニク・アンソニー・ズンボ アメリカ合衆国10604、ニューヨーク州 ホワイト・プレーンズ、マディソン・ス トリート 35番地 (56)参考文献 特開 平１−181355（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】バス、チャネル、プロセッサ、交換装置及
    び通信ネットワークのうち少なくとも２つの間で、ヘッ
    ダ情報部及びデータ部を含む可変長のデータ・パケット
    によってデータが搬送されるデータ通信のための統一ア
    ーキテクチャを提供する汎用アダプタにおいて、 データ・パケットの前記ヘッダ情報部を処理するための
    プロセッサを含み、パケット・メモリ手段に記憶された
    データ・パケットをアクセスすることができるプロセッ
    サ・サブシステムを備え、 前記パケット・メモリ手段は、複数のバッファに分割さ
    れていて、前記汎用アダプタの少なくとも１つの入出力
    ポートに到着するデータ・パケットを、その長さに応じ
    て、１つ以上の前記バッファ内に記憶するように構成さ
    れており、 更に、前記プロセッサ・サブシステムによる処理のた
    め、又は前記少なくとも１つの入出力ポートとの転送の
    ために、前記複数のバッファを各データ・パケット対応
    に連係してこれらのバッファのグループに対応するデー
    タ・パケットに編成し且つ複数の前記データ・パケット
    を各待ち行列対応に連係してこれらのデータ・パケット
    のグループに対応する待ち行列に編成することによっ
    て、各データ・パケットを編成する前記複数のバッファ
    の連係リストを下位の階層レベルとし且つ各待ち行列を
    編成する前記複数のデータ・パケットの連係リストを上
    位の階層レベルとする多レベルの階層的なデータ構造を
    前記パケット・メモリ手段内に実現することを含む、前
    記汎用アダプタの複数の管理機能を遂行するとともに、
    当該待ち行列のエンキュー及びデキュー動作並びに前記
    パケット・メモリ手段の管理動作が原子的に遂行される
    ように、当該複数の管理機能を同期させるための汎用ア
    ダプタ・マネージャ手段と、 前記少なくとも１つの入出力ポートに対応して設けら
    れ、一のデータ・パケットが当該対応する入出力ポート
    で受信されるとき、このデータ・パケットが前記パケッ
    ト・メモリ手段に転送され且つ処理のために待ち行列化
    されるように、前記パケット・メモリ手段との間でデー
    タ・パケットの転送を行うためのパケット・メモリ・イ
    ンタフェースとを備えた、汎用アダプタ。
  2. 【請求項２】前記プロセッサ・サブシステム、前記パケ
    ット・メモリ手段、前記汎用アダプタ・マネージャ手段
    及び前記少なくとも１つの入出力ポートを相互接続する
    ための汎用アダプタ・バスを含むことを特徴とする請求
    項１記載の汎用アダプタ。
  3. 【請求項３】前記汎用アダプタ・マネージャ手段は、前
    記多レベルの階層的なデータ構造を記憶するためのロー
    カル・メモリ手段と、当該汎用アダプタ・マネージャ手
    段及び当該ローカル・メモリ手段を相互接続するための
    ローカル・バスとを含むことを特徴とする請求項１記載
    の汎用アダプタ。
  4. 【請求項４】各パケット・メモリ・インタフェースは、
    前記少なくとも１つの入出力ポートに当該入出力ポート
    とは異なるデータ伝送速度を有する接続装置を相互接続
    できるようにするための速度調整用のステージング・バ
    ッファを含むことを特徴とする請求項１記載の汎用アダ
    プタ。
  5. 【請求項５】前記パケット・メモリ手段の前記複数のバ
    ッファは、１つ以上のバッファ・プールに含まれ、当該
    各プール内の各バッファは、それぞれ同一の一定サイズ
    を有することを特徴とする請求項１記載の汎用アダプ
    タ。
  6. 【請求項６】前記汎用アダプタ・マネージャ手段は、複
    数の待ち行列を編成し、当該待ち行列の各々は、所定の
    優先順位を有し且つ同じ入出力ポートを宛先とする複数
    のデータ・パケットの連係リスト、又は前記プロセッサ
    ・サブシステムによって同様に処理される複数のデータ
    ・パケットの連係リストから成ることを特徴とする請求
    項１記載の汎用アダプタ。
  7. 【請求項７】前記パケット・メモリ手段は、前記プロセ
    ッサ用の複数の待ち行列と、前記パケット・メモリ・イ
    ンタフェース用の複数の出力待ち行列を含むことを特徴
    とする請求項１記載の汎用アダプタ。
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