JP2514789B2 - 診断保護回路および診断保護方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、回路開放および短絡の検知および反応に関
するものである。さらに詳しくは、中央電子コントロー
ラすなわちマイクロプロセツサによつて制御される負荷
回路網に関するものである。

本発明の回路および方法において、負荷回路網に信号
を送つた後、負荷回路網の状態を監視するために、電子
コントローラからの入出力部が用いられる。命令信号が
監視状態と比較された後、診断および／または保護の決
定が電子コントローラによつて行われる。

多くの複合自動・情報処理およびロボット制御システ
ムにおいて、中央電子コントローラの出力は、種々の遠
隔位置にあるモータやソレノイド等の負荷を有する回路
網に接続される。コントローラ内の出力素子は、明らか
に、いろいろな原因による偶然の短絡や回路開放によつ
て、損傷を受けやすい。

出力トランジスタを短絡や回路開放から保護するため
に、検知抵抗を通して出力電流を監視するシヤツトダウ
ン回路がときどき付加される。しかし、この方法ではコ
ストが相当がかかつて出力回路が複雑になり、しかも、
回路が負荷を十分に駆動するために必要な最小電圧が高
くなる。

このようなシステムにおいてはある程度の「自己診
断」能力をもつことが、非常に望ましい。シヤツトダウ
ン回路が作動することは短絡していることの表示であ
り、回路開放の場合も同様である。回路開放を検知する
能力も応用するものの種類によっては重要なものとな
る。回路開放の表示は単に修理を簡単化する他、操作を
続行できるように余分のシステム素子を使い始めるのに
用いられ得る。あるいはまた、システムを切るためにも
用いられ得る。

回路開放の検知は、電流検知抵抗を用いる電流モニタ
ー回路によつてなされることがある。あるいは、負荷の
電圧を検知することによつても、なされる。しかし、こ
の方法もまたコストが相当がかり、システムが複雑にな
り、操作の質を下げる。

本発明の目的は、短絡した負荷から負荷回路及び負荷
ドライバを保護し、非常に安価な短絡・開放した両負荷
を検知することのできる回路および方法を提供すること
にある。

本発明において、現在のたいていのマイクロプロセツ
サに見られるように３状態入出力ピン、またはそれと同
等のものが用いられる。３状態入出力ピンの特徴は、プ
ログラム制御によつてどんな時においても「入力」また
は「出力」のいずれかの状態を取り得ることにある。

「該入出力ピンは「入力」」状態のとき、外部に対して
高インピーダンスになつており、ピンに印加された電圧
はプロセツサによつて測定され得る。「出力」状態のと
き、入出力ピンの電圧はプロセツサによつて決定され
る。この「出力」状態においては、ピンは外部に対し低
インピーダンスを示す。

この３状態入出力ピンは、本発明の図面の第１〜４図
において、重なり合った２つのアンプの記号として示さ
れており、一方のアンプは「入力」を表わし、もう一方
のアンプは「出力」を表わしている。第１〜４図におい
て、３状態入出力ピンは符号20で示されている。

本発明はさらに正帰還手段及び比較手段を有する。比
較手段はドライバ手段への入力での電圧（該電圧は正帰
還手段により与えられて負荷状態の変化を反映してい
る）を、端子ピンが出力となったときにドライバ手段入
力即ち端子ピン出力に以前現れた電圧（該電圧はドライ
バ手段のあるべき状態例えばオン又はオフであり、状態
Ｓとして貯えてあったもの）と比較する。正帰還手段は
負荷の状態（短絡又は開放状態）を反映するとともに、
端子ピンが入力状態にある間にもドライバ手段が導通を
失わないように信号をラッチする機能を提供する。この
反映及びラッチはドライバ手段入力への正帰還により提
供される。端子ピンが入力であるときにドライバ手段へ
の入力に現れている電圧は、先にプログラムされ適用し
た電圧と比較される。電圧に差が検出されたならば、電
子コントローラは負荷に異常が生じていることを示す。
それは先にプログラム（計画）されたドライバ手段のあ
るべき状態（Ｓ）によって短絡又は回路開放の疑いがあ
る。電圧差が生じたときに、先のＳがドライバ手段は非
導通状態即ちトランジスターがオフであるべきことを示
していたのであれば回路の開放が生じている。先のＳが
トランジスターがオンであるべきことを示していたので
あれば負荷は短絡している。

以下、図によつて本発明を具体的に説明する。

第１図は、保護・診断能力を有さない３種の典型的な
コントローラ／ドライバ回路の概略構成図である。

同図において、３つの異なつたタイプのコントローラ
／ドライバ回路がＡ、ＢおよびＣとして示されている。
それぞれのタイプが、トランジスタまたはアンプの形で
ドライバ段を形成している。出力トランジスタ21、22、
23は、負荷25が短絡した場合、明らかに損傷を受けやす
い。いずれのタイプも、３状態入出力ピン20を有するマ
イクロプロセツサ24によつて、ドライバ回路が制御され
る。各ドライバ回路は負荷25を駆動する。電源電圧はV⁺
および5vというように表わされている。

同図において、出力トランジスタおよび負荷を導通し
続けるために、入出力ピン20は「出力」状態に留まつて
いなければならない。またしかし、入出力ピン20を「入
力」状態にして出力トランジスタと負荷の導通を失うこ
となしに、コントローラは入出力ピン20を通して導通を
果たすことができないということも明らかである。

たとえ、コントローラピン20が「入力」状態にあり、
出力トランジスタの状態を観察することができたとして
も、その状報を受け得る手段がない。

第２図は、第１図の回路を論理記号によつて表わした
図である。すなわち、第１図のコントローラ／ドライバ
回路が、説明をわかりやすくするため、第２図では論理
記号によつて表わされている。

タイプＡのドライバ回路は、インバータ30として表わ
され、入力が入出力ピン20に接続され、出力が負荷25に
接続され、負荷は電源電圧V⁺に接続されている。

タイプＢまたはタイプＣのドライバ回路は、タイプＡ
のインバータ30と同様にして通常のアンプが接続されて
いる。

第３図は、第２図の回路に正帰還回路を付加した図で
ある。

正帰還回路を付加したタイプＡのドライバ回路は、２
つの選択的な態様Ａ′とＡ″を有する。インバータ30が
第３図の両タイプＡ′、Ａ″中に示されている。

タイプＡ′に対する正帰還回路は、インバータ30に並
列に接続された。帰還抵抗29と直列のインバータ31とか
らなつている。タイプＡ″に対する正帰還回路は、イン
バータ30と直列に接続されたインバータ28と、インバー
タ30に並列に接続された帰還抵抗29とからなつている。
また、タイプＢまたはタイプＣのドライバ回路において
は、単に、通常のアンプ32に並列に帰還抵抗34を接続し
ているだけである。

まず、コントローラの入出力ピン20は出力状態とな
り、次いで適当な（例えばドライブ手段のオン／オフに
相当する）論理レベルの一方を出力する。この状態にお
いて、入出力ピン20の低インピーダンスは、正帰還回路
のもつと高いインピーダンスの影響に打ちかつことが期
待され得る。

ドライバ回路の状態がひとたび確立されると、入出力
ピン20は「入力」になる。この間、負荷に対する出力電
圧が「正」である間は、正帰還回路はこの論理信号をド
ライバ回路入力へ現れた電圧の値のまま戻してラッチ
し、出力の状態を先に確立した状態に維持する。しかし
負荷に対する出力電圧が正でなければ、入出力ピンが入
力状態となるや直ちに正帰還回路はドライバ回路の入力
を変化させる。

上記回路および方法の診断利点について述べると、短
時間入出力ピン20が「出力」になるストローブ作用によ
るコントローラによつて、ある状態が確立されるという
ことである。ストローブの後、コントローラは入出力ピ
ン20を「入力」位置にして、周期的に電圧状態をチエツ
クする。ピンの状態がストローブ・パルスの論理レベル
と同一であれば、ドライバ回路の電圧出力は「真」であ
る。同一の論理でなければ「誤」である。

出力トランジスタが「オン」のとき、負荷が短絡する
と、ドライバ回路の出力が「誤」になる。偶発的な漏れ
電流を防ぐために適当なバイアス電圧をかけていれば、
出力トランジスタが「オフ」のとき、開放された負荷が
ドライバ回路の出力を「誤」にする。このようにして、
コントローラが欠陥状態を判別することができるので、
オペレータやサービス技術者に対し欠陥状態を指示する
ことができる。

保護の利点に関して言えば、負荷が短絡されるという
ことである。入出力ピン20が「入力」であるときはいつ
でも出力ドライバ回路は「オフ」にバイアスされ、印加
電圧の「大部分」が負荷よりもドライバ回路で電圧降下
するので、出力トランジスタはストローブ・パルスのあ
る間だけ導通される。

この印加電圧の「大部分」は、帰還回路の分割比を調
整することによつて、プログラム可能である。これらの
ストローブ・パルスは、マイクロセカンド（μｓ）のオ
ーダで非常に短く、パルス間隔は10ミリセカンド（10m
S）のオーダで長い。したがつて、デューテイ−サイク
ルは非常に小さい。

実際には、短絡電流はトランジスタのゲインによつて
制限される。したがつて、電力の瞬時値が非常に高い場
合でも、電力の平均値は低いので、トランジスタを損傷
しない。このようにして、回路が保護される。

さらに保護したい場合には、負荷の短絡を診断する
際、ドライバ回路の作動を停止させるように電子コント
ローラ（マイクロプロセツサ24）をプログラムすること
ができる。

第４図は、第３図の回路の実際的な構成を示す図であ
る。

基本的に、第４図の回路は、第３図の正帰還路を第１
図の回路に重ね合わせたものである。

すなわち、第３図の正帰還回路に付加して、第４図の
回路ではコンデンサ40に設け、出力線に数マイクロセカ
ンドの短い過渡電流が流れたとき、ドライバ−アンプの
状態が変化しないようにしている。

また、第３図の正帰還回路に付加して、第４図の回路
では、負荷25が「開放」状態にあるとき、入出力ピン20
に対し「ドライバ・オン」バイアスがかけられる。この
バイアス電圧は、漏れ電流および論理バイアス電流の影
響を打ち消すほど大きい。このバイアス電圧は、負荷25
が「開放」状態にあるときにのみ観測される信号を、ピ
ン20に供給する。抵抗42は、この機能を果たすために設
けられている。

負荷25が正常の状態にあるときアンペア（Ａ）のオー
ダの電流を流すのに対し、抵抗42は数マイクロアンペア
（μＡ）のオーダの電流しか流さないので、負荷の駆動
に対し何ら実質的に影響を及ぼさない。

電源電圧V⁺が5v以上であれば、正帰還回路は分圧器ま
たはそれと同様の手段を含み、マイクロプロセツサのピ
ン20に受容され得るレベルまで、帰還電圧の値を下げ
る。

第５図は、本発明の方法を説明するためのフローチヤ
ートである。

同図において、ブロツク49から始まる「無欠陥」セク
シヨンを参照することにより、本発報の方法がよく説明
され得る。

（１）第５図のブロック49は負荷が「無欠陥」であるド
ライバ状態（Ｓ）をセットする部分である。コントロー
ラはその３重状態入出力ピンを出力位置すなわち低イン
ピーダンス状態にする。

（２）次にコントローラは入出力ピンに接続している負
荷ドライバトランジスタの所望状態を決定する。

（３）負荷ドライバトランジスタの所望状態すなわちそ
の「オン」又は「オフ」にセットし、入出力ピンに接続
しているメモリにこのドライバ状態（Ｓ）を記憶する。

（４）コントローラは入出力ピンを通常の入力位置すな
わち高インピーダンス状態に戻す。

ブロック49を終了するとコントローラは本願発明と直
接には関係のない他のプロセッサルーチン（50）を通過
し、他の機能を発動させた後、回路に異常がなければブ
ロック51,52及び54を通過してブロック49を繰り返して
再監視又は新たなドライバ状態を設定するよう必要な前
記操作を行う。これが「無欠陥」ルーチンである。ブロ
ック51,52及び54は回路の異常判定ルーチンであって次
のように働く。

（５）コントローラ内のプロセッサはブロック49におい
て端子ピンに適用され、メモリに記憶されているドライ
バ（Ｓ）を呼び出す（ブロック51）。

（６）次に端子ピンから最新のドライバ状態を読み取る
（ブロック52）。端子ピンはブロック49の終部で入力位
置になっているから、ドライバの最新状態は帰還回路を
通して端子ピンから送り込まれる。

（７）プロセッサは上記（５）で得た、記憶されていた
前回のドライバ状態Ｓと上記（６）で得た帰還回路から
端子ピンを経て送られてくる最新のドライバ状態を比較
する（ブロック54）。

つまり「２つの状態は一致するか」とは、「帰還回路
から端子ピンを経て入ってくる最新（現在）のドライバ
状態」が「端子ピンに適用され、メモリに記憶された所
望のドライバ状態」と同じであるかどうかの比較確認を
する。

（８）この回答が「正」のとき、プロセッサは無欠陥を
確認し、上述のごとくブロック49へ戻り、回路負荷を再
監視する。一方、回答が「誤」の場合プロセッサは欠陥
対処ルーチンに進み（ブロック56）、その欠陥が短絡で
あるのか、それとも開放であるのかを決定する。このと
き状態Ｓが「ドライバはオフであるべき」を示しなが
ら、判断が「誤」であれば負荷は短絡していることを示
す。一方状態Ｓが「ドライバはオンであるべき」を示し
ながら判断が「誤」であれば、ドライバトランジスタに
電流は流れておらず、負荷が開放していることを示す。

判定はまずブロック56において、短絡位置、負荷のタ
イプおよびシステムの作動下でブロツク62の行為を決定
する諸条件に基づいて、コントローラはシステムのオペ
レータに警告し、保護処理を為さしめ、他の残りの回路
を使用し、あるいはロツク−アウト手段を用いてシステ
ムをシヤツト・ダウンさせる。他のプロセツサ・ルーチ
ン50も、進行され得る。

また、ブランチ66を通つて、「再トライ」することも
できる。

ここで、「欠陥対処」ブロツク56に戻ると、出力トラ
ンジスタが「オフ」のときには、ルーチンはブロツク60
に進み、負荷が開放状態にあるかもしれないことを記録
する。

そして、前記の短絡の場合と同様にしてブロツク62に
進み、回路負荷の性質に応じてブランチ66を通る。

以上、実施例に基づいて本発明を説明したが、本発明
は上記実施例に限定されず、特許請求の範囲に示された
技術的思想から逸脱しない範囲で、変形や変更を含むも
のである。

【図面の簡単な説明】

第１図は保護・診断能力を持たない３つのコントローラ
／ドライバ回路の概略構成図、第２図は第１図の回路を
論理記号で表わした図、第３図は第２図の回路に正帰還
回路を付加した回路の図、第４図は第３図の回路をより
具体的に表わした図、および第５図は本発明の方法を説
明するためのフロー・チヤートである。 20…３状態入出力ピン、24…マイクロプロセツサ、28,3
0,31…インバータ、32…アンプ、40…コンデンサ、42…
抵抗、49…「無欠陥」ブロツク、51、52、54…「欠陥チ
エツク」モード、56、58、60、62…「欠陥対処」モー
ド。

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】プログラム可能な電子コントローラ（24）
   に制御される、電源及びアースをもつシステム中に含ま
   れる負荷（25）の短絡又は開放状態を検知するための診
   断回路であって、 選択的に、端子ピンの電圧を電子コントローラによって
   監視可能にする高インピーダンス入力、又は電子コント
   ローラから電圧信号の出力を可能にする低インピーダン
   ス出力となるように構成された電子コントローラの端子
   ピン（20）、 該端子ピン（20）と接続される入力及び該負荷に接続さ
   れる出力をもつドライバ手段であって、該ドライバ手段
   は端子ピンが出力状態となっているときに端子ピンから
   の電圧信号に応答してオン又はオフのいずれかにスイッ
   チされるように構成されているものでありそれにより負
   荷は、電源及びアースに接続されることになり、該負荷
   は該ドライバ手段がオンのときに導通状態になり該ドラ
   イバ手段がオフのときは一般に非導通状態になるような
   したドライバ手段、 該ドライバ手段の出力と該端子ピン（20）とを接続し、
   端子ピンがコントローラへの入力状態となっているとき
   に該ドライバ手段出力の電圧を該端子ピンに結合するこ
   とにより負荷の状態を示す正帰還手段（29,34）であっ
   て、該ドライバ手段への入力に現れた電圧が負荷の短絡
   又は開放状態によって変化するようなした正帰還手段、
   及び、 該端子ピンが出力となったときに該電子コントローラに
   より該端子ピンに以前出力され記録されていた電圧と、
   該ドライバ手段への入力に現れた電圧とを比較して負荷
   の短絡又は開放状態を検知する比較手段、 を含む上記診断回路。
2. 【請求項２】ドライバ手段がアンプからなり、かつ、正
   帰還手段が抵抗からなる特許請求の範囲第１項記載の診
   断回路。
3. 【請求項３】ドライバ手段がインバータからなり、か
   つ、正帰還手段が抵抗と直列のインバータからなる特許
   請求の範囲第１項記載の診断回路。
4. 【請求項４】ドライバ手段が２つの直列インバータから
   なり、かつ、正帰還手段が抵抗からなる特許請求の範囲
   第１項記載の診断回路。
5. 【請求項５】ドライバ手段が抵抗と、エミッタが接地さ
   れコレクタが負荷の一方に接続され負荷のもう一方が電
   源に接続されたトランジスタと、該トランジスタのベー
   スと端子ピンとの間に接続された抵抗とからなり、か
   つ、正帰還手段が負荷とアース間に接続された抵抗分割
   回路と、入力が該抵抗分割回路の中点に接続されたイン
   バータと、抵抗分割回路の中点とアース間に接続された
   コンデンサと、インバータの出力と端子ピンとの間に接
   続された抵抗とからなる特許請求の範囲第１項記載の診
   断回路。
6. 【請求項６】ドライバ手段が入力が端子ピンに接続され
   たインバータと、コレクタが負荷の一方に接続されエミ
   ッタがアースされ、負荷のもう一方が電源に接続された
   トランジスタと、該トランジスタのベースとインバータ
   の出力との間に接続された抵抗とからなり、かつ、正帰
   還手段が負荷とインバータの入力との間に接続された抵
   抗と、インバータの入力とアース間に接続された並列の
   抵抗およびコンデンサとからなる特許請求の範囲第１項
   記載の診断回路。
7. 【請求項７】ドライバ手段がコレクタが負荷の一方に接
   続され、エミッタがアースされ、負荷のもう一方が電源
   に接続された第１のトランジスタと、エミッタが電源に
   接続された第２のトランジスタと、該第２のトランジス
   タのコレクタと第１のトランジスタのべースとの間に接
   続された抵抗と、第２のトランジスタのベースと端子ピ
   ンとの間に接続された抵抗とからなり、正帰還手段が負
   荷と端子ピンとの間に接続された抵抗と、端子ピンとア
   ース間に接続された並列の抵抗およびコンデンサとから
   なる特許請求の範囲第１項記載の診断回路。
8. 【請求項８】ドライバ手段がエミッタが電源に接続され
   コレクタが負荷に接続され負荷のもう一方がアースされ
   た第１のトランジスタと、該第１のトランジスタのコレ
   クタと電源との間に接続された抵抗と、エミッタがアー
   スされた第２のトランジスタと、該第２のトランジスタ
   のベースと端子ピンとの間に接続された抵抗と、第２の
   トランジスタのコレクタと第１のトランジスタのベース
   間に接続された抵抗とからなり、かつ、正帰還手段が負
   荷と端子ピンとの間に接続された抵抗と、端子ピンとア
   ース間に並列接続された抵抗およびコンデンサとからな
   る特許請求の範囲第１項記載の診断回路。
9. 【請求項９】電源、（電子コントローラに接続されてい
   る）外部の負荷を制御するための電子コントローラ（2
   4）、端子ピンと負荷との間の負荷ドライバ手段、及び
   負荷から端子ピンに戻る正帰還手段を有し、該電子コン
   トローラがメモリ装置及び３状態入出力端子ピン（20）
   を有し、そして該端子ピンが、該端子ピンに現れる信号
   の状態を監視するために１の入力状態となっているとき
   にコントローラ外部素子に対して高インピーダンスを示
   して且つコントローラ外部素子に対して高いか又は低い
   状態の信号を与えるために２安定出力状態となっている
   ときに低インピーダンスを示すように構成され、そして
   該正帰還手段のインピーダンスは、出力状態にあるとき
   の端子ピンのインピーダンスが正帰還手段のインピーダ
   ンスに打ちかってそれにより正帰還手段のラッチング効
   果に打ちかつように付与されたシステムに適用される、
   負荷の短絡又は開放状態を検知する方法であって、 該方法は、該３状態入出力ピンを、入力にして電子コン
   トローラにコントローラ外部素子からの信号の状態を端
   子ピンで監視させそして短期間の割り込み操作に基づい
   て２安定出力状態に変化させ、当該コントローラ外部素
   子に高レベルと低レベルの信号を与えるように操作し、 負荷の状態が端子ピンに帰還反映されるように、各負荷
   から端子ピンに正帰還させ、 ドライバ手段から負荷への信号の状態が端子ピンに帰還
   されるとき、さらにドライバ手段が同じ信号を送り続け
   て負荷状態をラッチするようにドライバ手段を制御し、 端子ピンが出力状態にあるとき、その端子ピンのインピ
   ーダンスが正帰還手段のインピーダンスに打ちかって、
   それによって正帰還手段のラッチング効果に打ちかつよ
   うにし、 負荷ドライバ手段にその状態を変化させるよう命令する
   ための出力信号を供給するに十分な期間の間、端子ピン
   を出力状態に設定し、その後入力状態にもどすようにタ
   イミングを設定し、 各負荷に対して正常な状態を貯え、かつ、ドライバ手段
   に正常な状態を提供し、 各負荷の現実の状態を監視し、 監視された状態を正常な状態と比較し、 回路の現実の状態が正しい状態にあるか否か決定するこ
   とからなることを特徴とする上記負荷の診断方法。
10. 【請求項１０】さらに、負荷から電源への回路を導通可
    能にするための入力および出力を有するドライバ手段が
    端子ピンと負荷との間に接続され、 負荷状態を反映するためにドライバ手段の出力からドラ
    イバ手段の入力へ戻す正帰還手段が負荷と端子ピンとの
    間に接続されてなる、特許請求の範囲第９項記載の方
    法。
11. 【請求項１１】ドライバ手段がアンプからなり、正帰還
    手段が抵抗からなる特許請求の範囲第10項記載の方法。
12. 【請求項１２】ドライバ手段がインバータからなり、正
    帰還手段が抵抗と直列のインバータからなる特許請求の
    範囲第10項記載の方法。
13. 【請求項１３】ドライバ手段が２つの直列インバータか
    らなり、正帰還手段が抵抗からなる特許請求の範囲第10
    項記載の方法。
14. 【請求項１４】ドライバ手段が抵抗と、 エミッタがアースされ、コレクタが負荷の一方に接続さ
    れ、負荷のもう一方が電源に接続されたトランジスタ
    と、 該トランジスタのベースと端子ピンとの間に接続された
    抵抗とからなり、 正帰還手段が負荷とアース間に接続された抵抗分割回路
    と、 入力が該抵抗分割回路の中点に接続されたインバータ
    と、 抵抗分割回路の中点とアース間に接続されたコンデンサ
    と、 インバータの出力と端子ピンとの間に接続された抵抗
    と、 からなる特許請求の範囲第10項記載の方法。
15. 【請求項１５】ドライバ手段が入力が端子ピンに接続さ
    れたインバータと、 コレクタが負荷の一方に接続されエミッタがアースさ
    れ、負荷のもう一方が電源に接続されたトランジスタ
    と、 該トランジスタのベースとインバータの出力との間に接
    続された抵抗とからなり、 正帰還手段が負荷とインバータの入力との間に接続され
    た抵抗と、 インバータの入力とアース間に並列接続された抵抗とコ
    ンデンサとからなる特許請求の範囲第10項記載の方法。
16. 【請求項１６】ドライバ手段がコレクタが負荷の一方に
    接続されエミッタがアースされ、負荷のもう一方が電源
    に接続された第１のトランジスタと、 エミッタが電源に接続された第２のトランジスタと、 該第２のトランジスタのコレクタと第１のトランジスタ
    のベースとの間に接続された抵抗と、 第２のトランジスタのベースと端子ピンとの間に接続さ
    れた抵抗とからなり、 正帰還手段が負荷と端子ピンの間に接続された抵抗と、 端子ピンとアース間に並列接続された抵抗とコンデンサ
    とからなる特許請求の範囲第10項記載の方法。
17. 【請求項１７】ドライバ手段がエミッタが電源に接続さ
    れコレクタが負荷に接続され負荷のもう一方がアースさ
    れた第１のトランジスタと、 該第１のトランジスタのコレクタと電源との間に接続さ
    れた抵抗と、 エミッタがアースされた第２のトランジスタと、 該第２のトランジスタのベースと端子ピンとの間に接続
    された抵抗と、 第２のトランジスタのコレクタと第１のトランジスタの
    ベース間に接続された抵抗とからなり、 正帰還手段が負荷と端子ピンの間に接続された抵抗と、 端子ピンとアース間に並列接続された抵抗およびコンデ
    ンサとからなる特許請求の範囲第10項記載の方法。