JPS58135471A - 複数負荷駆動回路の異常検出方法 - Google Patents
複数負荷駆動回路の異常検出方法Info
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- JPS58135471A JPS58135471A JP57017755A JP1775582A JPS58135471A JP S58135471 A JPS58135471 A JP S58135471A JP 57017755 A JP57017755 A JP 57017755A JP 1775582 A JP1775582 A JP 1775582A JP S58135471 A JPS58135471 A JP S58135471A
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- resistor
- loads
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/16571—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing AC or DC current with one threshold, e.g. load current, over-current, surge current or fault current
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明・は、同一電源に接続された複数の電気的負荷を
所定のシーケンスで駆動する複数負荷駆動回路における
異常検出方法に関する。
所定のシーケンスで駆動する複数負荷駆動回路における
異常検出方法に関する。
従来の複数負荷駆動回路においては、複数の負荷が接続
された電源の出力電流を監視し、これが一定値を越えた
とき、異常であると判断し、電源の出り路をヒユーズ、
ブレーカ等により遮断したり、あるいは、各負荷に、よ
って異常とされる電流値に大きな遠いがある場合にあっ
ては、各負荷ごとに異常電流検知回路を設けて、負荷に
流れる電流を監視し、異常を検出すると、その電流供給
を遮断していた。
された電源の出力電流を監視し、これが一定値を越えた
とき、異常であると判断し、電源の出り路をヒユーズ、
ブレーカ等により遮断したり、あるいは、各負荷に、よ
って異常とされる電流値に大きな遠いがある場合にあっ
ては、各負荷ごとに異常電流検知回路を設けて、負荷に
流れる電流を監視し、異常を検出すると、その電流供給
を遮断していた。
しかしながら、前者の異常検出方法では、各負荷ごとの
負荷電流監視をきめ細かく行えず、又、後者の異常検出
方法では、多数の異常電流検知回路を必要とし、構成が
複雑となり全体として高価になるという問題があった。
負荷電流監視をきめ細かく行えず、又、後者の異常検出
方法では、多数の異常電流検知回路を必要とし、構成が
複雑となり全体として高価になるという問題があった。
本発明は、このような問題に鑑みてなされたもので、そ
の目的は、構成を複雑にすることなく、きめ細かな異常
検出を行える異常検出方法を提供することにある。
の目的は、構成を複雑にすることなく、きめ細かな異常
検出を行える異常検出方法を提供することにある。
この目的を達成する本発明の異常検出方法は、複数の負
荷の共通の電源線に抵抗器を挿入接続し、該抵抗器に流
れる電流値が、実行中のシーケンスでの正常範囲を越え
るか否かを判別し、越えた場合に、異常と判断すること
を特徴とするものである。
荷の共通の電源線に抵抗器を挿入接続し、該抵抗器に流
れる電流値が、実行中のシーケンスでの正常範囲を越え
るか否かを判別し、越えた場合に、異常と判断すること
を特徴とするものである。
以下、図面を参照し本発明の詳細な説明する。
図は本発明方法を実施した複数負荷駆動回路の一実施例
を示す要部構成図である。図において、１は抵抗器、２
は差動増幅器、３はアナログ・ディジタル変換器（以下
、ＡＤ変換器と略ｔ）、４はマイクロコンピュータの中
央処理装置等からなる制御部（以下、ＣＰＵと略す）、
５１．５２．５３．・・・は電気的負荷、６重、６２１
６３１・・・はスイッチング素子としてのトランジスタ
、７はメモリ、８は電源、９＋ 、９２ 。
を示す要部構成図である。図において、１は抵抗器、２
は差動増幅器、３はアナログ・ディジタル変換器（以下
、ＡＤ変換器と略ｔ）、４はマイクロコンピュータの中
央処理装置等からなる制御部（以下、ＣＰＵと略す）、
５１．５２．５３．・・・は電気的負荷、６重、６２１
６３１・・・はスイッチング素子としてのトランジスタ
、７はメモリ、８は電源、９＋ 、９２ 。
９３、・・・はバッファである。電源８は、抵抗器１を
介して各負荷５ｓ ＋ ５２ ＋ ５ｓ Ｊ・・・に共
通に接続され、又、各負荷５＋ 、５２．５３は、トラ
ンジスタ６＋ 、６２．６ｓを介して、接地されている
。抵抗器１に生ずる電圧降下は、差動増幅器２で検出さ
れ、そのアナログ電圧は、ＡＤ変換器３においてディジ
タル量に変換される。ＣＰ’Ｕ４は、ＡＤ変換器３の出
力を読み取り、メモリ７に予め記憶された異常基準−と
比較し、その基準値を越えた場合には、異常検知信号を
出力するものである。この、異常検知信号は、図示しな
い警報装置に与えられ、そこでランプ表示等により、異
常表示若しくは警報が発せられるようになっている。尚
、ＣＰＬｊ４は、所定のシーケンスでもって、トランジ
スタ６１゜６２ ＋ ６ｉ ＊・・・をＯＮ・０ＦＦＬ
、負結５１゜５２ 、５３ 、・・・を駆動することを
主たる任務とするもので、この駆動のための出力信号は
、それぞれバッファ９１＊９２＋９３＋・・・を介して
、トランジスタ６ｒ ＋ ６２ ＋ ６ｓ ＊・・・の
各ベースに供給されている。
介して各負荷５ｓ ＋ ５２ ＋ ５ｓ Ｊ・・・に共
通に接続され、又、各負荷５＋ 、５２．５３は、トラ
ンジスタ６＋ 、６２．６ｓを介して、接地されている
。抵抗器１に生ずる電圧降下は、差動増幅器２で検出さ
れ、そのアナログ電圧は、ＡＤ変換器３においてディジ
タル量に変換される。ＣＰ’Ｕ４は、ＡＤ変換器３の出
力を読み取り、メモリ７に予め記憶された異常基準−と
比較し、その基準値を越えた場合には、異常検知信号を
出力するものである。この、異常検知信号は、図示しな
い警報装置に与えられ、そこでランプ表示等により、異
常表示若しくは警報が発せられるようになっている。尚
、ＣＰＬｊ４は、所定のシーケンスでもって、トランジ
スタ６１゜６２ ＋ ６ｉ ＊・・・をＯＮ・０ＦＦＬ
、負結５１゜５２ 、５３ 、・・・を駆動することを
主たる任務とするもので、この駆動のための出力信号は
、それぞれバッファ９１＊９２＋９３＋・・・を介して
、トランジスタ６ｒ ＋ ６２ ＋ ６ｓ ＊・・・の
各ベースに供給されている。
このような構成の複数負荷駆動回路における異常検出動
作を次に説明する。先ず、ＣＰＵ４により負荷の１つだ
けが駆動されている場合について述べる。今、トランジ
スタ６１のみが付勢されＯＮ状態にあるとすると、負荷
５１が通電状態にあり、抵抗器１には負荷５１の負荷電
流に比例した電圧降下が生じ、この電圧が差動増幅器２
で検出され、適宜に増幅された後、ＡＤ変換器３でディ
ジタル信号に変換される。ＣＰＵ４は、この値（負荷電
流に対応する値）を読み込むと銭に、メモリ７に予め記
憶された負？Ｒ５１の異常基準値を読み出し、両者の大
小を比較する。ＡＤ変換器３の出力が前記基準値を越え
ている場合は、負荷５１への通電を中止するため、トラ
ンジスタ６□をＯＦＦ状態にする。
作を次に説明する。先ず、ＣＰＵ４により負荷の１つだ
けが駆動されている場合について述べる。今、トランジ
スタ６１のみが付勢されＯＮ状態にあるとすると、負荷
５１が通電状態にあり、抵抗器１には負荷５１の負荷電
流に比例した電圧降下が生じ、この電圧が差動増幅器２
で検出され、適宜に増幅された後、ＡＤ変換器３でディ
ジタル信号に変換される。ＣＰＵ４は、この値（負荷電
流に対応する値）を読み込むと銭に、メモリ７に予め記
憶された負？Ｒ５１の異常基準値を読み出し、両者の大
小を比較する。ＡＤ変換器３の出力が前記基準値を越え
ている場合は、負荷５１への通電を中止するため、トラ
ンジスタ６□をＯＦＦ状態にする。
又、これと同時に、外部に異常検知信号を出力し、異常
を表示・警報する。
を表示・警報する。
他の負荷が駆動されている場合であっても、上述と同様
な動作を行って、該当負荷の異常を検出する。尚、この
異常検出は各負荷が単独で駆動されているに限らず、同
時に２つ以上の負荷が駆動されている場合についても行
われる。
な動作を行って、該当負荷の異常を検出する。尚、この
異常検出は各負荷が単独で駆動されているに限らず、同
時に２つ以上の負荷が駆動されている場合についても行
われる。
この場合は、ＡＤ変換器３の出力と、該当負荷の各基準
値の和とを比較することにより、異常を検出する。
値の和とを比較することにより、異常を検出する。
次に、具体的数値例によって異常検出方法を説明する。
抵抗器１の抵抗値を０．１０、差動増幅器２の増幅率を
１９．６倍とし、又、ＡＤ変換器３は入力５ｖのとき８
ビツトで’ Ｆ Ｆ ”（１６進表記）を出力するもの
とする（従って、抵抗器１に２．５５Ａ流れたとき、Ａ
Ｄ変換器３の入力は５ＶとなりＣＰＵ４には°“ＦＦ”
が入力される）。又、異常基準値を、負荷５１について
は、０．８Ａ（１６進数で“５０”）、負荷５２につい
ては１．２Ａ（１６進数で“７８”）とする。尚、正常
時の電流は、負荷５１が０．５Ａ１負荷５２が０．８Ａ
であるものとする。
１９．６倍とし、又、ＡＤ変換器３は入力５ｖのとき８
ビツトで’ Ｆ Ｆ ”（１６進表記）を出力するもの
とする（従って、抵抗器１に２．５５Ａ流れたとき、Ａ
Ｄ変換器３の入力は５ＶとなりＣＰＵ４には°“ＦＦ”
が入力される）。又、異常基準値を、負荷５１について
は、０．８Ａ（１６進数で“５０”）、負荷５２につい
ては１．２Ａ（１６進数で“７８”）とする。尚、正常
時の電流は、負荷５１が０．５Ａ１負荷５２が０．８Ａ
であるものとする。
このような条件の下で、負荷電流に対するＣＰＵ４の処
理の関係を示せば次表の通りである。
理の関係を示せば次表の通りである。
表中、＊印は異常を示す。
場合５及び６のように、２つの負荷が通電状態にある場
合は、異常基準値としては’ ５０ ”ト” ７８”の
和゛Ｃ８”を採用して一比較することとなる。
合は、異常基準値としては’ ５０ ”ト” ７８”の
和゛Ｃ８”を採用して一比較することとなる。
尚、電源出力電圧が定電圧化されていない場合は、負荷
電圧の変動を測定し、異常基準値を補正することにより
、異常基準値と通常値とのマージンを小さくし、異常検
出を精密に行うことができる。
電圧の変動を測定し、異常基準値を補正することにより
、異常基準値と通常値とのマージンを小さくし、異常検
出を精密に行うことができる。
又、抵抗器に流れる電流と異常基準値との比較はＣＰＵ
で行ってもよいが、ＣＰＵ以外で行ってもよい。この場
合は、例えばＡＤ変換器は除去し、ＣＰＵに読み出され
たメモリ内の基準値をディジタル・アナログ変換器を介
してアナログ信号に変換し、これをアナ［１グ比較器に
おいて差動増幅器の出力と比較するように構成する。
で行ってもよいが、ＣＰＵ以外で行ってもよい。この場
合は、例えばＡＤ変換器は除去し、ＣＰＵに読み出され
たメモリ内の基準値をディジタル・アナログ変換器を介
してアナログ信号に変換し、これをアナ［１グ比較器に
おいて差動増幅器の出力と比較するように構成する。
更に、上記実施例では負荷電流の増加についての異常の
みを検出する場合を示したが、負荷電流の減少について
の異常についても同様に検出できる。
みを検出する場合を示したが、負荷電流の減少について
の異常についても同様に検出できる。
又、前述の異常検知のための抵抗は、一つの機器中一つ
に限るものではなく、各々駆動口荷をブロックに分け、
最適の異常基準値をそれぞれに設定してもよい。
に限るものではなく、各々駆動口荷をブロックに分け、
最適の異常基準値をそれぞれに設定してもよい。
以上説明したように、本発明方法によれば、構成を複雑
にすることなく、きめ細かな異常検出を行うことができ
る。
にすることなく、きめ細かな異常検出を行うことができ
る。
更に、これらの複数負荷駆動回路を有する種々の機器に
おいて、複写装置等における非複写動作時の如く、非動
作時に本発明の複数負荷駆動回路異常検出方法を用いる
ことができることは勿論である。
おいて、複写装置等における非複写動作時の如く、非動
作時に本発明の複数負荷駆動回路異常検出方法を用いる
ことができることは勿論である。
図は本発明方法を実施した複数負荷駆動回路の一実施例
を示す要部構成図である。 １・・・抵抗器 ２・・・差動増幅器３・・・
ＡＤ変換器 ４・・・ＣＰＵ５１＋１５２．５ ｓ
・・・電気的負荷６１．６２．６ｓ・・・トランジスタ ７・・・メモリ ８・・・電源９ｓ 、９２．
９３．・・・バッファ
を示す要部構成図である。 １・・・抵抗器 ２・・・差動増幅器３・・・
ＡＤ変換器 ４・・・ＣＰＵ５１＋１５２．５ ｓ
・・・電気的負荷６１．６２．６ｓ・・・トランジスタ ７・・・メモリ ８・・・電源９ｓ 、９２．
９３．・・・バッファ
Claims (1)
- 同一電源に接続された複数の電気的負荷を所定のシーケ
ンスで駆動する複数負荷駆動回路において、前記複数の
負荷の共通の電源線に抵抗器を挿入接続し、該抵抗器に
流れる電流値が、実行中のシーケンスでの正常範囲を越
えるか否かを判別し、越えた場合に、異常と判断するこ
とを特徴とする複数負荷駆動回路の異常検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017755A JPS58135471A (ja) | 1982-02-05 | 1982-02-05 | 複数負荷駆動回路の異常検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017755A JPS58135471A (ja) | 1982-02-05 | 1982-02-05 | 複数負荷駆動回路の異常検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135471A true JPS58135471A (ja) | 1983-08-12 |
Family
ID=11952541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017755A Pending JPS58135471A (ja) | 1982-02-05 | 1982-02-05 | 複数負荷駆動回路の異常検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909275B2 (en) * | 2003-02-24 | 2005-06-21 | Elmos Semiconductor Ag | Electrical circuit for driving a load |
-
1982
- 1982-02-05 JP JP57017755A patent/JPS58135471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909275B2 (en) * | 2003-02-24 | 2005-06-21 | Elmos Semiconductor Ag | Electrical circuit for driving a load |
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