JP2511875B2 - 電荷結合半導体装置の製造方法 - Google Patents

電荷結合半導体装置の製造方法

Info

Publication number
JP2511875B2
JP2511875B2 JP61105011A JP10501186A JP2511875B2 JP 2511875 B2 JP2511875 B2 JP 2511875B2 JP 61105011 A JP61105011 A JP 61105011A JP 10501186 A JP10501186 A JP 10501186A JP 2511875 B2 JP2511875 B2 JP 2511875B2
Authority
JP
Japan
Prior art keywords
layer
silicon
charge
semiconductor device
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61105011A
Other languages
English (en)
Other versions
JPS61263272A (ja
Inventor
ヤン・ウイレム・スロットブーム
ヘンリカス・ホデフリダス・ラファエル・マース
カジミエルツ・アシンスキー
ヘールト・ヤン・トーマス・ダフィドス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPS61263272A publication Critical patent/JPS61263272A/ja
Application granted granted Critical
Publication of JP2511875B2 publication Critical patent/JP2511875B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66946—Charge transfer devices
    • H01L29/66954—Charge transfer devices with an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42396—Gate electrodes for field effect devices for charge coupled devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は情報電荷を蓄積および転送する複数の電極を
有する電荷結合半導体装置であって、これらの電極は単
一の珪素層から形成された同一平面の珪素細条の形態を
しており、これらの細条は絶縁層上に位置し且つ互いに
溝によって分離されており、これらの溝は少なくとも部
分的に酸化珪素で充填されており、これらの溝の幅は前
記の珪素細条よりも幅狭で多くとも１μｍである電荷結
合半導体装置を製造する方法に関するものである。
上述した種類の電荷結合半導体装置およびその製造方
法は米国特許第4449287号から既知である。
この米国特許明細書に記載された方法は電荷転送に用
いる電極が、これらを互いに重ねる必要がないように一
平面内に且つ極めて小さい相対距離（１μｍよりも小さ
い距離）で位置するようにした極めて小さなメモリセル
を有する電荷結合半導体装置を製造すものである。電極
は極めて狭い溝により互いに分離されており、これら溝
はしばしば熱酸化されている。これらの溝は、これらが
しばしば酸化物で完全に充填される程度に狭い。
電荷蓄積に用いる電極（以後蓄積電極と称する）は別
として、通常CCDと称する電荷結合半導体装置にはしば
しば１つ以上の他の電極が必要である。転送電極と称す
るこれらの電極は電荷蓄積には用いられず、電位を電荷
転送の方向に変え、電荷を所望方向に転送させるように
する為のものである。
このような転送電極は蓄積電極間に位置し、従って追
加の量の空間を必要とする。更に，これら転送電極はし
ばしば少なくとも部分的に蓄積電極の平面とは異なる平
面内に位置する。前記の米国特許第4449287号明細書に
よる方法においては、メモリセル当りの寸法を可能な限
り最小にすることを目的としている為、上述したことは
著しい欠点となる。転送電極が蓄積電極と同じ平面内に
位置しない場合には、金属化処理中にステップカバレー
ジ（step coverage）の問題が追加的に生じるおそれが
ある。
本発明の目的は特に、転送電極の存在によって追加の
量の空間を全く或いは殆ど必要とせず、転送電極が実際
的に蓄積電極と同じ平面内に位置し、転送電極の下側の
絶縁層の厚さが、ある場合に望ましいように蓄積電極の
下側の絶縁層の厚さにほぼ等しくした前述した種類の電
荷結合半導体装置の転送電極を形成する極めて有効な方
法を提供せんとするにある。
本発明は、電荷結合半導体装置を製造するに当り、第
１珪素層、耐酸化層およひ第２珪素層を電気絶縁層上に
順次に設け、その後平行な多数の珪素細条を有するパタ
ーンに応じて前記の第２珪素層を腐食し、次にこの第２
珪素層を部分的に酸化してその酸化縁部を形成し、その
後前記の耐酸化層の非被覆部分を、次に、露出した酸化
珪素をそれぞれ腐食除去し、次に熱酸化を行い、耐酸化
層の非被覆部分を選択的に除去し、これにより露出した
第１珪素層の部分を貫通する溝を、電荷転送の作用をす
る多数の電極を形成する為に腐食形成し、次に少なくと
も２つの電極間で溝の壁部を表面的にのみ酸化し、その
後電極の上方に導電層を設け、この導電層により前記の
溝を充填し、前記の溝内に存在する前記の導電層の部分
のみが残存するまでこの導電層をその表面全体に亘って
腐食し、導電層の前記の部分を以って転送電極を構成す
るようにすることを特徴とする。
本発明は特に、転送電極は電荷を蓄積する作用をしな
い為にこれら転送電極を極めて幅狭にすることができる
為、電極間の極めて幅狭な空間を酸化によりふさがずに
これら空間を転送電極を配置するのに用いることかでき
るという事実の認識を基に成したものである。
このような転送電極は種々の導電材料、例えば珪素や
或いは少なくとも部分的に金属珪化物を以って構成で
き、或いは例えばタングステンのような金属を含有する
ようにすることができる。更に、半導体装置をいわゆる
直列／並列／直列メモリ（SPSメモリ）とする場合に
は、転送電極は直列レジスタと並列レジスタとの間の接
続部を構成しうる。
前記の導電層はドーピングした珪素を以って構成で
き、これは一般に多結晶珪素（少なくとも単結晶珪素で
ないもの）の形態で下側の材料上に堆積しうる。この珪
素層を腐食した後、これに例えばプラチナ或いはモリブ
デンの金属層を被着でき、その後溝内に存在する珪素の
少なくとも一部分を加熱により金属珪化物に変換し、変
換されない金属を除去する。珪素の代わりに例えばタン
グステンの金属層を溝内に設けることもできる。
以下図面につき説明する。
図面の寸法は実際のものに正比例して描いておらず、
明瞭とする為に特に厚さ方向の寸法を誇張して示してあ
る。また各図間で対応する部分には同一符号を付してあ
る。
第１図は既知の構造の電荷結合半導体装置の一部を断
面で線図的に示している。この第１図には蓄積電極1,3,
5および転送電極2,4,6を有するCCDレジスタの一部が示
されている。電荷23は蓄積電極の下方に蓄積でき、この
電荷は負電荷として線図的に図示してある。電極は１つ
の珪素層から形成した同一平面の珪素細条の形態をして
おり、一般に酸化珪素の電気絶縁層21上に位置し、酸化
珪素が少なくとも部分的に充填された多くとも１μｍ幅
の溝22により互いに分離されている。電荷はｐ型導電層
24の表面に沿って（この例では電子の形態で）転送され
る。この例では製造方法の都合上電極が窒化珪素の層25
（電極2,4,6の場合）および酸化珪素の層26（電極1,3,5
の場合）で交互に被覆されている。これら電極はその上
の絶縁層にあけた接点窓を経てクロック電圧1〜6の
端子に接続されている。電極1,3,5を蓄積電極として用
い、電極2,4,6を転送電極として用いる場合、時間ｔに
対するクロック電圧の変化を例えば第３図に線図的に示
すようにすることができる。上述した種類の半導体装置
およびその製造方法は米国特許第4449287号から既知で
ある。
第２図は、本発明による電荷結合半導体装置の一部を
線図的に断面で示す。この装置は本質的には第１図に示
す装置と同じ構造をしているが、本発明の場合溝は２つ
の蓄積電極（1,3,5,7,9）間に位置し且つ表面的にのみ
酸化された酸化壁27を有するという大きな相違がある。
溝の残りの部分には導電材料より成る転送電極（2,4,6,
8,10）が充填されている。これらの溝はその両側に位置
する蓄積電極よりも可成り幅狭（＜１μｍ）である為、
第１および第２図を比較することから明らかなように、
蓄積電極の幅を第１および第２図間で同じにした場合本
発明による構造では蓄積電極に対して著しい空間の節約
が達成される。本発明による装置における転送電極の幅
は１μｍよりも小さいが、これら電極は電荷の蓄積に用
いる必要がない為にこの幅で充分許容しうるものであ
る。電極は第３図に示すのと同様にして駆動しうる。
第２図では転送電極を各対の蓄積電極間に示してある
が、必ずしもこのようにする必要がない。すなわち、転
送電極が間に位置していない蓄積電極を配置することが
でき、一方他の領域における転送電極の幅を大きくする
こともできる。しかし本発明によれば、少なくとも１つ
の転送電極を２つの蓄積電極間で１μｍよりも幅狭な溝
内に位置させる。
転送電極（2,4,6,8）を珪素を以って構成しうる。或
いはまたこれら転送電極を完全に或いは部分的に金属珪
化物或いは金属を以って構成しうる。
次に本発明による装置の製造方法を第４〜10図につき
更に詳細に説明する。
出発材料（第４図参照）は例えば５×1014原子／cm3
のドーピング濃度を有するｐ導電型珪素層24である。電
荷結合装置を経て行われる電荷転送はこの層24中で行わ
れるものであり、この層は例えば10μｍの厚さとするこ
とができ、また（必ずしも必要ではないが）この層を多
量にドーピングしたｐ型珪素基板上に配置しうる。
この層24には電気絶縁層21を被着する。この絶縁層は
例えば熱成長により得る酸化珪素層とし、その厚さは例
えば25nmとしうる。この層21上には、第１珪素層30、耐
酸化層25（本例では窒化珪素層）および第２珪素層31を
既知の技術を用いて順次に設ける。
本例では第１珪素層30を７×1020原子／cm3のドーピ
ング濃度を有する0.5μｍの厚さのｎ型層とする。この
層のドーピングは堆積と同時に或いはその後に拡散或い
はイオン注入により行うことができる。
本例における第２珪素層31は非ドーピングにし、すな
わちこの第２珪素層には意識的にドーピングを行わず、
その厚さは0.7μｍとする。この層31は処理の終了時に
除去する補助層である。
層25は窒化珪素例えばオキシ窒化珪素或いは他の耐酸
化材料を含む他の層を有するようにすることもできる。
次に、第２珪素層31を複数個の平行な珪素細条を有す
るパターンに応じて腐食し、これにより第５図に示す構
造のものを得る。
次に、第２珪素層31を部分的に酸化する（第６図参
照）。この場合珪素パターンの縁部32を酸化し、このパ
ターンの上側面をも酸化する。
その後、耐酸化層25の非被覆部分を、次に露出した酸
化珪素32を腐食除去する。次に湿潤酸素中で比較的低温
度（850℃）で熱酸化を行う。ドーピングの異なる珪素
層間では酸化速度が異なる為、多量にドーピングした珪
素である層30上には比較的厚肉の酸化物層26が形成さ
れ、ドーピングを行わない珪素である層31上には極めて
薄肉の酸化物層33が形成される（第７図参照）。次にマ
スクを用いることなく薄肉酸化物層33を浸漬腐食により
除去し、厚肉酸化物層26の大部分を残存させる。
次に、耐酸化層25の非被覆部分を選択的に腐食除去
し、これにより露出された第１珪素層30の部分を経て溝
22を腐食形成し、これにより、約２μｍの幅を有し電荷
転送に用いる為の多数の電極1,3,5,7,9,11等を形成する
（第８図参照）。この際第２珪素層31も消滅する。
次に（第９図参照）、溝を表面的に酸化し、薄肉酸化
物層27を形成し、この酸化物層27によっては溝を完全に
充填させず、一方、溝の底面上の酸化物21の厚さは実際
的に変化させないようにする。所望に応じ、例えば硼素
イオンを用いたしきい値イオン注入を予め溝内に自己整
合的に行っておくことができる。
次に導電層34を溝内に且つ電極を越えて形成する。本
例では、珪素の層34を堆積し、これにはその堆積中に或
いはその後に拡散或いはイオン注入により例えば燐をド
ーピングし、この層の導電率を高くする。
次に、層34を、その一部分が溝22内にのみ残存するよ
うになるまで例えば反応性イオンによるエッチング（RI
E）或いはスパッタエッチング或いはその他のエッチン
グ法によるエッチングのよりその表面全体に亘って腐食
する。この場合、溝内に位置するこれらの部分が転送電
極2,4,6,8,10等を構成する（第10図参照）。
上述したところでは本発明を原理的に説明した。しか
し極めて幅狭な転送電極に接点を形成する処理に問題が
生じるおそれがある。次に、最初に窒化珪素（或いは他
の耐酸化層）で被覆された電極上と転送電極上とに比較
的簡単に同時に自己整合的に接点を形成しうる方法につ
き説明する。この場合酸化物で被覆された電極上の接点
窓はその広くなった端部上に形成しうる。
開始点は、溝22によって互いに分離され且つ酸化珪素
26および窒化珪素（或いは他の耐酸化層）25で交互に被
覆された電極が得られた第８図に示す状態である。その
線図的な平面図を第11図に示す。この第11図において
は、転送電極（４）上に形成すべき接点と最初に窒化物
で被覆された電極（７）上に形成すべき接点とを対角線
を付して示してある。
第12〜15図は接点形成処理の順次の工程を断面図で示
してある。これら第12〜15図においてＡで示す断面は第
11図のＡ−Ａ′線上の断面であり、Ｂで示す断面は第11
図のＢ−Ｂ′線上の断面である。
まず最初、耐酸化層25で被覆された電極上に接点を形
成すべき領域を除いてこの耐酸化層をエッチングにより
除去する。次に、溝およびこれら電極の露出部分を酸化
し、その後第９および10図につき説明したのと同様に転
送電極を溝内に設ける。これにより第12図に示す状態が
得られる。この工程で所望に応じ前述したように転送電
極を完全に或いは部分的に金属珪化物に変換しうる。
次に窒化珪素の新たな層（40）をアセンブリ上に堆積
する（第13図参照）。断面Ａ−Ａ′の領域では、窒化珪
素の二重層（25＋40）が電極７上に存在する。接点を転
送電極４上に設ける必要がある領域で窒化物層40にホト
ラッカのマスク41を被覆し、このマスクを隣接の電極３
および５上にも延在させる（第13図Ｂ参照）。このホト
ラッカマスクの周縁を第11図に破線で示す。
次に窒化珪素層40をエッチングにより選択的に除去す
る。このエッチング処理は、層40がホトラッカマスク41
の外部で完全に消滅し層25が多くとも部分的に消滅する
まで続ける。ホトラッカマスク41を除去した後、窒化珪
素は接点領域にのみ依然として存在する（第14図参
照）。
次に、転送電極を酸化し、その後、残存する窒化珪素
を除去し、これにより露出した珪素部分上に金属層47お
よび44を設ける（第15図参照）。
上述したところでは、電荷結合装置の蓄積電極および
転送電極につき説明した。しかしこの電荷結合装置は一
般に例えばソースおよびドレイン領域やソースおよびド
レイン領域電極のような他の部分を有している。その構
造および製造方法は本発明にとって本質的なものではな
い為これらの説明は省略した。
本発明は上述した実施例に限定されるものではない。
特に、電極には上述したのと異なる方法で接点を形成し
うる。更に、層25および40を酸化珪素に対して選択的に
腐食しうる場合（またはその逆の場合）には、これらの
層に対し窒化珪素の代わりに他の耐酸化材料、例えば酸
化アルミニウムを用いることができる。
【図面の簡単な説明】
第１図は、既知の電荷結合装置の一部を示す線図的断面
図、 第２図は、本発明による装置の、第１図と対応する部分
を示す線図的断面図、 第３図は、第１或いは２図に示す装置の動作中のクロッ
ク電圧の変化の一例を示す線図、 第４〜10図は、本発明による装置の順次の製造工程を示
す断面図、 第11〜15図は、本発明による装置の電極上に接点を形成
する方法を示す平面図および線図的断面図である。 1,3,5,7,9…蓄積電極 2,4,6,8,10…転送電極 21…電気絶縁層、22…溝 24…ｐ導電型珪素層 25…窒化珪素層（耐酸化層） 26…酸化珪素層、27…薄肉酸化物層 30…第１珪素層、31…第２珪素層 32…酸化珪素、34…導電層 40…窒化珪素層、41…マスク 44,47…金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カジミエルツ・アシンスキー オランダ国5621 ベーアー アインドー フェンフルーネヴァウツウェッハ１ (72)発明者 ヘールト・ヤン・トーマス・ダフィドス オランダ国5621 ベーアー アインドー フェンフルーネヴァウツウェッハ１

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】電荷結合半導体装置を製造するに当り、第
    １珪素層、耐酸化層および第２珪素層を電気絶縁層上に
    順次に設け、その後平行な多数の珪素細条を有するパタ
    ーンに応じて前記の第２珪素層を腐食し、次にこの第２
    珪素層を部分的に酸化してその酸化縁部を形成し、その
    後前記の耐酸化層の非被覆部分を、次に、露出した酸化
    珪素をそれぞれ腐食除去し、次に熱酸化を行い、耐酸化
    層の非被覆部分を選択的に除去し、これにより露出した
    第１珪素層の部分を貫通する溝を、電荷転送の作用をす
    る多数の電極を形成する為に腐食形成し、次に少なくと
    も２つの電極間で溝の壁部を表面的にのみ酸化し、その
    後電極の上方に導電層を設け、この導電層により前記の
    溝を充填し、前記の溝内に存在する前記の導電層の部分
    のみが残存するまでこの導電層をその表面全体に亘って
    腐食し、導電層の前記の部分を以って転送電極を構成す
    るようにすることを特徴とする電荷結合半導体装置の製
    造方法。
  2. 【請求項２】特許請求の範囲第１項に記載の電荷結合半
    導体装置の製造方法において、前記の導電層として金属
    層を設けることを特徴とする電荷結合半導体装置の製造
    方法。
  3. 【請求項３】特許請求の範囲第１項に記載の電荷結合半
    導体装置の製造方法において、前記の導電層として珪素
    層を設けることを特徴とする電荷結合半導体装置の製造
    方法。
  4. 【請求項４】特許請求の範囲第３項に記載の電荷結合半
    導体装置の製造方法において、前記の珪素層を腐食した
    後、アセンブリの上に金属層を設け、溝内に存在する珪
    素の少なくとも一部分を加熱により前記の金属の珪化物
    に変換し、その後変換されていない金属を除去すること
    を特徴とする電荷結合半導体装置の製造方法。
JP61105011A 1985-05-10 1986-05-09 電荷結合半導体装置の製造方法 Expired - Lifetime JP2511875B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8501338 1985-05-10
NL8501338A NL8501338A (nl) 1985-05-10 1985-05-10 Ladingsgekoppelde halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.

Publications (2)

Publication Number Publication Date
JPS61263272A JPS61263272A (ja) 1986-11-21
JP2511875B2 true JP2511875B2 (ja) 1996-07-03

Family

ID=19845960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61105011A Expired - Lifetime JP2511875B2 (ja) 1985-05-10 1986-05-09 電荷結合半導体装置の製造方法

Country Status (5)

Country Link
US (1) US4907049A (ja)
EP (1) EP0201963A1 (ja)
JP (1) JP2511875B2 (ja)
CA (1) CA1267975A (ja)
NL (1) NL8501338A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0485125B1 (en) * 1990-11-09 1996-07-10 Matsushita Electronics Corporation Charge transfer device, process for its manufacture, and method driving the device
JP2855291B2 (ja) * 1991-03-07 1999-02-10 富士写真フイルム株式会社 固体撮像装置
US7265397B1 (en) * 2000-08-30 2007-09-04 Sarnoff Corporation CCD imager constructed with CMOS fabrication techniques and back illuminated imager with improved light capture
US7241662B2 (en) * 2002-06-24 2007-07-10 Micron Technology, Inc. Reduction of field edge thinning in peripheral devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114374A (ja) * 1973-02-28 1974-10-31

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055885A (en) * 1973-02-28 1977-11-01 Hitachi, Ltd. Charge transfer semiconductor device with electrodes separated by oxide region therebetween and method for fabricating the same
DE2439726A1 (de) * 1973-08-27 1975-03-13 Fairchild Camera Instr Co Ladungskopplungs-halbleiteranordnung
JPS5250691A (en) * 1975-10-22 1977-04-22 Nippon Telegr & Teleph Corp <Ntt> Production of charge coupled device
US4053349A (en) * 1976-02-02 1977-10-11 Intel Corporation Method for forming a narrow gap
JPS5427113A (en) * 1977-08-02 1979-03-01 Toshiba Corp Arrangement for preventing axle-weight transfer of locomotive
JPS5691471A (en) * 1979-12-25 1981-07-24 Nec Corp Charge combining device
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
NL8105559A (nl) * 1981-12-10 1983-07-01 Philips Nv Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
NL8400224A (nl) * 1984-01-25 1985-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114374A (ja) * 1973-02-28 1974-10-31

Also Published As

Publication number Publication date
US4907049A (en) 1990-03-06
NL8501338A (nl) 1986-12-01
CA1267975A (en) 1990-04-17
EP0201963A1 (en) 1986-11-20
JPS61263272A (ja) 1986-11-21

Similar Documents

Publication Publication Date Title
KR100855885B1 (ko) 낮은 저항 소스 영역들과 높은 소스 연결을 갖춘 부동게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는자기 정렬 방법 및, 그에의해 만들어진 메모리 어레이
US5888881A (en) Method of trench isolation during the formation of a semiconductor device
EP0042084B1 (en) Semiconductor device especially a memory cell in v-mos technology
US6563167B2 (en) Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
JP2001102467A (ja) フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法
US6967372B2 (en) Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
JPS6226863A (ja) Ｍｏｓトランジスタとその製造方法
US20040077144A1 (en) Method to form self-aligned split gate flash with L-shaped wordline spacers
US4754311A (en) Semiconductor device with contacts to parallel electrode strips
JPS6187358A (ja) 半導体記憶装置およびその製造方法
EP0158371B1 (en) Method of manufacturing a semiconductor device and device manufactured by the use of the method
US20040209425A1 (en) Method of manufacturing a vertical MOS transistor
JP3183396B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP2511875B2 (ja) 電荷結合半導体装置の製造方法
KR940005729B1 (ko) 디램셀의 제조방법 및 구조
JP2000133728A (ja) 不揮発性メモリ装置の製造方法
JPH02260453A (ja) 半導体記憶装置およびその製造方法
US20020001903A1 (en) Electrically programmable memory cell
US5204281A (en) Method of making dynamic random access memory cell having a trench capacitor
CN111211123B (zh) 一次性可编程器件的制造方法及一次性可编程器件
JPS6240765A (ja) 読み出し専用半導体記憶装置およびその製造方法
JPH1117036A (ja) 半導体記憶装置の製造方法
JPH0897303A (ja) 半導体記憶装置の製造方法
JPH06318710A (ja) 不揮発性半導体記憶装置及びその製造方法
JPS63164264A (ja) メモリ装置