JP2511050B2 - 多重伝送回路の加入者線終端装置 - Google Patents
多重伝送回路の加入者線終端装置Info
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- JP2511050B2 JP2511050B2 JP16542487A JP16542487A JP2511050B2 JP 2511050 B2 JP2511050 B2 JP 2511050B2 JP 16542487 A JP16542487 A JP 16542487A JP 16542487 A JP16542487 A JP 16542487A JP 2511050 B2 JP2511050 B2 JP 2511050B2
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Description
【発明の詳細な説明】 〔概要〕 複数の加入者端末装置が加入者線端末局、交換機を介
して他方の加入者端末装置に接続されて成る信号伝送系
であって、特に加入者線端末局と交換機との間に多重伝
送回路が配設されたものにおいて、多重伝送回路内で発
生する誤信号を検出し該誤信号を後段の装置に伝送する
ことを禁止する信号フリージング回路である。特に複数
の加入者端末装置についてのマルチフレーム多重信号を
簡単な回路構成で効率よく実現する信号フリージング回
路を多重伝送回路の加入者線終端装置に設けたものであ
る。
して他方の加入者端末装置に接続されて成る信号伝送系
であって、特に加入者線端末局と交換機との間に多重伝
送回路が配設されたものにおいて、多重伝送回路内で発
生する誤信号を検出し該誤信号を後段の装置に伝送する
ことを禁止する信号フリージング回路である。特に複数
の加入者端末装置についてのマルチフレーム多重信号を
簡単な回路構成で効率よく実現する信号フリージング回
路を多重伝送回路の加入者線終端装置に設けたものであ
る。
本発明は、誤信号を検出した場合、当該誤信号を記憶
装置に記憶させず後段の回路等に送出させないようにし
た、信号フリージング回路に関するものであり、特に複
数の加入者の端末装置が接続された伝送系の局等に設け
られ複数の端末装置について小規模の回路構成で実現す
るようにした信号フリージング回路に関する。
装置に記憶させず後段の回路等に送出させないようにし
た、信号フリージング回路に関するものであり、特に複
数の加入者の端末装置が接続された伝送系の局等に設け
られ複数の端末装置について小規模の回路構成で実現す
るようにした信号フリージング回路に関する。
〔従来の技術〕 第７図に従来の、複数の加入者端末装置501,531,560
が加入者線端末局400およびディジタル交換機100を介し
て、伝送路50を介して対向する加入者端末装置（図示せ
ず）に接続される信号伝送系を示す。ディジタル加入者
端末装置はディジタルの制御信号を受け該制御信号に基
いた動作を行ない、ディジタルの動作状態信号を出力す
る。
が加入者線端末局400およびディジタル交換機100を介し
て、伝送路50を介して対向する加入者端末装置（図示せ
ず）に接続される信号伝送系を示す。ディジタル加入者
端末装置はディジタルの制御信号を受け該制御信号に基
いた動作を行ない、ディジタルの動作状態信号を出力す
る。
上記信号伝送系にノイズがのると、そのノイズが一過
性のものであっても、誤制御信号に基いて加入者端末装
置が誤動作、又は誤動作状態信号に基いて受信した装置
が誤判断するおそれがある。そこで、加入者線端末局40
0、ディジタル交換機100には各加入者端末装置に対応し
て、誤信号を後段の装置に送信することを禁止する信号
フリージング回路を設けている。
性のものであっても、誤制御信号に基いて加入者端末装
置が誤動作、又は誤動作状態信号に基いて受信した装置
が誤判断するおそれがある。そこで、加入者線端末局40
0、ディジタル交換機100には各加入者端末装置に対応し
て、誤信号を後段の装置に送信することを禁止する信号
フリージング回路を設けている。
第８図に従来の１加入者端末装置用信号フリージング
回路を示す。信号フリージング回路は、入力信号S1のパ
リティをチェックするパリティチェック回路91、入力信
号を記憶するラッチ回路92、反転入力付ANDゲート93、
パリティチェックの間入力信号S1を遅延するディレー回
路94および選択回路95から成る。入力信号S1は、例えば
８ビット＋１パリティビッドから成る。ラッチ回路92
は、９ビットシフトレジスタで構成される。入力信号S1
のパリティが正常であると“0"レベルのパリティ信号SP
RTYが出力され、ANDゲート93の非反転入力端子に印加さ
れたラッチ信号SLTCHに応答して入力信号S1がラッチ回
路92にラッチされる。これにより正常な入力信号S1がラ
ッチ回路92に更新されると共に、ディレー回路94からの
正常な入力信号が選択回路95内の反転入力付ANDゲート9
7およびORゲート98を介して出力信号S2として出力され
る。一方入力信号S1にパリティエラーがあると“1"レベ
ルのパリティ信号SPRTYが出力され、入力信号S1のラッ
チ回路92への更新は禁止され、ラッチ回路92に保持され
ている前回までの正常な入力信号が選択回路95内のAND
ゲート96およびORゲート98を介して出力される。
回路を示す。信号フリージング回路は、入力信号S1のパ
リティをチェックするパリティチェック回路91、入力信
号を記憶するラッチ回路92、反転入力付ANDゲート93、
パリティチェックの間入力信号S1を遅延するディレー回
路94および選択回路95から成る。入力信号S1は、例えば
８ビット＋１パリティビッドから成る。ラッチ回路92
は、９ビットシフトレジスタで構成される。入力信号S1
のパリティが正常であると“0"レベルのパリティ信号SP
RTYが出力され、ANDゲート93の非反転入力端子に印加さ
れたラッチ信号SLTCHに応答して入力信号S1がラッチ回
路92にラッチされる。これにより正常な入力信号S1がラ
ッチ回路92に更新されると共に、ディレー回路94からの
正常な入力信号が選択回路95内の反転入力付ANDゲート9
7およびORゲート98を介して出力信号S2として出力され
る。一方入力信号S1にパリティエラーがあると“1"レベ
ルのパリティ信号SPRTYが出力され、入力信号S1のラッ
チ回路92への更新は禁止され、ラッチ回路92に保持され
ている前回までの正常な入力信号が選択回路95内のAND
ゲート96およびORゲート98を介して出力される。
以上の如く、パリティエラーが生じた誤信号は後段、
例えば加入者線端末局400からディジタル交換機100への
信号であればディジタル交換機、又は加入者線端末局40
0から各加入者端末装置への信号であれば加入者端末装
置、へ送出されず、前回までの正常なデータ又は今回の
正常なデータが送出される。
例えば加入者線端末局400からディジタル交換機100への
信号であればディジタル交換機、又は加入者線端末局40
0から各加入者端末装置への信号であれば加入者端末装
置、へ送出されず、前回までの正常なデータ又は今回の
正常なデータが送出される。
第７図の信号伝送系においては、加入者線端末局400
とディジタル交換機100との間の信号線が多いので多重
化の必要がある。一方第７図の構成では加入者線端末局
400とディジタル交換機100は同じ局に設置されない場合
がある。そこで、加入者端末装置400とディジタル交換
機100との間に多重通信且つ長距離伝送可能な中間信号
伝送系を設けた信号伝送系が用いられている。
とディジタル交換機100との間の信号線が多いので多重
化の必要がある。一方第７図の構成では加入者線端末局
400とディジタル交換機100は同じ局に設置されない場合
がある。そこで、加入者端末装置400とディジタル交換
機100との間に多重通信且つ長距離伝送可能な中間信号
伝送系を設けた信号伝送系が用いられている。
かかる中間信号伝送系を有し、複数の加入者が接続さ
れた信号伝送系としては、例えば第２図に示されるよう
なものがある。ディジタル交換機100と親局装置200とが
伝送路150を介して接続され、親局装置200と子局装置30
0とが伝送路250を介して接続され、子局装置300と加入
者線端末局400とが伝送路350で接続されている。加入者
線端末局400には複数の加入者端末装置501,531,560が接
続されている。尚、第２図は一方側のみ図示したもので
あり、ディジタル交換機100は伝送路50を介して対向す
るディジタル交換機に接続される。
れた信号伝送系としては、例えば第２図に示されるよう
なものがある。ディジタル交換機100と親局装置200とが
伝送路150を介して接続され、親局装置200と子局装置30
0とが伝送路250を介して接続され、子局装置300と加入
者線端末局400とが伝送路350で接続されている。加入者
線端末局400には複数の加入者端末装置501,531,560が接
続されている。尚、第２図は一方側のみ図示したもので
あり、ディジタル交換機100は伝送路50を介して対向す
るディジタル交換機に接続される。
信号伝送路250,350はそれぞれ上流から下流に制御デ
ィジタルCOを伝送する線路と、下流から上流に状態ディ
ジタル信号STを伝送する線路からなる。これらの線路を
伝送する制御信号COは第３図に図示の如くマルチフレー
ム化された信号として多重化されて伝送される。すなわ
ち、 第１のタイムスロットにおいて、第１フレームとして から成る信号列が伝送され、以下同様に第２〜第８フレ
ームの信号列が時系列的に伝送される。その後、第10フ
レーム目として、 から成る信号列が伝送される。
ィジタルCOを伝送する線路と、下流から上流に状態ディ
ジタル信号STを伝送する線路からなる。これらの線路を
伝送する制御信号COは第３図に図示の如くマルチフレー
ム化された信号として多重化されて伝送される。すなわ
ち、 第１のタイムスロットにおいて、第１フレームとして から成る信号列が伝送され、以下同様に第２〜第８フレ
ームの信号列が時系列的に伝送される。その後、第10フ
レーム目として、 から成る信号列が伝送される。
状態信号STについても同様である。
これらの伝送路250,350は長距離になるから外部じょう
乱の影響を受け易く、多重化されているので複数加入者
の信号に影響を与える。そこで従来の加入者線端末局の
外に、子局装置300、親局装置200といった多重伝送回路
の加入者線終端装置にも信号フリージング回路を設ける
ことが必要となる。
乱の影響を受け易く、多重化されているので複数加入者
の信号に影響を与える。そこで従来の加入者線端末局の
外に、子局装置300、親局装置200といった多重伝送回路
の加入者線終端装置にも信号フリージング回路を設ける
ことが必要となる。
第８図に図示の如き信号フリージング回路を、仮に、
加入者線終端装置に適用すると、複数の加入者線端末装
置に対応する大規模な信号フリージング回路を、子局装
置300、親局装置200にそれぞれ制御信号CO、状態信号ST
用の４個設けなければならず、回路構成が非常に大きく
なり、高価格になるという問題がある。
加入者線終端装置に適用すると、複数の加入者線端末装
置に対応する大規模な信号フリージング回路を、子局装
置300、親局装置200にそれぞれ制御信号CO、状態信号ST
用の４個設けなければならず、回路構成が非常に大きく
なり、高価格になるという問題がある。
次いで、第８図に図示の信号フリージング回路は、第
３図を参照すると、各加入者毎に、例えば、CO01-1,CO
01-2，…，CO01-8,P01の如く構成された信号入力に対し
てフリージングするものであり、第３図を参照して前述
したマルチフレーム多重入力信号に対しては原理的に処
理できないという問題がある。
３図を参照すると、各加入者毎に、例えば、CO01-1,CO
01-2，…，CO01-8,P01の如く構成された信号入力に対し
てフリージングするものであり、第３図を参照して前述
したマルチフレーム多重入力信号に対しては原理的に処
理できないという問題がある。
従って、１フレーム内にそれぞれマルチフレームで構
成され、パリティビッドを付加した60個にも及ぶ複数の
端末装置についての制御信号COは状態信号STが配置され
た、上述のマルチフレーム多重信号伝送系において、こ
れら数多くの端末装置について、効率よく小規模な回路
構成で、且つ上述の如く誤判断又は誤動作を防止する信
号フリージング回路が要望されている。
成され、パリティビッドを付加した60個にも及ぶ複数の
端末装置についての制御信号COは状態信号STが配置され
た、上述のマルチフレーム多重信号伝送系において、こ
れら数多くの端末装置について、効率よく小規模な回路
構成で、且つ上述の如く誤判断又は誤動作を防止する信
号フリージング回路が要望されている。
本発明に係る信号フリージング回路の原理ブロック図
を第１図に示すが、当該信号フリージング回路は、多重
伝送回路の加入者線終端装置、例えば第２図の子局装置
300および親局装置200の制御信号（CO）用信号フリージ
ング回路301,201、状態信号（ST）用信号フリージング
回路302,201として用いられる。いずれの信号フリージ
ング回路の原理ブロック構成は第１図に図示の如きもの
である。
を第１図に示すが、当該信号フリージング回路は、多重
伝送回路の加入者線終端装置、例えば第２図の子局装置
300および親局装置200の制御信号（CO）用信号フリージ
ング回路301,201、状態信号（ST）用信号フリージング
回路302,201として用いられる。いずれの信号フリージ
ング回路の原理ブロック構成は第１図に図示の如きもの
である。
また本発明の信号フリージング回路が対象とするマル
チフレームの多重入力信号SINは、制御信号COおよび状
態信号STのいずれについても第３図を参照して前述した
マルチフレーム構成、すなわち、 １タイムスロット内に加入者端末装置の駆動に係る対応
するビットデータがシリアルに配設されて成るフレーム
データが、時系列的に複数個配設され、さらに各加入者
端末装置に対応して前記複数のフレームデータ内の各加
入者端末装置の駆動に係るビットデータに対するパリテ
ィビッドが各加入者端末装置に対応して１タイムスロッ
ト内にシリアルに配設されて成るフレームデータが配設
されたものである。
チフレームの多重入力信号SINは、制御信号COおよび状
態信号STのいずれについても第３図を参照して前述した
マルチフレーム構成、すなわち、 １タイムスロット内に加入者端末装置の駆動に係る対応
するビットデータがシリアルに配設されて成るフレーム
データが、時系列的に複数個配設され、さらに各加入者
端末装置に対応して前記複数のフレームデータ内の各加
入者端末装置の駆動に係るビットデータに対するパリテ
ィビッドが各加入者端末装置に対応して１タイムスロッ
ト内にシリアルに配設されて成るフレームデータが配設
されたものである。
当該信号フリージング回路は第１図にその原理ブロッ
ク図を示すように、マルチフレーム多重入力信号SINを
入力し、全多重入力信号を一旦記憶する第１の信号記憶
手段１、該第１の信号記憶手段と同じ記憶容量を有する
第２の信号記憶手段２、パリティチェック手段３、書込
制御手段４及び読出制御手段５から成る。
ク図を示すように、マルチフレーム多重入力信号SINを
入力し、全多重入力信号を一旦記憶する第１の信号記憶
手段１、該第１の信号記憶手段と同じ記憶容量を有する
第２の信号記憶手段２、パリティチェック手段３、書込
制御手段４及び読出制御手段５から成る。
第１の信号記憶手段１は、第１フレーム目の多重入力SI
N:CO01-1,CO02-1，…，CO60-1を入力し、そのまゝ記憶
する。記憶終了に伴ない、記憶終了信号SWE1を出力す
る。以下順次第２フレーム〜第８フレームの多重入力SI
Nを記憶する。第１の信号記憶手段１内の多重入力信号
の記憶状態を第４図（ａ）に示す。方向D1が１フレーム
内の信号列の向きを示す。
N:CO01-1,CO02-1，…，CO60-1を入力し、そのまゝ記憶
する。記憶終了に伴ない、記憶終了信号SWE1を出力す
る。以下順次第２フレーム〜第８フレームの多重入力SI
Nを記憶する。第１の信号記憶手段１内の多重入力信号
の記憶状態を第４図（ａ）に示す。方向D1が１フレーム
内の信号列の向きを示す。
パリティチェック手段３は、全フレームの多重入力信
号SINの記憶が終了したことを検出後、各加入者端末装
置毎のパリティチェックを行う。先ず第１の加入者端末
装置の制御信号CO01-1,CO01-2，…，CO01-8,P01を第１
の信号記憶手段１から取り出す。この信号列SIN′を第
４図（ｂ）に示す。次いで、信号CO01-1,CO01-2，…，C
O01-8のパリティを算出して入力パリティP01と比較し、
一致していればハイレベルの一致信号SMACHを出力す
る。不一致であればローレベルの一致信号SMACHを出力
する。
号SINの記憶が終了したことを検出後、各加入者端末装
置毎のパリティチェックを行う。先ず第１の加入者端末
装置の制御信号CO01-1,CO01-2，…，CO01-8,P01を第１
の信号記憶手段１から取り出す。この信号列SIN′を第
４図（ｂ）に示す。次いで、信号CO01-1,CO01-2，…，C
O01-8のパリティを算出して入力パリティP01と比較し、
一致していればハイレベルの一致信号SMACHを出力す
る。不一致であればローレベルの一致信号SMACHを出力
する。
書込制御手段４はハイレベルの一致信号SMACHに応答
し、上記パリティチェックに用いた制御信号CO01-1,CO
01-2，…，CO01-8,P01から成る信号SIN″を、第４図
（ｃ）の方向D2、すなわち第４図（ａ）の記憶状態と同
様の方向に一致する方向に第２の信号記憶手段手段２に
記憶する。一致信号SMACHがローレベルの場合上記記憶
の更新は行なわない。
し、上記パリティチェックに用いた制御信号CO01-1,CO
01-2，…，CO01-8,P01から成る信号SIN″を、第４図
（ｃ）の方向D2、すなわち第４図（ａ）の記憶状態と同
様の方向に一致する方向に第２の信号記憶手段手段２に
記憶する。一致信号SMACHがローレベルの場合上記記憶
の更新は行なわない。
以下同様に第２の加入者端末装置〜第60の加入者端末
装置について、上記第１の信号記憶手段１からの信号SI
N′の抽出、パリティチェック、信号SIN″第２の信号記
憶手段２への書込制御を行う。
装置について、上記第１の信号記憶手段１からの信号SI
N′の抽出、パリティチェック、信号SIN″第２の信号記
憶手段２への書込制御を行う。
上記書込制御終了後、読出制御手段５が第１の信号記
憶手段１におけると同様の形態で更新記録された制御信
号を、方向D3に沿った１フレーム出力毎、例えば第１の
フレームデータとしてCO01-1,CO02-1，…，CO60-1、出
力データSOUTとして出力する。
憶手段１におけると同様の形態で更新記録された制御信
号を、方向D3に沿った１フレーム出力毎、例えば第１の
フレームデータとしてCO01-1,CO02-1，…，CO60-1、出
力データSOUTとして出力する。
これにより、パリティエラーが生じた加入者端末装置
の制御信号は第２の信号記憶手段には更新されず前回ま
での正常信号が、一方、パリティエラのない加入者端末
装置の制御信号は第２の信号記憶手段に更新されその値
が、後段の装置に、マルチフレーム多重形態で送出され
る。
の制御信号は第２の信号記憶手段には更新されず前回ま
での正常信号が、一方、パリティエラのない加入者端末
装置の制御信号は第２の信号記憶手段に更新されその値
が、後段の装置に、マルチフレーム多重形態で送出され
る。
以上の動作タイミングを第５図に示す。尚、第１の信
号記憶手段１と第２の信号記憶手段２とは独立して動作
するので、第１の信号記憶手段１におけるSIN記憶と第
２の信号記憶手段２におけるSOUT読出とは同時的に並行
処理可能である。
号記憶手段１と第２の信号記憶手段２とは独立して動作
するので、第１の信号記憶手段１におけるSIN記憶と第
２の信号記憶手段２におけるSOUT読出とは同時的に並行
処理可能である。
第１図において、パリティチェックで正常であること
が確認された各加入者端末装置の制御信号SIN″は、パ
リティチェック手段３から、又は書込制御手段４を介し
て、のいずれかの経路によって第２の信号記憶手段２に
記憶され得る。
が確認された各加入者端末装置の制御信号SIN″は、パ
リティチェック手段３から、又は書込制御手段４を介し
て、のいずれかの経路によって第２の信号記憶手段２に
記憶され得る。
以上は、マルチフレーム多重入力として制御信号COの
場合について述べたが、状態信号STについても同様であ
る。また、加入者端末装置数＝60、各加入者端末装置の
信号数＝８は例示にすぎない。
場合について述べたが、状態信号STについても同様であ
る。また、加入者端末装置数＝60、各加入者端末装置の
信号数＝８は例示にすぎない。
第１図に図示の本発明に係る多重加入者端末装置用信
号フリージング回路の実施例を第６図に示す。
号フリージング回路の実施例を第６図に示す。
第６図の信号フリージング回路は、第１の信号記憶手
段１および第２の信号記憶手段２として、それぞれラン
ダムアクセスメモリ装置（RAM）11,21により実現されて
いる。RAMとしてはスタテック型、ダイナミック型のい
ずれでも良い。以下ダイナミックRAMの例について述べ
る。RAM11にはマルチフレーム多重入力SINが第４図
（ａ）に図示の形態で、ライトネーブル信号▲▼
に応答して、記憶される。パリティチェック手段３とし
てのデータ入力およびパリティチェック回路31は、制御
回路（図示せず）から書込終了信号SWE1を入力すると、
各加入者端末装置ごとに、第４図（ｂ）に図示の形態の
データおよびパリティから成る信号SIN′をRAM11から読
出しパリティチェックを行う。データのパリティと入力
パリティが一致していれば、パリティチェック回路31か
ら、ハイレベルの一致信号SMACHが出力される。一致信
号SMACHがハイレベルの場合、書込制御点４としての書
込制御回路41は、第４図（ｂ）に図示の信号SIN′を第
４図（ｃ）に図示のマルチフレーム多重信号の形態でRA
M21に記憶させる。全ての加入者端末装置についてパリ
ティチェックおよびRAM21への更新記録が終了すると、
制御回路（図示せず）からパリティチェック終了信号SP
Eが読出制御手段５としての読出制御回路51に印加さ
れ、読出制御回路51がRAM21内のマルチフレーム多重信
号を入力信号SINと同じ形態の出力信号SOUTとして出力
する。
段１および第２の信号記憶手段２として、それぞれラン
ダムアクセスメモリ装置（RAM）11,21により実現されて
いる。RAMとしてはスタテック型、ダイナミック型のい
ずれでも良い。以下ダイナミックRAMの例について述べ
る。RAM11にはマルチフレーム多重入力SINが第４図
（ａ）に図示の形態で、ライトネーブル信号▲▼
に応答して、記憶される。パリティチェック手段３とし
てのデータ入力およびパリティチェック回路31は、制御
回路（図示せず）から書込終了信号SWE1を入力すると、
各加入者端末装置ごとに、第４図（ｂ）に図示の形態の
データおよびパリティから成る信号SIN′をRAM11から読
出しパリティチェックを行う。データのパリティと入力
パリティが一致していれば、パリティチェック回路31か
ら、ハイレベルの一致信号SMACHが出力される。一致信
号SMACHがハイレベルの場合、書込制御点４としての書
込制御回路41は、第４図（ｂ）に図示の信号SIN′を第
４図（ｃ）に図示のマルチフレーム多重信号の形態でRA
M21に記憶させる。全ての加入者端末装置についてパリ
ティチェックおよびRAM21への更新記録が終了すると、
制御回路（図示せず）からパリティチェック終了信号SP
Eが読出制御手段５としての読出制御回路51に印加さ
れ、読出制御回路51がRAM21内のマルチフレーム多重信
号を入力信号SINと同じ形態の出力信号SOUTとして出力
する。
以上に述べたように本発明によれば、複数加入者端末
装置用のマルチフレーム多重入力を、各加入者端末装置
毎にパリティチェックし、パリティエラーのある加入者
端末装置用のデータは後段に送出させないように更新さ
せず、このようにチェックされた最新の正常なデータの
みを再びマルチフレーム多重信号として後段の装置に送
出し得る信号フリージング回路を備えた多重伝送回路の
加入者線終端装置が提供される。
装置用のマルチフレーム多重入力を、各加入者端末装置
毎にパリティチェックし、パリティエラーのある加入者
端末装置用のデータは後段に送出させないように更新さ
せず、このようにチェックされた最新の正常なデータの
みを再びマルチフレーム多重信号として後段の装置に送
出し得る信号フリージング回路を備えた多重伝送回路の
加入者線終端装置が提供される。
また本発明に係る信号フリージング回路は、 （１） RAM等による信号記憶手段、特に第２の信号記
憶手段が実現され、データの記憶が一括して行なわれ、
従来のように加入者端末装置の数に対応した数のシフト
レジスタ等のラッチ回路を必要としないこと、（２）１
つのパリティチェック手段で良く加入者端末装置の数に
対応したパリティチェック回路を必要としないこと、
（３）１つの第１の信号記憶手段でよく複数のディレー
回路を必要としないこと等、回路構成も簡略化されてい
る。
憶手段が実現され、データの記憶が一括して行なわれ、
従来のように加入者端末装置の数に対応した数のシフト
レジスタ等のラッチ回路を必要としないこと、（２）１
つのパリティチェック手段で良く加入者端末装置の数に
対応したパリティチェック回路を必要としないこと、
（３）１つの第１の信号記憶手段でよく複数のディレー
回路を必要としないこと等、回路構成も簡略化されてい
る。
第１図は本発明に係る複数加入者端末装置用信号フリー
ジング回路の原理ブロック図、 第２図は第１図の信号フリージング回路が適用される多
重伝送回路の加入者線終端装置を包含する信号伝送系を
示すブロック図、 第３図は第２図多重伝送回路におけるマルチフレーム多
重入力信号の構成図、 第４図は第１図におけるデータ形態図、 第５図（ａ）〜（ｅ）は第１図信号フリージング回路の
動作タイミング図、 第６図は本発明の一実施例に係る複数加入者端末装置用
信号フリージング回路図、 第７図は従来の信号伝送系のブロック図、 第８図は従来の１加入者端末装置用信号フリージング回
路図、である。 （符号の説明） １……第１の信号記憶手段、２……第２の信号記憶手
段、３……パリティチェック手段、４……書込制御手
段、５……読出制御手段、11,21……RAM、31……データ
入力・パリティチェック回路、41……書込制御回路、51
……読出制御回路、100……ディジタル交換機、250,350
……多重伝送路。
ジング回路の原理ブロック図、 第２図は第１図の信号フリージング回路が適用される多
重伝送回路の加入者線終端装置を包含する信号伝送系を
示すブロック図、 第３図は第２図多重伝送回路におけるマルチフレーム多
重入力信号の構成図、 第４図は第１図におけるデータ形態図、 第５図（ａ）〜（ｅ）は第１図信号フリージング回路の
動作タイミング図、 第６図は本発明の一実施例に係る複数加入者端末装置用
信号フリージング回路図、 第７図は従来の信号伝送系のブロック図、 第８図は従来の１加入者端末装置用信号フリージング回
路図、である。 （符号の説明） １……第１の信号記憶手段、２……第２の信号記憶手
段、３……パリティチェック手段、４……書込制御手
段、５……読出制御手段、11,21……RAM、31……データ
入力・パリティチェック回路、41……書込制御回路、51
……読出制御回路、100……ディジタル交換機、250,350
……多重伝送路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 博之 東京都武蔵野市緑町３丁目９番11号 日 本電信電話株式会社通信網第一研究所内 (72)発明者 滝川 好比郎 東京都武蔵野市緑町３丁目９番11号 日 本電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭54−162527（ＪＰ，Ａ)
Claims (1)
- 【請求項１】タイムスロット内に加入者端末装置の駆動
に係る対応するビットデータがシリアルに配設されて成
るフレームデータが、時系列的に複数個配設され、さら
に各加入者端末装置に対応して前記複数のフレームデー
タ内の各加入者端末装置の駆動に係るビットデータに対
するパリティビットが各加入者端末装置に対応して１タ
イムスロット内にシリアルに配設されて成るフレームデ
ータが配設されたマルチフレーム多重入力信号（SIN）
を、各タイムスロットに応答して各フレームデータを順
次記憶する第１の信号記憶手段（１）、 該第１の信号記憶手段における多重入力信号記憶終了
後、各加入者端末装置毎、前記第１の信号記憶手段から
対応する加入者端末装置の複数の駆動に係るビットデー
タおよびパリティビット（SIN′）を入力し、該複数の
駆動に係るビットデータに基づくパリティと前記入力し
たパリティビットとを比較し一致している場合のみ一致
信号（SMACH）を出力するパリティチェック手段
（３）、 前記第１の信号記憶手段と同じ記憶容量を有する第２の
信号記憶手段（２）、 前記一致信号に応答して、パリティビットの一致した各
加入者端末装置の複数の駆動に係るビットデータおよび
パリティビット（SIN″）を前記第１の信号記憶手段に
記憶された同じフレームデータ構成となるように前記第
２の信号記憶手段に記憶する書込制御手段（４）、およ
び、 前記多重入力信号の全てについて前記パリティチェック
および書込制御終了後、前記第２の信号記憶手段に記憶
されたフレームデータを前記第１の信号記憶手段に記憶
したと同様の形態で順次読出す読出制御手段（５）、 を具備する複数加入者端末装置用信号フリージング回路
を有することを特徴とする、多重伝送回路の加入者線終
端装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542487A JP2511050B2 (ja) | 1987-07-03 | 1987-07-03 | 多重伝送回路の加入者線終端装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542487A JP2511050B2 (ja) | 1987-07-03 | 1987-07-03 | 多重伝送回路の加入者線終端装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411433A JPS6411433A (en) | 1989-01-17 |
| JP2511050B2 true JP2511050B2 (ja) | 1996-06-26 |
Family
ID=15812160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16542487A Expired - Fee Related JP2511050B2 (ja) | 1987-07-03 | 1987-07-03 | 多重伝送回路の加入者線終端装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511050B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468626A (ja) * | 1990-07-03 | 1992-03-04 | Hitachi Ltd | マルチフレーム障害検出方法及びその装置 |
| JP4758526B2 (ja) * | 1999-09-21 | 2011-08-31 | 株式会社三友製作所 | 微細作業用マイクロマニピュレーション装置 |
| FR2877498B1 (fr) | 2004-11-02 | 2009-01-23 | Commissariat Energie Atomique | Module de pile a combustible, son procede de fabrication et unite contenant plusieurs de ceux-ci. |
-
1987
- 1987-07-03 JP JP16542487A patent/JP2511050B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411433A (en) | 1989-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |