JP3088270B2 - マルチフレーム変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル交換機
と遠隔多重伝送装置（ＲＴ）との間に設置されるマルチ
フレーム変換回路に関し、特に、マルチフレーム同期が
異常となったときなどに加入者制御信号を保護する機能
を有するマルチフレーム変換回路に関する。

【０００２】

【従来の技術】ディジタル交換機からみて遠隔地にある
端末は、一般に、遠隔多重伝送装置を介してこのディジ
タル交換機に収容される。ディジタル交換機と遠隔多重
伝送装置との間では加入者制御信号（ＳＤ信号）をやり
とりする必要があるが、遠隔多重伝送装置側でのマルチ
フレームのフレーム多重度とディジタル交換機側でのマ
ルチフレームのフレーム多重度とが異なる場合には、デ
ィジタル交換機と遠隔多重伝送装置との間にマルチフレ
ーム変換回路を設けてマルチフレーム変換を行なう必要
がある。例えば、加入者制御信号を３マルチフレーム構
成から３２マルチフレーム構成に変換するマルチフレー
ム変換回路が使用される。

【０００３】ところで、データの擾乱時等に、本来なら
ば加入者制御信号のマルチフレーム同期が確立していな
いときにマルチフレーム同期が一時的に確立した場合に
は、誤ったデータが遠隔多重伝送装置に接続される加入
者回路（ＳＬＩＣ）に送出され、加入者回路のスタック
や、最悪の場合、加入者回路の焼損などを引き起こすこ
とがある。３マルチフレーム構成から３２マルチフレー
ム構成への従来のマルチフレーム変換回路では、その前
段に３マルチフレーム同期検出回路を設置し、マルチフ
レーム同期が異常の場合には加入者制御信号がディスイ
ネーブル状態になるようにして、入力ハイウェイ（入力
ＨＷ）を保護していた。

【０００４】図３はこの従来のマルチフレーム変換回路
の構成を示すブロック図である。このマルチフレーム変
換回路は、入力ハイウェイに対してマスクを行なうＨＷ
マスク回路（ＨＷＭＳＫ）１７と、入力ハイウェイから
のシリアルデータをパラレルデータに変換する直並列変
換回路（Ｓ／Ｐ）１８と、直並列変換回路１８の出力側
に設けられマルチフレーム同期が正常であるかを検出す
るマルチフレーム同期検出回路（ＭＦＳＹＮ）１９と、
直並列変換回路１８からのパラレルデータを格納してマ
ルチフレーム変換を行なうマルチフレーム変換用メモリ
（ＭＦＣＮＶ）２０と、マルチフレーム変換用メモリ２
０からのパラレルデータをシリアルデータに変換する並
直列変換回路（Ｐ／Ｓ）２１とを有している。そして、
並直列変換回路２１から出力されるシリアルデータが、
電気／光変換回路（Ｅ／Ｏ）１４を介して遠隔多重伝送
装置（ＲＴ）１２に出力されるようになっている。この
マルチフレーム変換回路では、入力ハイウェイでの加入
者制御信号の３マルチフレーム同期が確立していない場
合に、マルチフレーム同期検出回路１９がそのことを検
出してＨＷマスク回路１７に障害通知を行ない、障害通
知を受けたＨＷマスク回路１７は加入者制御信号をディ
スイネーブル状態にする。

【０００５】また、データ保護回路の従来技術として
は、例えば特開平４−１２４９２７号公報に示されるよ
うに、検出回路によって異常と判定された入力データを
出力せず、その代わりに、正常データ保持手段に既に保
持されている入力データを出力データとして送出するこ
とによって、データの受信側に誤ったデータが送られる
ことを防ぐ方法がある。

【０００６】

【発明が解決しようとする課題】上述した従来のマルチ
フレーム変換回路には、以下に述べるような問題点があ
る。第１に、マルチフレーム同期が異常となったときに
ＨＷマスク回路によってハイウェイ単位にディスイネー
ブル状態になるような保護を行なっているので、マルチ
フレーム同期異常となったハイウェイに複数の加入者が
収容されている場合に、正常な加入者まで通話断となっ
てしまう。第２に、マルチフレーム同期検出回路の前段
にＨＷマスク回路が設置されているので、マルチフレー
ム同期の異常が検出されてからＨＷマスク回路が動作す
るまでの間に後段のマルチフレーム変換用メモリに書き
込まれた異常な加入者制御信号が、遠隔多重伝送装置に
送出されてしまう。

【０００７】本発明の目的は、これまでハイウェイ単位
で行なわれていた加入者制御信号の保護を加入者単位で
行なえるようにするとともに、同期異常が検出されたと
きに異常な加入者制御信号の遠隔多重伝送装置への送出
を確実に防ぐことができるマルチフレーム変換回路を提
供することにある。

【０００８】

【課題を解決するための手段】本発明のマルチフレーム
変換回路は、ディジタル交換機と遠隔多重伝送装置との
間に設置され、第１の多重度のマルチフレーム構成の入
力側加入者制御信号から第２の多重度のマルチフレーム
構成の出力側加入者制御信号へのマルチフレーム変換を
実行するマルチフレーム変換回路において、１加入者ご
とに連続する２つの入力側加入者制御信号が一致してい
ることを検出する二連一致検出回路と、１加入者ごとに
入力側加入者制御信号のマルチフレームを示すビットが
正常であるかどうかを検出するＦビットチェック回路
と、前記二連一致検出回路と前記Ｆビットチェック回路
の結果がともに正常である場合にのみ、入力側加入者制
御信号に対応して出力側加入者制御信号を変化させる制
御回路と、前記マルチフレーム変換回路内で発生した障
害を検出した場合に、当該出力側加入者制御信号のマル
チフレームを示すビットを反転して送出する送出回路と
を有する。

【０００９】本発明のマルチフレーム変換回路におい
て、入力側加入者制御信号にパリティビットを付加する
パリティ生成回路と、第１の多重度に対応し入力側加入
者制御信号が順次書き込まれる第１のマルチバッファメ
モリと、第２の多重度に対応し第１のマルチバッファメ
モリから読み出された内容が順次書き込まれる第２のマ
ルチバッファメモリとを備え、制御回路が二連一致検出
回路とＦビットチェック回路の結果がともに正常である
場合にのみ第２のマルチバッファメモリに対する書き込
みイネーブル信号を発生し、送出回路が第２のマルチバ
ッファメモリから順次読み出されたデータを出力側加入
者制御信号として送出するとともに、第２のマルチバッ
ファメモリから読み出されたデータのパリティチェック
の結果に応じて出力側加入者制御信号のマルチフレーム
を示すビットを反転するものであるようにすることがで
きる。また、第１のマルチバッファメモリから読み出さ
れるデータのパリティをチェックするパリティチェック
回路をさらに設け、制御回路が二連一致検出回路とＦビ
ットチェック回路とパリティ回路の結果がともに正常で
ある場合にのみ第２のマルチバッファメモリに対する書
き込みイネーブル信号を発生するものであるようにする
ことができる。また本発明において、例えば、第１の多
重度のマルチフレーム構成は３マルチフレーム構成であ
り、第２の多重度のマルチフレーム構成は３２マルチフ
レーム構成である。

【００１０】

【作用】二連一致検出回路とＦビットチェック回路とを
設けて入力側加入者制御信号に異常があるかどうかを検
出し、異常時には出力側加入者制御信号を変化させず、
また、マルチフレーム変換回路内で発生した障害を検出
した場合には出力側加入者制御信号でのマルチフレーム
を示すビットを反転して送出するので、データの擾乱時
等に加入者制御信号のマルチフレーム同期が一時的に確
立したとしても、誤った加入者制御信号が遠隔多重伝送
装置に送出されることを確実に回避することができる。
また、１加入者ごとに入力加入者制御信号が正常である
かをチェックしているので、正常な加入者に対しては影
響が及ばず、正常な加入者が通話断などになることはな
い。

【００１１】ここで、二連一致検出回路を設ける理由に
ついて説明する。情報チャネル上のデータは１フレーム
ごとに異なるのが一般的であるのに対し、加入者制御信
号のデータはゆっくりにしか変化せず、連続するマルチ
フレームで同一のデータとなっていることが圧倒的に多
い。またこのような性質のデータであるから、加入者制
御信号の伝達が１あるいは２マルチフレーム分程度遅延
したとしても、なんらの影響を及ぼさない。そこで本発
明では、二連一致検出回路を設け、連続する２つのマル
チフレーム間で加入者制御信号が相違している場合に
は、加入者制御信号が異常であると判断し、出力側での
加入者制御信号を変化させない、すなわちその前のマル
チフレームでの加入者制御信号と同一の加入者制御信号
が送出されるようにしている。正規に加入者制御信号が
変化した場合も異常と判断されることにあるが、この場
合には、その次のマルチフレームでは二連一致検出回路
で正常と判断されるので、その正規に変化した加入者制
御信号に応じて出力側の加入者制御信号が変化し、１マ
ルチフレーム分の遅延はあるとしても、加入者制御信号
のマルチフレーム変換が正しく行なわれて出力側に送出
されることになる。

【００１２】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例のマル
チフレーム変換回路の主要部の構成を示すブロック図で
あり、図２はこのマルチフレーム変換回路と他のブロッ
クとの接続関係を示すブロック図である。

【００１３】このマルチフレーム変換回路１５は、図２
に示すように、ディジタル交換機１６に接続されるとも
に、電気／光変換回路（Ｅ／Ｏ）１４を介して光ケーブ
ル１３により、遠隔多重伝送装置（ＲＴ）１２と接続さ
れる。そして、このマルチフレーム変換回路１５は、入
力ハイウェイ（入力ＨＷ）上の３マルチフレーム構成の
加入者制御信号１（入力側加入者制御信号）をマルチフ
レーム変換して３２マルチフレーム構成の加入者制御信
号（出力側加入者制御信号）とし、出力ハイウェイ（出
力ＨＷ）から送出するものである。３マルチフレーム構
成の加入者制御信号は現行のディジタル交換機で一般的
なものであり、３２マルチフレーム構成の加入者制御信
号は現行の遠隔多重伝送装置で一般的なものである。３
マルチフレーム構成の加入者制御信号１は、図１に示す
ように、Ｆ０フレーム、Ｆ１フレーム及びＦ２フレーム
の３フレームからなり、各フレームは加入者制御信号の
実体部分（ＳＤ）とＦビットによって構成されている。
なお、Ｆ０フレームは一般に空のデータで構成されたフ
レームである。Ｆビットは、加入者制御信号のマルチフ
レームを示すビットである。Ａ０,Ａ１,…は、マルチフ
レームの番号を示している。

【００１４】マルチフレーム変換回路１５の入力部に
は、入力ハイウェイ（入力ＨＷ）上の加入者制御信号１
をシリアルデータからパラレルデータへと直並列した後
にパリティビットを付加するメモリパリティ生成回路
（メモリＰ.Ｇ.）２が設けられており、メモリパリティ
生成回路２から出力されるパラレルデータは、３マルチ
バッファメモリ３に順次蓄積されるようになっている。
３マルチバッファメモリ３は、２つのプレーン３ａ,３
ｂを有し、各プレーン３ａ,３ｂごとに３フレーム分の
データを蓄積するものである。３マルチバッファメモリ
３からは、外部から与えられるランダムな順番で各フレ
ームごとのデータが読み出されるようになっている。

【００１５】一方、このマルチフレーム変換回路１５の
出力部には、３２フレーム分の記憶容量を有し、３マル
チバッファメモリ３から読み出されたデータをフレーム
単位で順次蓄積し、順次出力することで３２マルチフレ
ーム構成の加入者制御信号とする３２マルチバッファメ
モリ９と、３２マルチバッファメモリ９から読み出され
たデータのパリティ則を確認する３２マルチバッファメ
モリパリティチェック回路（メモリＰ.Ｃ.）１０と、３
２マルチバッファメモリパリティチェック回路１０でパ
リティエラー（Ｐ.Ｅ.）が検出された場合にその加入者
制御信号のＦビットを反転するＦビット反転挿入回路

【００１６】

【外１】 （ＩＮＳ）１１とが設けられている。３２マルチバッ
ファメモリ９から出力される３２マルチフレーム構成の
加入者制御信号は、Ｆビット反転挿入回路１１を介して
出力ハイウェイ上に送出される。３２マルチバッファメ
モリパリティ回路１０は、３２マルチバッファメモリ９
のアクセスの正常性を確認するためのものである。３２
マルチバッファメモリ９へのデータの書き込みは、後述
する３２マルチバッファ書込制御回路（ＷＣＴＬ）７か
らの書き込みイネーブル信号（ＷＥ）に応じて行なわれ
るようになっている。

【００１７】３マルチバッファメモリ３と３２マルチバ
ッファメモリ９との間には２バイトバッファ８が設けら
れており、３マルチバッファメモリ３から読み出された
１加入者分のデータは、３２マルチバッファメモリ９に
書き込まれる前に、一時的に２バイトバッファ８に保持
されるようになっている。さらに、このマルチフレーム
変換回路１５には、第２フレーム目と第５フレーム目の
データすなわちＦ１フレームのデータが一致し、第３フ
レーム目と第６フレーム目のデータすなわちＦ２フレー
ムのデータが一致していることを１加入者単位に確認す
る二連一致検出回路５と、加入者制御信号のＦビットが
正常であることを確認するＦビットチェック回路（Ｆビ
ットＣＨＫ）４と、３マルチバッファメモリ３から読み
出されたデータのパリティ則を確認することで、３マル
チバッファメモリアクセスの正常性を確認する３マルチ
バッファメモリパリティチェック回路（メモリＰ.Ｃ.）
６とが設けられている。二連一致検出回路５は、１加入
者ごとに連続する２つの入力側加入者制御信号が一致し
ていることを検出するためのものであり、Ｆビットチェ
ック回路４は、１加入者ごとに３マルチフレーム同期が
確立しているかを確認するための回路である。なお、Ｆ
ビットチェック回路４、二連一致検出回路５及び３マル
チバッファメモリパリティチェック回路６は、いずれ
も、３マルチバッファメモリ３に格納された第２フレー
ム目、第３フレーム目、第５フレーム目及び第６フレー
ム目のデータを参照している。Ｆ０フレームは空のデー
タからなるフレームなので、本実施例では、Ｆビットチ
ェック回路４、二連一致検出回路５及び３マルチバッフ
ァメモリパリティチェック回路６によるチェックの対象
としていない。

【００１８】そして、３２マルチバッファ書込制御回路
７は、二連一致検出回路５とＦビットチェック回路４と
３マルチバッファメモリパリティチェック回路６との３
つのチェック結果が全て良好な場合に、３２マルチバッ
ファメモリ９ヘの書き込みをイネーブル状態とするため
に、書き込みイネーブル信号（ＷＥ）を出力するように
構成されている。

【００１９】次に、このマルチフレーム変換回路の動作
を説明する。

【００２０】入力ハイウェイから入力した加入者制御信
号１は、まず、メモリパリティ生成回路２で直並列変換
された後、パリティビットを付加され、３マルチバッフ
ァメモリ３にフレーム単位で順次書き込まれる。３マル
チバッファメモリ３への書き込みと平行して、この３マ
ルチバッファメモリ３からは、第２フレーム目、第３フ
レーム目、第５フレーム目及び第６フレーム目の各先頭
のデータ（図示、Ａ',Ｂ',Ａ,Ｂ）が順次読み出され
る。そして、二連一致検出回路５は、第２フレーム目と
第５フレーム目を、第３フレーム目と第６フレーム目を
比較し、Ｆビットチェック回路４は、Ｆビットが第２フ
レーム目と第５フレーム目では"１"、第３フレーム目と
第６フレーム目では"０"であるかどうかを確認し、３マ
ルチバッファメモリパリティチェック回路６は、３マル
チバッファメモリ３から読み出されるデータのパリティ
則が正常であるかどうかを確認する。一方、２バイトバ
ッファ８は、第５フレーム目と第６フレーム目のデータ
を保持している。

【００２１】３２マルチバッファ書込制御回路７は、規
則的に３２マルチバッファメモリ９に対する書き込みイ
ネーブル信号（ＷＥ）を生成しているが、二連一致検出
回路５か、Ｆビットチェック回路４か、３マルチバッフ
ァメモリパリティチェック回路６か、いずれかで異常が
検出された場合には、書き込みイネーブル信号を出力し
ない。したがって、このような異常が検出された場合に
は、その加入者制御信号は３２マルチバッファメモリ９
には書き込まれないようになる。

【００２２】３マルチバッファメモリ３からの読み出し
動作は、第２フレーム目、第３フレーム目、第５フレー
ム目、第６フレーム目の各先頭アドレスから順次繰り返
される。そして、３２マルチバッファメモリ９では、３
２マルチバッファ書込制御回路７からの書き込みイネー
ブル信号（ＷＥ）にしたがって順次書き込み、順次読み
出しを行なうことで、３２マルチフレーム構成の加入者
制御信号が出力される。３２マルチバッファメモリ９か
ら読み出されたデータは、３２マルチバッファメモリパ
リティチェック回路１０でパリティ則を確認され、パリ
ティ異常の場合には、パリティエラーとなった加入者制
御信号のＦビットがＦビット反転挿入回路１１によって
反転し、出力ハイウェイ上に送出される。

【００２３】結局、本実施例では、３マルチフレーム構
成の加入者制御信号を３２マルチフレーム構成の加入者
制御信号にマルチフレーム変換する際に、２プレーン構
成の３マルチバッファメモリ３を使用し、３マルチフレ
ーム段階で、連続する２つの加入者制御信号が１加入者
ごとに一致しているかどうかをチェックしている。ま
た、Ｆビットが正常パターン（Ｆ１フレームにつき"
１"、Ｆ２フレームにつき"０"）であることと、３マル
チバッファメモリでのパリティが正常であることとを１
加入者ごとにチェックしている。そして、これらの３つ
のチェックの結果が正常である場合にのみ、３２マルチ
バッファメモリ９への書き込みイネーブル信号（ＷＥ）
を発生させて３２マルチバッファメモリ９への書き込み
が行なわれるようにしている。さらに、３２マルチバッ
ファメモリ９から読み出されたデータについてもパリテ
ィチェックを行ない、この時点でパリティエラーとなっ
た場合にはＦビットを反転させて、すなわち加入者制御
信号でないものとして、出力ハイウェイ上に送出してい
る。このようにチェックを行なうことによって、誤った
加入者制御信号が出力ハイウェイ上に送出されることが
防がれ、その結果、加入者回路（ＳＬＩＣ）のスタック
や焼損が防がれることになる。また、加入者ごとにチェ
ックし、加入者ごとに異常な加入者制御信号を阻止して
いるため、正常な加入者が通話断になるようなことが防
がれる。

【００２４】

【発明の効果】以上説明したように本発明は、二連一致
検出回路とＦビットチェック回路とによって１加入者単
位に入力側加入者制御信号が正常かどうかをチェック
し、異常を検出した場合には当該加入者に対する出力側
加入者制御信号を変化させないようにすることにより、
１加入者単位での加入者制御信号の保護が可能となり、
正常な加入者への影響のない保護が実現できるという効
果がある。マルチフレーム回路内で発生した障害を検出
した場合も、その障害に対応する加入者の出力側加入者
制御信号のＦビットを反転することにより、加入者ごと
に加入者制御信号の保護が行なわれることになる。そし
て本発明では、入力側加入者制御信号において連続する
２つの加入者制御信号が一致しかつマルチフレーム同期
が確立するまで出力側加入者制御信号を変化させないの
で、データの擾乱時等に加入者制御信号のマルチフレー
ム同期が一時的に確立して誤ったデータが遠隔多重伝送
装置に送出されることを防ぐことができ、これにより、
遠隔多重伝送装置に接続される加入者回路がスタックし
たり焼損したりすることを回避できる。

【図面の簡単な説明】

【図１】本発明の一実施例のマルチフレーム変換回路の
主要部の構成を示すブロック図である。

【図２】図１のマルチフレーム変換回路と他のブロック
の接続関係を示す図である。

【図３】従来のマルチフレーム変換回路の構成を示すブ
ロック図である。

【符号の説明】

１： 加入者制御信号 ２： メモリパリティ生成回路 ３： ３マルチバッファメモリ ４： Ｆビットチェック回路 ５： 二連一致検出回路 ６： ３マルチバッファメモリパリティチェック回路 ７： ３２マルチバッファ書込制御回路 ８： ２バイトバッファ ９： ３２マルチバッファメモリ １０： ３２マルチバッファメモリパリティチェック
回路 １１： Ｆビット反転挿入回路 １２： 遠隔多重伝送装置 １３： 光ケーブル １４： 電気／光変換回路 １５： マルチフレーム変換回路 １６： ディジタル交換機 １７： ＨＷマスク回路 １８： 直並列変換回路 １９： マルチフレーム同期検出回路 ２０： マルチフレーム変換用メモリ ２１： 並直列変換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 親弘 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社 (72)発明者 加藤 幸貴 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社 (72)発明者 橋本 誠 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 情報通信事業部内 (56)参考文献 特開 平５−14302（ＪＰ，Ａ) 特開 平５−122188（ＪＰ，Ａ) 特開 平４−271629（ＪＰ，Ａ) 特開 平３−216095（ＪＰ，Ａ) 特開 平１−233933（ＪＰ，Ａ) 特開 平３−70326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 H04Q 11/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル交換機と遠隔多重伝送装置と
   の間に設置され、第１の多重度のマルチフレーム構成の
   入力側加入者制御信号から第２の多重度のマルチフレー
   ム構成の出力側加入者制御信号へのマルチフレーム変換
   を実行するマルチフレーム変換回路において、 １加入者ごとに連続する２つの入力側加入者制御信号が
   一致していることを検出する二連一致検出回路と、 １加入者ごとに入力側加入者制御信号のマルチフレーム
   を示すビットが正常であるかどうかを検出するＦビット
   チェック回路と、 前記二連一致検出回路と前記Ｆビットチェック回路の結
   果がともに正常である場合にのみ、入力側加入者制御信
   号に対応して出力側加入者制御信号を変化させる制御回
   路と、 前記マルチフレーム変換回路内で発生した障害を検出し
   た場合に、当該出力側加入者制御信号のマルチフレーム
   を示すビットを反転して送出する送出回路とを有するこ
   とを特徴とするマルチフレーム変換回路。
2. 【請求項２】 入力側加入者制御信号にパリティビット
   を付加するパリティ生成回路と、前記第１の多重度に対
   応し入力側加入者制御信号が順次書き込まれる第１のマ
   ルチバッファメモリと、前記第２の多重度に対応し前記
   第１のマルチバッファメモリから読み出された内容が順
   次書き込まれる第２のマルチバッファメモリとを備え、
   前記制御回路は前記二連一致検出回路と前記Ｆビットチ
   ェック回路の結果がともに正常である場合にのみ前記第
   ２のマルチバッファメモリに対する書き込みイネーブル
   信号を発生し、前記送出回路は前記第２のマルチバッフ
   ァメモリから順次読み出されたデータを出力側加入者制
   御信号として送出するとともに、前記第２のマルチバッ
   ファメモリから読み出されたデータのパリティチェック
   の結果に応じて出力側加入者制御信号のマルチフレーム
   を示すビットを反転する、請求項１に記載のマルチフレ
   ーム変換回路。
3. 【請求項３】 前記第１のマルチバッファメモリから読
   み出されるデータのパリティをチェックするパリティチ
   ェック回路をさらに有し、前記制御回路は前記二連一致
   検出回路と前記Ｆビットチェック回路と前記パリティ回
   路の結果がともに正常である場合にのみ前記第２のマル
   チバッファメモリに対する書き込みイネーブル信号を発
   生する請求項２に記載のマルチフレーム変換回路。
4. 【請求項４】 前記第１の多重度のマルチフレーム構成
   が３マルチフレーム構成であり、前記第２の多重度のマ
   ルチフレーム構成が３２マルチフレーム構成である請求
   項１乃至３いずれか１項に記載のマルチフレーム変換回
   路。