JP2510535B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2510535B2 JP2510535B2 JP61242908A JP24290886A JP2510535B2 JP 2510535 B2 JP2510535 B2 JP 2510535B2 JP 61242908 A JP61242908 A JP 61242908A JP 24290886 A JP24290886 A JP 24290886A JP 2510535 B2 JP2510535 B2 JP 2510535B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特に時期ディスク
装置等の記録再生用の半導体集積回路に関する。
装置等の記録再生用の半導体集積回路に関する。
一般に磁気ディス装置，磁気テープ装置の様な磁気記
録装置は、磁気記録媒体へのデータの記録再生を行なう
記録再生用の半導体集積回路が用いられている。
録装置は、磁気記録媒体へのデータの記録再生を行なう
記録再生用の半導体集積回路が用いられている。
この半導体集積回路の信号再生部の構成の一例を第３
図に示す。図に示された回路は、バイポーラトラジスタ
Q1Q2が対をなすよう接続されており、またそれぞれのト
ランジスタQ1及びQ2のコレクタには負荷抵抗RL1,RL2が
接続されている。すなわち、トランジスタQ1,Q2は端子
A,B間の電位差を増幅する差動増幅器を構成し、増幅さ
れた出力は端子C,D間に差動出力として出力される。ま
た、端子A,B間の抵抗R1,R2はトランジスタQ1,Q2のベー
スにバイアス電流を供給するためのものである。
図に示す。図に示された回路は、バイポーラトラジスタ
Q1Q2が対をなすよう接続されており、またそれぞれのト
ランジスタQ1及びQ2のコレクタには負荷抵抗RL1,RL2が
接続されている。すなわち、トランジスタQ1,Q2は端子
A,B間の電位差を増幅する差動増幅器を構成し、増幅さ
れた出力は端子C,D間に差動出力として出力される。ま
た、端子A,B間の抵抗R1,R2はトランジスタQ1,Q2のベー
スにバイアス電流を供給するためのものである。
さらにまた、トランジスタQ3はQ1,Q2のエミッタ電流
を流すための回路であり、図中の定電流駆動回路100に
より駆動されて、図中のIKなる電流を流す電流源として
働く。
を流すための回路であり、図中の定電流駆動回路100に
より駆動されて、図中のIKなる電流を流す電流源として
働く。
ところで、第３図に示される回路の差動増幅率（以後
差動ゲインまたはゲインと呼ぶ）GAは、良く知られてい
るという下（１）式となる。
差動ゲインまたはゲインと呼ぶ）GAは、良く知られてい
るという下（１）式となる。
gm:相互コンダクタンス h:ボルツマン定数 g:電子の電荷 T:絶対温度（゜Ｋ） 上式では、トランジスタの電流増幅率α（以後αと呼
ぶ）を１としてベース電流の影響を無視している。今、
トランジスタQ1〜Q3のベース電流分を考慮して式（１）
を変形すれば差動増幅率GAは下式となる。
ぶ）を１としてベース電流の影響を無視している。今、
トランジスタQ1〜Q3のベース電流分を考慮して式（１）
を変形すれば差動増幅率GAは下式となる。
ところで、記録再生用半導体集積回路などの場合、定
電流駆動回路に工夫をこらし、ゲインの変動率を小さく
抑えて、安定性を高めることは良く行なわれている。例
えば、種々の温度補償法を利用したゲインの温度補償な
どである。例として、特開昭59−191626号公報には、第
４図に示すように、ツェナーZD1を用いることにより、
任意の温度依存性をもつ定電圧回路の例が示されてい
る。そこで第３図に示されている定電流駆動回路に第４
図の回路を応用し、例えばVKに、ちょうどＴ（゜Ｋ）の
温度依存性をもたせば、式（２）より明らかに第３図の
回路はゲインの温度補償が可能となる。
電流駆動回路に工夫をこらし、ゲインの変動率を小さく
抑えて、安定性を高めることは良く行なわれている。例
えば、種々の温度補償法を利用したゲインの温度補償な
どである。例として、特開昭59−191626号公報には、第
４図に示すように、ツェナーZD1を用いることにより、
任意の温度依存性をもつ定電圧回路の例が示されてい
る。そこで第３図に示されている定電流駆動回路に第４
図の回路を応用し、例えばVKに、ちょうどＴ（゜Ｋ）の
温度依存性をもたせば、式（２）より明らかに第３図の
回路はゲインの温度補償が可能となる。
また、定電流駆動回路の別の例としては、アイ・イー
・イー・ジェー・ソリッドーステート サーキット（IE
EEJ.Solid−Stato Gircuito）のVoL1.SC−9,P388−393
（1974年12月付発行）のアシンプル スリーターミナル
ICパンギャップリファレンス（A simple Three−Temrmi
nal IC Band Reference）の記事に述べられているよう
にバンドギャップ リファレンス（Badgap Reference）
法の応用が考えられる。この方法によれば温度補償され
た電圧を作ることができ、やはり第３図の定電流駆動回
路に用いることが出来る。
・イー・ジェー・ソリッドーステート サーキット（IE
EEJ.Solid−Stato Gircuito）のVoL1.SC−9,P388−393
（1974年12月付発行）のアシンプル スリーターミナル
ICパンギャップリファレンス（A simple Three−Temrmi
nal IC Band Reference）の記事に述べられているよう
にバンドギャップ リファレンス（Badgap Reference）
法の応用が考えられる。この方法によれば温度補償され
た電圧を作ることができ、やはり第３図の定電流駆動回
路に用いることが出来る。
〔発明が解決しようとする問題点〕 上記従来技術は、式（２）より明らかなように半導体
集積回路内で生ずるトランジスタの電流増幅率αによる
ゲインの変動については配慮されておらず、定電流駆動
回路に、先に述べたところの温度補償回路を付加したと
しても、まだゲインの変動が大きいという問題があっ
た。
集積回路内で生ずるトランジスタの電流増幅率αによる
ゲインの変動については配慮されておらず、定電流駆動
回路に、先に述べたところの温度補償回路を付加したと
しても、まだゲインの変動が大きいという問題があっ
た。
これを説明するために、トランジスタ電流増幅率αと
ゲインの変動の１例を下記に示す。通常トランジスタの
性能を表す項目のひとつにHfeがあるが、このHfeとαの
関係は云うまでもなく次図式の関係がある。
ゲインの変動の１例を下記に示す。通常トランジスタの
性能を表す項目のひとつにHfeがあるが、このHfeとαの
関係は云うまでもなく次図式の関係がある。
ここで、通常のよく作られた半導体集積回路の場合、
Hfeの変動はかなり大きいといわれており、また、Hfe自
体の温度依存性も無視できなく数千p.p.m.程度あると云
われている。今便宜的にHfeが10〜500まで変動したとす
れば増幅率αは式（３）により明らかに次の如く変動す
る。
Hfeの変動はかなり大きいといわれており、また、Hfe自
体の温度依存性も無視できなく数千p.p.m.程度あると云
われている。今便宜的にHfeが10〜500まで変動したとす
れば増幅率αは式（３）により明らかに次の如く変動す
る。
α:0.909〜0.998 α2:0.826〜0.996 α3:0.751〜0.994 よって、増幅率αが上記の様に変動する時、式（２）
で示されるゲインがα（α２）に応じて変動することは
云うまでもない。
で示されるゲインがα（α２）に応じて変動することは
云うまでもない。
またさらに、実際の記録再生用半導体集積回路の場
合、後述するように、第２図に示すトランジスタQ4,Q5
のカスコード接続、エミフォロ出力，トランジスタQ1,Q
2の下に接続される。ベース接地回路などが接続される
たびに、式（２）に示した増幅率αの次数がふえてゆく
ことは明らかである。従って従来の装置は、増幅率αの
次数がふえた分だけさらにゲインの変動幅が大きくなっ
ていた。
合、後述するように、第２図に示すトランジスタQ4,Q5
のカスコード接続、エミフォロ出力，トランジスタQ1,Q
2の下に接続される。ベース接地回路などが接続される
たびに、式（２）に示した増幅率αの次数がふえてゆく
ことは明らかである。従って従来の装置は、増幅率αの
次数がふえた分だけさらにゲインの変動幅が大きくなっ
ていた。
よってこの発明の目的は、トランジスタの増幅率αの
変動により増減するゲインの変動幅を改善する手段を有
する半導体集積回路を提供することである。
変動により増減するゲインの変動幅を改善する手段を有
する半導体集積回路を提供することである。
上記目的を達成するため本発明にあっては、半導体集
積回路に、トランジスタの増幅率αが小さい時はVKの電
位を上げる、またαが大きい時はVKの電位を下げる回路
手段を設けることにより、ゲインの増幅率αによる変動
を補償するものである。
積回路に、トランジスタの増幅率αが小さい時はVKの電
位を上げる、またαが大きい時はVKの電位を下げる回路
手段を設けることにより、ゲインの増幅率αによる変動
を補償するものである。
上述した手段によれば、トランジスタの増幅率αが大
きく変動しても、例えば、増幅率αが小さくなった時
は、それに応じてVKの電位が上るので、増幅率αに応じ
て変動するゲインを一定に保つことが可能となり、ゲイ
ンの増幅率αによる変動を補償しようと意図する上記目
的を達成することができる。
きく変動しても、例えば、増幅率αが小さくなった時
は、それに応じてVKの電位が上るので、増幅率αに応じ
て変動するゲインを一定に保つことが可能となり、ゲイ
ンの増幅率αによる変動を補償しようと意図する上記目
的を達成することができる。
以下本発明の一実施例を図面を用いて詳細に説明す
る。第１図は、本実施例による半導体集積回路の一例を
示す図である。この実施例の回路は、同図の電流源を作
成する図示しない回路部と共に公知のモノリシック集積
回路技術によってシリコン単結晶半導体基板上に形成さ
れる。
る。第１図は、本実施例による半導体集積回路の一例を
示す図である。この実施例の回路は、同図の電流源を作
成する図示しない回路部と共に公知のモノリシック集積
回路技術によってシリコン単結晶半導体基板上に形成さ
れる。
この実施例によるトランジスタQ1〜Q3は、第３図に示
したと同様の差動増幅器により構成されており、トラン
ジスタQ4〜Q5は電流源CCOにより駆動される定電流駆動
回路である。この定電流駆動回路は電流源CCOよりIcoな
る電流が流れ込むことにより駆動され、トランジスタQ4
およびQ6はオンとなる。トランジスタQ6のエミッタ電流
は、ベース電流の影響を無視すればIcoに等しい。
したと同様の差動増幅器により構成されており、トラン
ジスタQ4〜Q5は電流源CCOにより駆動される定電流駆動
回路である。この定電流駆動回路は電流源CCOよりIcoな
る電流が流れ込むことにより駆動され、トランジスタQ4
およびQ6はオンとなる。トランジスタQ6のエミッタ電流
は、ベース電流の影響を無視すればIcoに等しい。
この時Ｆ点の電圧VFは、下記（４）式のようになる。
VF＝R5Ico＋VBE ……（４）式 図中Ｅ点の電圧VEは上記VFを用いれば さらに図中のVKを求め、さらに式（４），式（５）に
より簡略化を行なえば、VKは と表わされる。
より簡略化を行なえば、VKは と表わされる。
しかるに良く知られている従来回路の一例を第５図に
示す。第５図の場合は図より明らかなように、VKは VK＝R2Ico ……（７）式 と表わされる。第１図はR2＝Ｒが５が前提である。
示す。第５図の場合は図より明らかなように、VKは VK＝R2Ico ……（７）式 と表わされる。第１図はR2＝Ｒが５が前提である。
ところで、式（６）と式（７）は実際に等価である。
なぜならば、式（６）においてR4→∽とすれば式（７）
と同一となるからである。
なぜならば、式（６）においてR4→∽とすれば式（７）
と同一となるからである。
しかるに、上述の一連の説明はトランジスタのベース
電流を無視して、すなわちα＝１と仮定して行なってき
た。しかしながら、実際の半導体集積回路の場合αは１
以下の値であり、具体的な数値は前述した通りである。
電流を無視して、すなわちα＝１と仮定して行なってき
た。しかしながら、実際の半導体集積回路の場合αは１
以下の値であり、具体的な数値は前述した通りである。
そこで以下に図１の回路においてベース電流の影響を
考慮した場合について述べる。
考慮した場合について述べる。
今便宜的にトランジスタQ4とQ6のベース電流が等しい
時、すなわち、トランジスタQ4,Q6それぞれのエミッタ
電流が等しい時を考えることとする。この時明らかにト
ランジスタQ5のエミッタ電流はIcoに等しくなる。
時、すなわち、トランジスタQ4,Q6それぞれのエミッタ
電流が等しい時を考えることとする。この時明らかにト
ランジスタQ5のエミッタ電流はIcoに等しくなる。
しかるに、今トランジスタQ3がない場合を考えると、
Ｅ点の電圧VEは、式（５）で表わされる項の他に、トラ
ンジスタQ6のベース電流により、△Ｖ（＝iB6×R3）の
項が付け加わる筈である。すなわち、式（５）を書直せ
ば となる。
Ｅ点の電圧VEは、式（５）で表わされる項の他に、トラ
ンジスタQ6のベース電流により、△Ｖ（＝iB6×R3）の
項が付け加わる筈である。すなわち、式（５）を書直せ
ば となる。
従来からの考えによれば、式（８）iB6R3の項の影響
を極力小さく抑えるべく、抵抗R3,R4の抵抗値の絶対値
を小さくする、電流iB6の値を小さくするため、Q6のト
ランジスタを例えばダーリントン接続とするなどの方法
が用いられてきた。さらにまた、定電流駆動回路をベー
ス電流の影響を受けない第５図の回路を採用するなど、
いずれの場合もベース電流の影響を無視する方向にもっ
ていっていた。
を極力小さく抑えるべく、抵抗R3,R4の抵抗値の絶対値
を小さくする、電流iB6の値を小さくするため、Q6のト
ランジスタを例えばダーリントン接続とするなどの方法
が用いられてきた。さらにまた、定電流駆動回路をベー
ス電流の影響を受けない第５図の回路を採用するなど、
いずれの場合もベース電流の影響を無視する方向にもっ
ていっていた。
そこで本発明者らは、式（８）のベース電流の項iB6
×R3に着目し、この項がiB6が大きい時、すなわち、増
幅率αが小さい時は、VEの電圧がその分大きく上昇する
こと、iB6が小さい、すなわち増幅率αが大きい時は、V
Eの電圧上昇分が低いということが式（２）により示さ
れるゲインの増幅率αによる変動を補償しうると考え
た。
×R3に着目し、この項がiB6が大きい時、すなわち、増
幅率αが小さい時は、VEの電圧がその分大きく上昇する
こと、iB6が小さい、すなわち増幅率αが大きい時は、V
Eの電圧上昇分が低いということが式（２）により示さ
れるゲインの増幅率αによる変動を補償しうると考え
た。
すなわち、式（８）は、増幅率αを用いて書き表わせ
ば となる。
ば となる。
上式を式（６）に代入すれば、VKを求めることがで
き、 さらに上式を式（２）に代入して、GAを求めれば 上式より明らかなように〔〕内に の項が加ることにより、少くとも従来の回路に対して、
αに対するゲインの変動率が改善されることは明白であ
る。
き、 さらに上式を式（２）に代入して、GAを求めれば 上式より明らかなように〔〕内に の項が加ることにより、少くとも従来の回路に対して、
αに対するゲインの変動率が改善されることは明白であ
る。
さらに前記1/α・R3/R3の効果を高めるために、第１
図の回路において、点線で囲ったQ5を含む回路を付加す
ることが出来る。この場合特に、Icoの値が決まってい
る場合や、さらに第１図におけるiB6とiB4を一致させる
場合、またVKの温度依存性の関係でR3,R4を任意に選択
できない場合など、トランジスタQ5を付加し、さらに、
抵抗R2に任意の抵抗値を選ぶことにより、1/α・R3/R5
の影響をコントロールすることが出来るため、上記述べ
た効果を有効ならしむる手段として有効である。
図の回路において、点線で囲ったQ5を含む回路を付加す
ることが出来る。この場合特に、Icoの値が決まってい
る場合や、さらに第１図におけるiB6とiB4を一致させる
場合、またVKの温度依存性の関係でR3,R4を任意に選択
できない場合など、トランジスタQ5を付加し、さらに、
抵抗R2に任意の抵抗値を選ぶことにより、1/α・R3/R5
の影響をコントロールすることが出来るため、上記述べ
た効果を有効ならしむる手段として有効である。
第２図に、本発明の第２の実施例が示されている。
第２図の回路も、第１図と同様に公知のモノリシック
集積回路技術によってシリコン単結晶半導体基板上に形
成される。
集積回路技術によってシリコン単結晶半導体基板上に形
成される。
この実施例においても、トランジスタQ1〜Q3,Q13〜Q
15は、第１図に示した差動増幅器と同様な構成となって
おり、トランジスタQ4,Q5は、Q1,Q2の増幅器をカスケー
ド接続する回路である。トランジスタQ6,Q7はエミフォ
ロ回路で当該増幅回路の出力回路を構成する。CC1およ
びCC2は、それぞれトランジスタQ6,Q7のエミッタ電流を
供給する電流源である。トランジスタQ16は、定電流駆
動回路の出力部にあたり、エミッタフォロア回路となっ
ている。
15は、第１図に示した差動増幅器と同様な構成となって
おり、トランジスタQ4,Q5は、Q1,Q2の増幅器をカスケー
ド接続する回路である。トランジスタQ6,Q7はエミフォ
ロ回路で当該増幅回路の出力回路を構成する。CC1およ
びCC2は、それぞれトランジスタQ6,Q7のエミッタ電流を
供給する電流源である。トランジスタQ16は、定電流駆
動回路の出力部にあたり、エミッタフォロア回路となっ
ている。
ダイオードD1とトランジスタQ9は、VBEの差、すなわ
ちそれぞれのトランジスタにおけるエミッタ電流密度の
差を利用して、Q9のコレクタに電流を流すバンドギャッ
プレファランス回路である。このバンドギャップレファ
ランス回路の動作原理についは既に公知の技術であり、
これは前述のアイ・イー・イー・イー・ジェーの記事に
も記載されている。
ちそれぞれのトランジスタにおけるエミッタ電流密度の
差を利用して、Q9のコレクタに電流を流すバンドギャッ
プレファランス回路である。このバンドギャップレファ
ランス回路の動作原理についは既に公知の技術であり、
これは前述のアイ・イー・イー・イー・ジェーの記事に
も記載されている。
さて、第２図の回路において電流源CCOよりIcoなる電
流が、ダイオードD1に流れた時を考えると、この時トラ
ンジスタQ9のコレクタにはI9なる電流が流れる。トラン
ジスタQ9のベース電流の影響を無視すればI9は下（10）
式で表わされる。
流が、ダイオードD1に流れた時を考えると、この時トラ
ンジスタQ9のコレクタにはI9なる電流が流れる。トラン
ジスタQ9のベース電流の影響を無視すればI9は下（10）
式で表わされる。
また、トランジスタQ10〜Q12は、PNPトランジスタで
構成されるカレントコピー回路である。第２図の場合ベ
ース電流の影響を無視すれば、トランジスタQ11のコレ
クタ電流I11はI9に等しい値となる。
構成されるカレントコピー回路である。第２図の場合ベ
ース電流の影響を無視すれば、トランジスタQ11のコレ
クタ電流I11はI9に等しい値となる。
第２図の場合、電流I11が第１図における電流Icoに対
応する。第１図の実施例でIcoはあたかも任意の値をと
りうるとして説明を行なったが、以上の説明より明らか
なように第２図の実施例では、I9にバンドギャップ回路
の出力を利用する点が異なる。
応する。第１図の実施例でIcoはあたかも任意の値をと
りうるとして説明を行なったが、以上の説明より明らか
なように第２図の実施例では、I9にバンドギャップ回路
の出力を利用する点が異なる。
次に、第２図の実施例におけるVKの値を、式（10）を
式（６）に代入して求める。この場合、式（10）のI9式
（６）Icoに同じである。よって式（11）式となる。
式（６）に代入して求める。この場合、式（10）のI9式
（６）Icoに同じである。よって式（11）式となる。
今、ここに便宜的にR3/R4＝１とおけば上記（11）式
は、次（12）式で表わされる。
は、次（12）式で表わされる。
第２図におけるゲインGAは、上（12）式を式（１）に
代入することにより求められ、式（13）式となる。
代入することにより求められ、式（13）式となる。
以上より明らかに、第２図に示す実施例では、ゲイン
は温度補償されており第１図の実施例に比しゲインの変
動の小さい安定な回路を提供している。
は温度補償されており第１図の実施例に比しゲインの変
動の小さい安定な回路を提供している。
しかしながらベース電流の影響を考慮すれば、 つまり、第２図におけるトランジスタQ4,Q5のカスケ
ード回路、トランジスタQ5,Q7のエミッタフォロワ回
路、さらには、トランジスタQ1Q2およびQ3のベース電流
などを考慮しなければならず、よって式（13）の右辺に
は、トランジスタの増幅率αの４乗が加わる。従って、
式（13）は、下（14）式となる。
ード回路、トランジスタQ5,Q7のエミッタフォロワ回
路、さらには、トランジスタQ1Q2およびQ3のベース電流
などを考慮しなければならず、よって式（13）の右辺に
は、トランジスタの増幅率αの４乗が加わる。従って、
式（13）は、下（14）式となる。
この時、第２図の回路におけるゲインは増幅率のαの
影響を大きく受けてしまう。
影響を大きく受けてしまう。
しかしながら本発明によれば、トランジスタQ13のベ
ース電流に応じて、Ｇ点の電圧，すなわちVKを上げる構
成となっているため、今仮にトランジスタのHfeが低い
時、すなわちαが小さい時を考えるとトランジスタQ13
のベース電流も大きくなるため、式（８）′によればそ
れに応じてＧ点、すなわちVKも高くなり、式（１）より
明らかに、その分ゲインが高くなるので、増幅率αによ
るゲインの落ち込み分を補償することが可能となる。
ース電流に応じて、Ｇ点の電圧，すなわちVKを上げる構
成となっているため、今仮にトランジスタのHfeが低い
時、すなわちαが小さい時を考えるとトランジスタQ13
のベース電流も大きくなるため、式（８）′によればそ
れに応じてＧ点、すなわちVKも高くなり、式（１）より
明らかに、その分ゲインが高くなるので、増幅率αによ
るゲインの落ち込み分を補償することが可能となる。
さらに第２図にトランジスタQ15の回路を付加し抵抗R
3に適当な値を代入することが出来る。この場合トラン
ジスタQ15のエミッタ電流，すなわち、トランジスタQ15
のベース電流を任意の適当な値とすることが出来、トラ
ンジスタQ13のベース電流以外に、Ｇ点の、すなわちVK
の上記ベース電流の影響を任意に加減することが出来る
ことにより、第２図の実施例の場合、ゲインの温度補償
効果をそこなうことなく、上記トランジスタαによるゲ
イの変動を抑えることがより容易となる。
3に適当な値を代入することが出来る。この場合トラン
ジスタQ15のエミッタ電流，すなわち、トランジスタQ15
のベース電流を任意の適当な値とすることが出来、トラ
ンジスタQ13のベース電流以外に、Ｇ点の、すなわちVK
の上記ベース電流の影響を任意に加減することが出来る
ことにより、第２図の実施例の場合、ゲインの温度補償
効果をそこなうことなく、上記トランジスタαによるゲ
イの変動を抑えることがより容易となる。
本発明によって得られる効果を簡単に説明すれば下記
のとうりである。
のとうりである。
すなわち、例えば磁気ディスク装置の記録再生用半導
体集積回路において、増幅回路のバイアス電流駆動回路
部にトランジスタの増幅率αに応じて、例えば増幅率α
が小さい時は電圧を上げてバイアス電流を増す回路手段
を付加することにより、増幅率αによる増幅回路のゲイ
ンの変動分を補償することが出来、より増幅率の変動率
の小さい安定な増幅回路を供給することが出来る。
体集積回路において、増幅回路のバイアス電流駆動回路
部にトランジスタの増幅率αに応じて、例えば増幅率α
が小さい時は電圧を上げてバイアス電流を増す回路手段
を付加することにより、増幅率αによる増幅回路のゲイ
ンの変動分を補償することが出来、より増幅率の変動率
の小さい安定な増幅回路を供給することが出来る。
尚本発明によれば、従来品に比し約4dB程ゲインの変
動を小さくすることが出来た。
動を小さくすることが出来た。
第１図は本発明に係る半導体集積回路の一実施例を示す
回路図、第２図は本発明の他の実施例を示す回路図、第
３図は磁気ディスク用増幅回路を説明する回路図、第４
図は定電流駆動回路を説明する回路図、第５図はその他
の定電流駆動回路を説明する回路図である。 CC0,CC1,CC2……電流源、 Ｌ……磁気ヘッド、 Q1〜Q16……トランジスタ、 D1……ダイオード、ZD1……ツェーナーダイオード、 R1〜R9……抵抗。
回路図、第２図は本発明の他の実施例を示す回路図、第
３図は磁気ディスク用増幅回路を説明する回路図、第４
図は定電流駆動回路を説明する回路図、第５図はその他
の定電流駆動回路を説明する回路図である。 CC0,CC1,CC2……電流源、 Ｌ……磁気ヘッド、 Q1〜Q16……トランジスタ、 D1……ダイオード、ZD1……ツェーナーダイオード、 R1〜R9……抵抗。
フロントページの続き (72)発明者 吉永 真樹 小平市上水本町1450番地 株式会社日立 製作所武蔵工場デバイス開発センタ内 (72)発明者 青井 基 国分寺市恋ケ窪１丁目280番地 株式会 社日立製作所中央研究所内 (56)参考文献 特開 昭58−134519（ＪＰ，Ａ) 特開 昭62−173807（ＪＰ，Ａ) 特開 昭57−123707（ＪＰ，Ａ) 実開 昭59−67018（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】電源電圧に接続され差動増幅回路を構成す
る少なくとも１組の第１のトランジスタと第２のトラン
ジスタと、該差動増幅回路からの電流を駆動するための
第３のトランジスタと、該第３のトランジスタのベース
電位を制御する定電流駆動回路を備える半導体集積回路
において、 前記定電流駆動回路は、前記差動増幅回路を構成するト
ランジスタと電流増幅率によるゲインの変動傾向が実質
上同じとなる第５及び第６のトランジスタを用いて構成
されており、 前記電源電圧に接続された停電流源に対し、並列に、そ
のベースともう１つの端子を用いて接続された第４のト
ランジスタと、 該第４のトランジスタの残る端子を接続した端点Ｇであ
って第１の抵抗を接続するものと、 前記定電流源の前記電源電圧側とは反対の端点であって
前記第４のトランジスタのベースが接続されたものと、
前記第１の抵抗のもう１つの端点Ｆに、並列に接続さ
れ、そのベースが該端点Ｆに接続された前記第６のトラ
ンジスタと、 該端点Ｆにベースを接続した前記第５のトランジスタで
あって、前記差動増幅回路と前記第３のトランジスタと
の縦列接続に対し、並列となるよう接続されたものを有
し、 前記端点Ｇと、前記第３のトランジスタのベースとの間
に、 前記差動増幅回路と前記第３のトランジスタとの縦列接
続の段数より２少ない段数の少なくとも第７のトランジ
スタであって、前記差動増幅回路を構成するトランジス
タ電流増幅率によるゲインの変動傾向が実質上同じとな
るものを有し、そのベースは前記端点Ｇに接続され、前
記差動増幅回路と前記第３のトランジスタとの縦列接続
に対し、並列となるよう接続され、その出力によって前
記第３のトランジスタのベース電位を与える半導体集積
回路。 - 【請求項２】特許請求の範囲第１項記載の半導体集積回
路において、 前記差動増幅回路は、縦列接続された２組の前記第１の
トランジスタと前記第２のトランジスタを有し、 前記差動増幅回路と前記第３のトランジスタとの縦列接
続の段数が３であり、前記第７のトランジスタを１個有
する半導体集積回路。 - 【請求項３】電源電圧に接続され差動増幅回路を構成す
る１組の第１のトランジスタと第２のトランジスタと、
該差動増幅回路からの電流を駆動するための第３のトラ
ンジスタと、該第３のトランジスタのベース電位を制御
する定電流駆動回路を備える半導体集積回路において、 前記定電流駆動回路は、前記差動増幅回路を構成するト
ランジスタと電流増幅率によるゲインの変動傾向が実質
上同じとなる第５及び第６のトランジスタを用いて構成
されており、 前記電源電圧に接続された定電流源に対し、並列に、そ
のベースともう１つの端子を用いて接続された第４のト
ランジスタと、 該第４のトランジスタの残る端子を接続した端点Ｅであ
って第１の抵抗を接続するものと、 前記定電流源の前記電源電圧側とは反対の端点であって
前記第４のトランジスタのベースが接続されたものと、
前記第１の抵抗のもう１つの端点Ｆに、並列に接続さ
れ、そのベースが該端点Ｆに接続された前記第６のトラ
ンジスタと、 該端点Ｆにベースを接続した前記第５のトランジスタで
あって、前記差動増幅回路と前記第３のトランジスタと
の縦列接続に対し、並列となるよう接続されたものを有
し、 前記端点Ｅが、直接、前記第３のトランジスタのベース
に接続される半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242908A JP2510535B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242908A JP2510535B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6398203A JPS6398203A (ja) | 1988-04-28 |
| JP2510535B2 true JP2510535B2 (ja) | 1996-06-26 |
Family
ID=17096002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242908A Expired - Lifetime JP2510535B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510535B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5084370B2 (ja) * | 2007-07-02 | 2012-11-28 | 日本電信電話株式会社 | 定電圧発生回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123707A (en) * | 1980-12-09 | 1982-08-02 | Texas Instruments Inc | Integrated circuit device with amplifying gain stabilizing function |
| JPS58134519A (ja) * | 1982-02-04 | 1983-08-10 | Fujitsu Ltd | 差動対回路 |
| JPS5967018U (ja) * | 1982-10-25 | 1984-05-07 | ソニー株式会社 | バイアス回路 |
| JPS62173807A (ja) * | 1986-01-27 | 1987-07-30 | Mitsubishi Electric Corp | 定電流源バイアス回路 |
-
1986
- 1986-10-15 JP JP61242908A patent/JP2510535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6398203A (ja) | 1988-04-28 |
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