JP5084370B2 - 定電圧発生回路 - Google Patents

Description

本発明は、電子回路における、定電圧発生回路および定電圧発生方法に関し、定電圧を内部発生する回路に関し、特に、差動増幅を行う利得可変回路（ＶＧＡ：Variable Gain Amplifier）内の定電流源に対して定電圧信号ＶＣＳを供給する定電圧発生回路および定電圧発生方法に関する。

差動電圧信号の利得を可変にして増幅する利得可変増幅回路（ＶＧＡ：Variable Gain Amplifier）として、図５に示すブロック構成が知られている。図５の増幅器においては、単一の利得可変増幅回路（ＶＧＡ）１０について示しているが、複数の利得可変増幅回路（ＶＧＡ）１０を多段に接続した構成も可能である。図５において、差動入力電圧信号Ｖｉｎが利得可変増幅回路（ＶＧＡ）１０に入力されると、利得可変増幅回路（ＶＧＡ）１０から出力される増幅後の差動出力電圧信号Ｖｏｕｔは、出力電圧レベルのモニタリングを行うために、自動利得制御回路（ＡＧＣ：Automatic Gain Controller）２０に入力される。自動利得制御回路（ＡＧＣ）２０では、利得可変増幅回路（ＶＧＡ）１０に対する利得制御信号ＶＧＣを生成し、利得可変増幅回路（ＶＧＡ）１０に対して出力する。

利得可変増幅回路（ＶＧＡ）１０は、自動利得制御回路（ＡＧＣ）２０からの利得制御信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０からの参照電位ＲＥＦとの差分に応じた電流を利得可変増幅回路（ＶＧＡ）１０の差動対１１に対して供給するように制御することによって、目的とする電圧レベルの差動出力電圧信号Ｖｏｕｔを出力する。

一般に、利得可変増幅回路（ＶＧＡ）１０は、図５に示すように、入力された差動入力電圧信号を可変に増幅するための差動対１１、差動対１１の利得を調整する利得調整回路１２、差動対１１に定電流を供給する定電流源１３を備えており、自動利得制御回路（ＡＧＣ）２０からの利得制御信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０からの参照電位ＲＥＦとは、利得調整回路１２に対して供給され、差動対１１の利得を調整し、目的の電圧レベルの差動出力電圧信号Ｖｏｕｔを出力する。

また、定電流源１３は、定電圧発生回路（ＣＶＧ：Constant Voltage Generator）４０Ａが発生する一定電圧の定電圧信号ＶＣＳをゲート電圧として入力することにより、電源電流として一定の電流を差動対１１に対して供給するように構成されている。

次に、利得可変増幅回路（ＶＧＡ）１０の具体的な回路構成について、その一例を図６を用いて説明する。図６は、利得可変増幅回路（ＶＧＡ）１０の回路構成の一例を示す回路図である。なお、図６の利得可変増幅回路（ＶＧＡ）１０の回路構成は、本出願人らが先に出願した回路構成の一例を示すものであるが、非特許文献１に示すMamoru Oharaらによる“High Gain Equalizing Amplifier Integrated Circuits for a Gigabit Optical Repeater”，ＩＥＥＥ Journal of Solid-State Circuits，ｖｏｌ．ＳＣ−２０，Ｎｏ．３、ｐｐ．７０３−７０７（１９８５）にも類似の回路構成が記載されている。

図６に示す利得可変増幅回路（ＶＧＡ）１０の回路構成は、図５に示すブロック構成と同様、差動入力電圧信号を増幅する差動対１１、差動対１１の利得を調整する利得調整回路（ＧＣＡ）１２および差動対１１に定電流を供給する定電流源１３を備えて構成される。図６において、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗である。また、端子ＶＣＣはコレクタ側電源電圧端子、端子ＶＥＥはエミッタ側電源電圧端子、端子ＶＩＴ／ＶＩＣは差動対１１への差動入力電圧端子（差動増幅回路への入力電圧信号を差動電圧として入力する差動入力端子）、端子ＶＯＴ／ＶＯＣは差動出力電圧端子（差動増幅回路からの出力電圧信号を差動電圧として出力する差動出力端子）である。

図６に示すように、差動対１１は、第一の増幅用トランジスタＴ１と第一のコレクタ抵抗（負荷抵抗）Ｒ１と第一の一のエミッタ抵抗（エミッタ接続用抵抗）Ｒ３、第一の二のエミッタ抵抗（エミッタ接続用抵抗）Ｒ５を含む第一の増幅回路１１ａ、第二の増幅用トランジスタＴ２と第二のコレクタ抵抗（負荷抵抗）Ｒ２と第二の一のエミッタ抵抗（エミッタ接続用抵抗）Ｒ４、第二の二のエミッタ抵抗（エミッタ接続用抵抗）Ｒ６を含む第二の増幅回路１１ｂ、の２つの増幅回路からなり、２組ずつのエミッタ抵抗により２組の差動対が形成され、双方が差動増幅動作を行う差動増幅回路として形成されている。

なお、第一・第二の増幅用トランジスタＴ１・Ｔ２それぞれのコレクタには第一・第二のコレクタ抵抗Ｒ１・Ｒ２の一端がそれぞれ接続され、第一の増幅用トランジスタＴ１のエミッタには、第一の一のエミッタ抵抗Ｒ３、第一の二のエミッタ抵抗Ｒ５の一端が並列接続され、第二の増幅用トランジスタＴ２のエミッタには、第二の一のエミッタ抵抗Ｒ４、第二の二のエミッタ抵抗Ｒ６の一端が並列接続される。また、第一・第二のコレクタ抵抗Ｒ１・Ｒ２の他端は、コレクタ側電源電圧端子ＶＣＣに接続される。

また、利得調整回路１２は、２組の差動増幅動作（つまり、２組のエミッタ抵抗Ｒ３，Ｒ５とＲ４，Ｒ６との組み合わせによる差動動作）を行う第一・第二の増幅回路１１ａ・１１ｂを含んで構成された差動対１１に対して、それぞれのコレクタが差動対１１の互いに異なる組の２個の増幅回路１１ａ・１１ｂそれぞれに接続され、エミッタが共通接続されて定電流源１３に接続された第一の利得調整用トランジスタＴ３と第二の利得調整用トランジスタＴ４とを備えて構成される。

つまり、利得調整回路１２は、自動利得制御回路（ＡＧＣ）２０からの利得調整信号ＶＧＣをベース端子に入力する第一の利得調整用トランジスタＴ３と、参照電位生成回路（ＲＧＣ）３０からの参照電位ＲＥＦをベース端子に入力する第二の利得調整用トランジスタＴ４と、の差動対からなっている。第一・第二の利得調整用トランジスタＴ３・Ｔ４のエミッタは共通接続されて、定電流源１３に接続され、第一の利得調整用トランジスタＴ３のコレクタには、差動対１１の第一の一・第二の一のエミッタ抵抗Ｒ３・Ｒ４それぞれの他端が並列接続され、第二の利得調整用トランジスタＴ４のコレクタには、差動対１１の第一の二・第二の二のエミッタ抵抗Ｒ５・Ｒ６それぞれの他端が並列接続される。

また、定電流源１３は、定電圧発生回路（ＣＶＧ）４０Ａからの定電圧信号ＶＣＳをベース端子に入力する定電流制御用トランジスタＴ７と、該定電流制御用トランジスタＴ７のエミッタに一端が接続され、他端がエミッタ側電源電圧端子ＶＥＥに接続されたエミッタ抵抗Ｒ７とからなっており、定電流制御用トランジスタＴ７のコレクタには、利得調整回路１２の第一・第二の利得調整用トランジスタＴ３・Ｔ４の双方のエミッタが共通に接続されることにより、定電圧発生回路（ＣＶＧ）４０Ａからの定電圧信号ＶＣＳにより制御された一定電流が、利得調整回路１２を介して、差動対１１に対して供給される。

ここで、第一・第二の利得調整用トランジスタＴ３・Ｔ４それぞれのベースに印加される自動利得制御回路（ＡＧＣ）２０の利得調整信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０の参照電位ＲＥＦとの差分の値に応じて、差動対１１の第一の増幅回路１１ａと第二の増幅回路１１ｂとのそれぞれに内蔵された２組の差動対（つまり２組のエミッタ抵抗）が切り替えられたり、定電流源１３からの電流が双方に分かれて流れたりすることにより、差動対１１は異なる利得（増幅率）で動作して、差動対１１の差動入力電圧端子ＶＩＴ／ＶＩＣに入力された差動入力電圧信号Ｖｉｎを、異なる利得（増幅率）で増幅して、差動出力電圧信号Ｖｏｕｔとして差動出力電圧端子ＶＯＴ／ＶＯＣから出力する。

例えば、第一の利得調整用トランジスタＴ３がｏｎ状態、第二の利得調整用トランジスタＴ４がｏｆｆ状態のときは、第一の一・第二の一のエミッタ抵抗Ｒ３・Ｒ４のみに定電流源１３からの電流が流れ、第一の二・第二の二のエミッタ抵抗Ｒ５・Ｒ６には流れないことから、利得可変増幅回路（ＶＧＡ）１０の利得は、第一・第二のコレクタ抵抗Ｒ１・Ｒ２の抵抗値と第一の一・第二の一のエミッタ抵抗Ｒ３・Ｒ４の抵抗値と第一・第二の増幅用トランジスタＴ１・Ｔ２のトランスコンダクタンスｇｍとによって、差動対１１の利得が定まり、差動入力電圧端子ＶＩＴ／ＶＩＣに入力された差動入力電圧信号Ｖｉｎは、該利得で増幅されて、差動出力電圧信号Ｖｏｕｔとして差動出力電圧端子ＶＯＴ／ＶＯＣから出力される。

逆に、第一の利得調整用トランジスタＴ３がｏｆｆ状態、第二の利得調整用トランジスタＴ４がｏｎ状態のときは、第一の二・第二の二のエミッタ抵抗Ｒ５・Ｒ６のみに定電流源１３からの電流が流れ、第一の一・第二の一のエミッタ抵抗Ｒ３・Ｒ４には流れないことから、利得可変増幅回路（ＶＧＡ）１０の利得は、第一・第二のコレクタ抵抗Ｒ１・Ｒ２の抵抗値と第一の二・第二の二のエミッタ抵抗Ｒ５・Ｒ６の抵抗値と第一・第二の増幅用トランジスタＴ１・Ｔ２のトランスコンダクタンスｇｍとによって、差動対１１の利得が定まり、差動入力電圧端子ＶＩＴ／ＶＩＣに入力された差動入力電圧信号Ｖｉｎは、該利得で増幅されて、差動出力電圧信号Ｖｏｕｔとして差動出力電圧端子ＶＯＴ／ＶＯＣから出力される。

なお、第一・第二の利得調整用トランジスタＴ３・Ｔ４のｏｎ／ｏｆｆ状態の切り替えは、前述したように、それぞれのベースに印加される自動利得制御回路（ＡＧＣ）２０の利得調整信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０の参照電位ＲＥＦとの差分の値によって決まるものであり、両者の差分の値が十分に大きいときは、第一・第二の利得調整用トランジスタＴ３・Ｔ４のいずれか一方のみがｏｎの状態、他方がｏｆｆの状態となり、前述したように、第一の一・第二の一のエミッタ抵抗Ｒ３・Ｒ４の抵抗値、または、第一の二・第二の二のエミッタ抵抗Ｒ５・Ｒ６の抵抗値のいずれかに切り替えられて、差動対１１における利得Ｇが定まる。

しかしながら、第一・第二の利得調整用トランジスタＴ３・Ｔ４それぞれのベースに印加される自動利得制御回路（ＡＧＣ）２０の利得調整信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０の参照電位ＲＥＦとの差分の値が十分には大きくない場合は、両者の差分の値に応じた比率で、第一・第二の利得調整用トランジスタＴ３・Ｔ４それぞれに定電流源１３からの電流が分かれて流れる。ここで、第一・第二の利得調整用トランジスタＴ３・Ｔ４それぞれに流れる電流は、定電圧発生回路（ＣＶＧ）４０Ａからの定電圧ＶＣＳにより電流値が一定量に制御される定電流源１３からの電流であるので、両者の電流の和は常に一定である。

このように、両者の差分の値が十分には大きくない場合は、本利得可変増幅回路（ＶＧＡ）１０の利得は、第一の利得調整用トランジスタＴ３が完全なｏｎ状態、第二の利得調整用トランジスタＴ４が完全なｏｆｆ状態のときの利得と、第一の利得調整用トランジスタＴ３が完全なｏｆｆ状態、第二の利得調整用トランジスタＴ４が完全なｏｎ状態のときの利得との間の中間的な値を取ることになる。

以上から、第一・第二の利得調整用トランジスタＴ３・Ｔ４それぞれのベースに印加される自動利得制御回路（ＡＧＣ）２０の利得調整信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０の参照電位ＲＥＦとの差分の値を調整することによって、図６の利得可変増幅回路（ＶＧＡ）１０の利得を、連続的に変化させることが可能となる。

つまり、増幅用の入力信号となる差動入力電圧信号Ｖｉｎを、差動対１１（すなわち差動増幅回路）を形成する第一・第二の増幅用トランジスタＴ１・Ｔ２のベースに差動入力電圧端子ＶＩＴ／ＶＩＣを介して印加すると、差動対１１の利得を調整するための利得調整信号ＶＧＣとして第一の利得調整用トランジスタＴ３のベースに印加された電圧の大きさと第二の利得調整用トランジスタＴ４のベースに印加された参照電位ＲＥＦの大きさとの差分の値に応じて、差動対１１（すなわち差動増幅回路）の利得を広範囲に変化させて、第一・第二の増幅用トランジスタＴ１・Ｔ２のコレクタつまり差動出力電圧端子ＶＯＴ／ＶＯＣから増幅後の差動出力電圧信号Ｖｏｕｔとして出力する動作を行うことができる。

次に、差動対１１に一定の電流を供給する定電流源１３の動作を制御するために、定電流制御用トランジスタＴ７のベースに定電圧信号ＶＣＳを印加する定電圧発生回路４０Ａの内部構成について、図７を用いて説明する。図７は、従来の定電流源１３へ制御電圧として一定電圧を供給する定電圧発生回路４０Ａの回路構成を示す回路図である。

図７に示すように、定電圧発生回路４０Ａは、第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２と電圧微調整用トランジスタＴＤ１とから構成されており、第一の電圧分割抵抗ＲＤ１の一端は、コレクタ側電源電圧端子ＶＣＣに接続され、他端は、電圧微調整用トランジスタＴＤ１のコレクタに接続されている。また、第二の電圧分割抵抗ＲＤ２の一端は、電圧微調整用トランジスタＴＤ１のエミッタに接続され、他端は、エミッタ側電源電圧端子ＶＥＥに接続されている。

また、電圧微調整用トランジスタＴＤ１のベースは、当該電圧微調整用トランジスタＴＤ１のコレクタに接続されるとともに、定電流源１３を構成する定電流制御用トランジスタＴ７のベース端子に接続されている。ここで、電圧微調整用トランジスタＴＤ１は、コレクタ側電源電圧端子ＶＣＣとエミッタ側電源電圧端子ＶＥＥとの間の電源電圧を第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２の抵抗値に応じて一定の比率で分割した分割電圧を微調整して、定電流源１３に対して供給するためのダイオードとして機能している。

定電圧発生回路４０Ａについてさらに説明すれば、定電圧発生回路４０Ａの電圧微調整用トランジスタＴＤ１と定電流源１３の定電流制御用トランジスタＴ７とは、同じ向きの電流を流すように作用する一種のカレントミラー回路を形成しており、定電圧発生回路４０Ａの第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２を流れる電流と、定電流源１３の定電流制御用トランジスタＴ７からエミッタ抵抗Ｒ７へ流れる電流とは、同じ向きで、ほぼ等しい電流値の一定電流が流れるように構成されている。
Mamoru Oharaら；"High Gain Equalizing Amplifier Integrated Circuits for a Gigabit Optical Repeater"，ＩＥＥＥ Journal of Solid-State Circuits，ｖｏｌ．ＳＣ−２０，Ｎｏ．３、ｐｐ．７０３−７０７（１９８５）

図７に示す従来の定電圧発生回路４０Ａの場合は、出力インピーダンスが、第二の電圧分割抵抗ＲＤ２によってほぼ決定されてしまうため、次段の負荷回路として例えば図６に示す利得可変増幅回路（ＶＣＡ）１０が複数接続されて、定電流源１３が複数個並列に接続されたりした場合等においては、負荷回路の定電流源１３に対する入力電流が増加し過ぎる場合が発生し、定電圧発生回路４０Ａの出力端において電圧降下が生じてしまい、定電圧信号ＶＣＳとして所望の定電圧値を供給することができなくなってしまうという問題がある。

特に、バイポーラ系のトランジスタによって定電流源１３や定電圧発生回路４０Ａを構成した場合には、負荷側の定電流源１３の定電流制御用トランジスタＴ７のコレクタ電流（負荷電流）Ｉｌｏａｄに応じて、定電流制御用トランジスタＴ７のベース側にも対応するベース電流Ｉｂ（＝β／Ｉｌｏａｄ：βは定電流制御用トランジスタＴ７の利得）が、電圧微調整用トランジスタＴＤ１のコレクタ電流Ｉｃ１から分流して流れてしまうため、第二の電圧分割抵抗ＲＤ２に流れる電流が、ベース電流Ｉｂの電流値によって変動してしまい、定電圧発生回路４０Ａから出力される定電圧信号ＶＣＳが、所望の一定電圧としての定電圧を出力することが困難になる。

つまり、図７に示す従来の定電圧発生回路４０Ａの場合は、出力インピーダンスが高いために、負荷回路である定電流源１３に対する入力電流（つまり、負荷電流Ｉｌｏａｄ）が増加し過ぎると、定電圧信号ＶＣＳの電圧降下が生じてしまい、所望の定電圧値を供給することができないという問題がある。

かくのごとき従来の定電圧発生回路４０Ａの特性を、すなわち、定電圧発生回路４０Ａの負荷側の定電流源１３に流れる負荷電流Ｉｌｏａｄの変化に対する、定電圧発生回路４０Ａの出力電圧つまり定電圧信号ＶＣＳの変動の様子を、図８に示す測定回路を用いて測定した結果について、図９に示す。図８は、負荷回路に対する入力電圧つまり定電圧発生回路４０Ａの出力電圧の変化を測定する測定回路を示し、図９は、従来の定電圧発生回路４０Ａの出力電圧つまり定電圧信号ＶＣＳと負荷電流Ｉｌｏａｄとの関係を示す特性図である。

図９に示すように、定電圧発生回路４０Ａの出力電圧である定電圧信号ＶＣＳは、負荷側の定電流源１３に流れる負荷電流Ｉｌｏａｄの増加に比例して直線的に急激に電圧低下していき、例えば、負荷側の定電流源１３に全く負荷電流Ｉｌｏａｄが流れていない状態では、定電圧信号ＶＣＳとして１．２０Ｖの出力電圧があったものが、定電流源１３に１ｍＡ程度の負荷電流Ｉｌｏａｄが流れると、定電圧信号ＶＣＳの電圧は、１．０５Ｖまで大幅に低下してしまい、所望の定電圧を出力することができなくなってしまう。

本発明は、かくのごとき問題に鑑みてなされたものであり、本発明が解決しようとする課題は、定電圧発生回路の出力インピーダンスをあらかじめ定めた低い値に設定する回路構成を採用することにより、負荷側に複数の定電流源を並列接続した場合などのように、負荷電流が増加するような場合であっても、定電圧信号ＶＣＳとして所望の定電圧を出力することが可能な定電圧発生回路を提供することにある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、電源電圧端子間に第一の電圧分割抵抗、電圧微調整用トランジスタ、第二の電圧分割抵抗を直列接続して、該電源電圧端子間の電源電圧を前記第一、第二の電圧分割抵抗によって分割した分割電圧を前記電圧微調整用トランジスタのベースから定電圧信号として供給する定電圧発生回路において、出力インピーダンスをあらかじめ定めた値まで低減した低出力インピーダンスの回路構成として、前記定電圧信号を外部に出力するための出力回路が、前記電圧微調整用トランジスタのベースにそれぞれのベースが接続された複数個のエミッタフォロア回路用のトランジスタを並列に接続してなるエミッタフォロア回路によって構成され、かつ、出力電圧微調整用のトランジスタまたはダイオードを、前記エミッタフォロア回路と電源電圧端子との間に複数個挿入してなることを特徴とする。

第２の技術手段は、前記第１の技術手段に記載の定電圧発生回路において、前記エミッタフォロア回路用のトランジスタの並列接続数を、負荷側の前記利得可変増幅回路において流れる負荷電流の電流レベルに応じた任意の値に設定することを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載の定電圧発生回路において、前記エミッタフォロア回路と電源電圧端子との間に挿入する前記出力電圧微調整用のトランジスタまたはダイオードの接続個数を、電圧の微調整レベルに応じた任意の値に設定することを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の定電圧発生回路において、前記エミッタフォロア回路用および前記出力電圧微調整用のトランジスタとして、バイポーラトランジスタまたは電界効果型トランジスタのいずれかを用いることを特徴とする。

本発明の定電圧発生回路によれば、出力インピーダンスを低く抑える回路構成を採用しているので、負荷側の電子回路例えば利得可変増幅回路における負荷電流が増大した場合であっても、定電圧発生回路から供給する出力電圧の変動を抑制して、定電圧を供給することを可能とし、もって、出力電圧の変動耐性に優れた回路を実現することができる。

以下に、本発明に係る定電圧発生回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施例の説明に先立って、本発明の特徴について、まず説明する。本発明は、特に、差動入力電圧信号を可変の利得率で差動増幅する利得可変増幅回路用として定電圧を内部発生する定電圧発生回路に関し、あらかじめ定めた値にまで低出力インピーダンス化を図った定電圧発生回路に関するものであり、低出力インピーダンス化を図るための一例として、出力回路を、複数個のエミッタフォロア回路用のトランジスタを並列接続してなるエミッタフォロア回路によって構成し、かつ、出力電圧微調整用のトランジスタまたはダイオードを、出力回路を構成するエミッタフォロア回路と電源電圧端子との間に複数個挿入してなる回路構成を採用することに、その特徴がある。

従来の定電圧発生回路においては、図９に示したように、定電流源１３の負荷回路に大きな負荷電流が流れると、定電圧発生回路４０Ａの出力電圧つまり定電圧信号ＶＣＳに大きな電圧降下が生じ、所望の定電圧を供給することができなくなるという課題があった。

しかし、本発明による定電圧発生回路においては、出力インピーダンスをあらかじめ定めた値にまで低く抑えて設定することにより、負荷側に流れる負荷電流の影響を緩和することができるため、たとえ、負荷電流が増加するような場合であっても、当該定電圧発生回路から出力される定電圧信号ＶＣＳの電圧変動を抑制することができ、所望の定電圧を供給することができるという効果が得られる。

（本発明の全体構成例）
次に、本発明による定電圧発生回路を適用する電子回路の回路構成の一例について、図１を用いて説明する。本実施例における定電圧発生回路は、従来技術として図５、図６にて説明した場合と同様に、差動電圧信号の利得を可変にして増幅する利得可変増幅回路（ＶＧＡ）１０内の定電流源１３に対して定電圧を供給する回路として適用される場合を説明するものである。

ここで、利得可変増幅回路（ＶＧＡ）１０のブロック構成は、図１に示すように、従来技術において図５に示したブロック構成とは異なり、定電流源１３へ定電圧信号ＶＣＳを供給する定電圧発生回路を、図５の定電圧発生回路４０Ａの代わりに、あらかじめ定めた値にまで低出力インピーダンス化を図った定電圧発生回路４０を用いている場合を示しているが、その他の回路ブロックについては、図５の従来の場合と全く同様である。図１は、本発明による定電圧発生回路（ＣＶＧ：Constant Voltage Generator）４０を適用した利得可変増幅回路（ＶＧＡ：Variable Gain Amplifier）１０のブロック構成を示すブロック構成図である。

つまり、図１に示す定電圧発生回路（ＣＶＧ）４０は、利得可変増幅回路（ＶＧＡ）１０の定電流源１３に供給すべき定電圧信号ＶＣＳをあらかじめ定めた値の低インピーダンスで出力するように構成されているものである。なお、図１の増幅器においては、単一の利得可変増幅回路（ＶＧＡ）１０について示しているが、複数の利得可変増幅回路（ＶＧＡ）１０を多段に接続した構成も可能である。

図１において、差動入力電圧信号Ｖｉｎが利得可変増幅回路（ＶＧＡ）１０に入力されると、利得可変増幅回路（ＶＧＡ）１０から出力される差動出力電圧信号Ｖｏｕｔが、図５の従来の増幅器の場合と同様、自動利得制御回路（ＡＧＣ）２０に入力される。自動利得制御回路（ＡＧＣ）２０では、利得可変増幅回路（ＶＧＡ）１０に対する利得制御信号ＶＧＣを生成し、利得可変増幅回路（ＶＧＡ）１０に対して出力するとともに、該利得制御信号ＶＧＣと比較すべき参照電位ＲＥＦを参照電位生成回路（ＲＧＣ）３０にて生成して、利得可変増幅回路（ＶＧＡ）１０に対して出力する。

利得可変増幅回路（ＶＧＡ）１０は、自動利得制御回路（ＡＧＣ）２０からの利得制御信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０からの参照電位ＲＥＦとの差分に応じた電流を利得可変増幅回路（ＶＧＡ）１０の差動対１１に対して供給するように制御することによって、目的とする電圧レベルの差動出力電圧信号Ｖｏｕｔを出力する。

一般に、図１に示すように、利得可変増幅回路（ＶＧＡ）１０は、図５の場合と同様、入力された差動入力電圧信号Ｖｉｎを可変に増幅するための差動対１１、差動対１１の利得を調整する利得調整回路１２、差動対１１に定電流を供給する定電流源１３を備えており、自動利得制御回路（ＡＧＣ）２０からの利得制御信号ＶＧＣと参照電位生成回路（ＲＧＣ）３０からの参照電位ＲＥＦとが、利得調整回路１２に対して供給され、差動対１１の利得を調整するとともに、定電圧発生回路（ＣＶＧ）４０からの定電圧信号ＶＣＳが定電流源１３に供給されて、差動対１１に対して、定電流源１３から定電流を供給することによって、目的の電圧レベルの差動出力電圧信号Ｖｏｕｔを出力する。

次に、本発明に係る定電圧発生回路（ＣＶＧ）４０を適用した利得可変増幅回路（ＶＧＡ）１０の具体的な回路構成について、その一例を図２を用いて説明する。図２は、本発明に係る定電圧発生回路（ＣＶＧ）４０を適用した利得可変増幅回路（ＶＧＡ）１０の回路構成の一例を示す回路図である。

図２に示す利得可変増幅回路（ＶＧＡ）１０の回路構成については、本発明に係る定電圧発生回路（ＣＶＧ）４０を定電流源１３の定電流制御用トランジスタＴ７のベースに接続している回路部分を除く他の回路部は、図６にて従来技術として示した回路構成と全く同一であり、利得可変増幅回路（ＶＧＡ）１０としての動作についても、定電流源１３へ供給される定電圧信号ＶＣＳが、図６の定電圧発生回路（ＣＶＧ）４０Ａからではなく、本発明の定電圧発生回路（ＣＶＧ）４０から供給される点を除けば、図６において説明した通りであるので、ここでの詳細な説明は省略する。

（本発明に係る定電圧発生回路の実施形態）
次に、本発明に係る定電圧発生回路（ＣＶＧ）４０の構成例について図３を用いて説明する。図３は、本発明に係る定電圧発生回路（ＣＶＧ）４０の回路構成の一例を示す回路図であり、定電流源１３へ制御電圧として一定電圧を供給する回路構成例を示している。

図３に示すように、定電圧発生回路４０は、第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２と第一、第二の電圧微調整用トランジスタＴＤ１，ＴＤ２と、出力回路を形成する第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３とエミッタ抵抗ＲＦ１と第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３とから構成されている。つまり、図３の定電圧発生回路４０は、図７に示す従来の定電圧発生回路４０Ａに対して、出力回路として、電流利得が高く、かつ、あらかじめ定めた値の低出力インピーダンスを実現するエミッタフォロア回路と該出力回路用の電圧レベルを微調整するための第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３とが追加されて構成されている。なお、電圧微調整用トランジスタとして、図７の従来の定電圧発生回路４０Ａでは、電圧微調整用トランジスタＴＤ１の１個のトランジスタのみであったが、図３の定電圧発生回路４０においては、第一、第二の電圧微調整用トランジスタＴＤ１，ＴＤ２と２個のトランジスタを用いている場合を示している。

図３の定電圧発生回路４０において、第一の電圧分割抵抗ＲＤ１の一端は、コレクタ側電源電圧端子ＶＣＣに接続され、他端は、第一の電圧微調整用トランジスタＴＤ１のコレクタに接続されている。また、第二の電圧分割抵抗ＲＤ２の一端は、第二の電圧微調整用トランジスタＴＤ２のエミッタに接続され、他端は、エミッタ側電源電圧端子ＶＥＥに接続されている。

また、第一の電圧微調整用トランジスタＴＤ１のエミッタと第二の電圧微調整用トランジスタＴＤ２のコレクタとが接続され、第一の電圧微調整用トランジスタＴＤ１のベースは、当該第一の電圧微調整用トランジスタＴＤ１のコレクタに接続されるとともに、出力回路を形成する第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３それぞれのベースに接続され、一方、第二の電圧微調整用トランジスタＴＤ２のベースは、当該第二の電圧微調整用トランジスタＴＤ２のコレクタに接続されている。

なお、本実施例においては、出力回路を形成する第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３それぞれのベースに接続する電圧微調整用トランジスタとして、第一の電圧微調整用トランジスタＴＤ１の場合を示しているが、第一の電圧微調整用トランジスタＴＤ１のベースおよびコレクタではなく、電圧レベルの微調整方向如何に応じて、第二の電圧微調整用トランジスタＴＤ２のベースおよびコレクタを接続するようにしても良い。

つまり、第一、第二の電圧微調整用トランジスタＴＤ１，ＴＤ２は、コレクタ側電源電圧端子ＶＣＣとエミッタ側電源電圧端子ＶＥＥとの間の電源電圧を第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２の抵抗値に応じて一定の比率で分割した分割電圧を微調整して、出力回路を形成する第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３それぞれのベースに対して供給するために直列接続されたダイオード群として機能している。

また、定電圧発生回路４０の出力回路を形成する第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３は、それぞれのベース、エミッタ、コレクタを互いに共通接続した、並列接続型エミッタフォロア回路用のトランジスタ群を形成しており、それぞれのベースは、前述のように、第一の電圧微調整用トランジスタＴＤ１のベースおよびコレクタに接続されている。

また、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３のそれぞれのコレクタは、第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３のエミッタそれぞれが共通接続された接続点に接続されている。また、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３のそれぞれのエミッタは、エミッタ抵抗ＲＦ１の一端に接続されるとともに、定電流源１３を構成する定電流制御用トランジスタＴ７のベース端子に接続されている。なお、エミッタ抵抗ＲＦ１の他端は、エミッタ側電源電圧端子ＶＥＥに接続されている。

また、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３とともに、定電圧発生回路４０の出力回路を形成する第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３についても、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３の場合と同様、それぞれのベース、エミッタ、コレクタを互いに共通接続した、並列接続型ダイオードとしてのトランジスタ群を形成している。つまり、それぞれのコレクタは、それぞれのベースに接続されるとともに、コレクタ側電源電圧端子ＶＣＣに接続され、一方、それぞれのエミッタは、前述のように、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３のコレクタそれぞれが共通接続された接続点に接続されている。

以上のように、図３の定電圧発生回路４０は、出力回路として第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３とエミッタ抵抗ＲＦ１とからなるエミッタフォロア回路により構成されているので、コレクタ側電源電圧端子ＶＣＣとエミッタ側電源電圧端子ＶＥＥとの間の電源電圧を第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２の抵抗値に応じて分割した分割電圧を、第一、第二の電圧微調整用トランジスタＴＤ１，ＴＤ２および第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３のダイオード群により微調整して、定電圧信号ＶＣＳとして、あらかじめ定めた値の低出力インピーダンスで、定電流源１３に供給することが可能である。したがって、たとえ、負荷側の可変利得増幅回路１０を多数縦列接続した場合のように、負荷側の負荷電流が著しく増加するような場合であっても、定電圧信号ＶＣＳの電圧変動を引き起こす可能性を大幅に低減することが可能であり、定電流源１３からは安定した定電流が差動対１１に対して供給されることにより、可変利得増幅回路１０から所望の利得の差動出力電圧信号Ｖｏｕｔを出力することが可能となる。

かくのごとき定電圧発生回路４０の特性を、すなわち、定電圧発生回路４０の負荷側の定電流源１３に流れる負荷電流Ｉｌｏａｄの変化に対する、定電圧発生回路４０の出力電圧つまり定電圧信号ＶＣＳの変動の様子を、従来の定電圧発生回路４０Ａの測定回路として前述した図８に示す測定回路を用いて測定した結果について、図４に示す。図４は、本発明に係る定電圧発生回路として、図３に示すエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３を３個並列接続した場合の定電圧発生回路４０の出力電圧つまり定電圧信号ＶＣＳと負荷電流Ｉｌｏａｄとの関係を示す特性図である。

図４に示すように、定電圧発生回路４０の出力電圧である定電圧信号ＶＣＳは、負荷側の定電流源１３に流れる負荷電流Ｉｌｏａｄの増加に比例して若干電圧低下していくものの、あらかじめ定めた値の低出力インピーダンスの定電圧発生回路４０においては、例えば、負荷側の定電流源１３に全く負荷電流Ｉｌｏａｄが流れていない状態で、定電圧信号ＶＣＳとして１．１８Ｖの出力電圧となる場合において、定電流源１３に１ｍＡ程度の負荷電流Ｉｌｏａｄが流れた場合であっても、定電圧信号ＶＣＳの電圧は、１．１６Ｖと、僅か０．０２Ｖ程度低下するだけで、高々１．７％程度の電圧変動に抑えることができるので、出力インピーダンスが高い従来の定電圧発生回路４０Ａの場合とは異なり、負荷電流Ｉｌｏａｄが大幅に増加したとしても、所望の定電圧を出力することができる。

なお、図３に示す本実施例の定電圧発生回路４０においては、第一、第二、第三のエミッタフォロア回路用トランジスタＴＦ１，ＴＦ２，ＴＦ３として３個のトランジスタを並列接続した場合について説明したが、並列接続するエミッタフォロア回路用トランジスタの個数を増加すればするほど、出力インピーダンスを低減することが可能であり、負荷回路側で流れる負荷電流Ｉｌｏａｄの電流レベルに応じて、エミッタフォロア回路として並列接続するエミッタフォロア回路用トランジスタを１ないし複数個のうち任意の個数を選択して接続することにより、負荷電流Ｉｌｏａｄの如何によらず、所望の電圧レベルの定電圧信号ＶＣＳを、定電流源１３に的確に供給することが可能となる。

また、電圧微調整用のダイオード群を形成するために、第一、第二の電圧分割抵抗ＲＤ１，ＲＤ２の間に挿入される第一、第二の電圧微調整用トランジスタＴＤ１，ＴＤ２や、電源電圧端子（コレクタ側電源電圧端子ＶＣＣまたはエミッタ側電源電圧端子）とエミッタフォロア回路との間に挿入される第一、第二、第三の出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３の接続個数についても、電圧の微調整レベルに応じて、１ないし複数個のうち任意の個数を選択して接続するようにしても良い。

（その他の実施例）
前述の実施例においては、図１に示すように、差動電圧信号の利得を可変にして増幅する利得可変増幅回路（ＶＧＡ）１０に用いられる、定電流源１３に対して、定電圧を供給する定電圧発生回路（ＣＶＧ）４０として好適に適用されるものであるが、定電流源１３への定電圧信号ＶＣＳのみならず、参照電位ＲＥＦを利得調整回路１２に供給する参照電位生成回路（ＲＧＣ）３０として適用するようにしても良い。また、本発明における定電圧発生回路の用途としては、差動電圧信号を扱う図１のような利得可変増幅回路（ＶＧＡ）１０のみに限るものではなく、当然のことながら、定電圧の供給が必要な一般的な電子回路についても広く適用することが可能である。

また、前述の実施例においては、定電圧発生回路４０の出力電圧つまり定電圧信号ＶＣＳの電圧レベルの微調整用として、ベースとコレクタとを接続したトランジスタを、電圧微調整用トランジスタＴＤ１，ＴＤ２、出力電圧微調整用トランジスタＴＥ１，ＴＥ２，ＴＥ３として用いたが、アノード、カソードの２端子からなるダイオードそのものを用いて構成するようにしてもかまわない。

また、前述の実施例においては、定電圧発生回路４０の出力回路としてエミッタフォロア回路を用いることによって、あらかじめ定めた値の低出力インピーダンス化を実現する回路構成について説明したが、本発明は、電流利得が高く、低出力インピーダンス化を実現することが可能であれば、エミッタフォロア回路に限ることなく、出力回路として、例えばオペアンプなどを用いるなど、如何なる回路構成を用いてもかまわない。

また、定電圧発生回路４０を構成するエミッタフォロア回路用や出力電圧微調整用のトランジスタとして、バイポーラトランジスタのみならず、ＣＭＯＳ等の電界効果型トランジスタを用いて構成するようにしても良い。

本発明による定電圧発生回路を適用した利得可変増幅回路（ＶＧＡ）のブロック構成を示すブロック構成図である。 本発明に係る定電圧発生回路（ＣＶＧ）を適用した利得可変増幅回路（ＶＧＡ）の回路構成の一例を示す回路図である。 本発明に係る定電圧発生回路（ＣＶＧ）の回路構成の一例を示す回路図である。 本発明に係る定電圧発生回路の出力電圧つまり定電圧信号と負荷電流との関係を示す特性図である。 従来の利得可変増幅回路のブロック構成を示すブロック構成図である。 従来の利得可変増幅回路の回路構成の一例を示す回路図である。 従来の定電流源へ制御電圧として一定電圧を供給する定電圧発生回路の回路構成を示す回路図である。 負荷回路に対する入力電圧つまり定電圧発生回路の出力電圧の変化を測定する測定回路を示すブロック構成図である。 従来の定電圧発生回路の出力電圧つまり定電圧信号と負荷電流との関係を示す特性図である。

符号の説明

１０…利得可変増幅回路（ＶＧＡ）、１１…差動対、１１ａ…第一の増幅回路、１１ｂ…第二の増幅回路、１２…利得調整回路、１３…定電流源、２０…自動利得制御回路（ＡＧＣ）、３０…参照電位生成回路（ＲＧＣ）、４０，４０Ａ…定電圧発生回路（ＣＶＧ）、Ｉｌｏａｄ…負荷電流、Ｒ１…第一のコレクタ抵抗（負荷抵抗）、Ｒ２…第二のコレクタ抵抗（負荷抵抗）、Ｒ３…第一の一のエミッタ抵抗（エミッタ接続用抵抗）、Ｒ４…第二の一のエミッタ抵抗（エミッタ接続用抵抗）、Ｒ５…第一の二のエミッタ抵抗（エミッタ接続用抵抗）、Ｒ６…第二の二のエミッタ抵抗（エミッタ接続用抵抗）、Ｒ７…エミッタ抵抗、ＲＤ１…第一の電圧分割抵抗、ＲＤ２…第二の電圧分割抵抗、ＲＦ１…エミッタ抵抗、Ｔ１…第一の増幅用トランジスタ、Ｔ２…第二の増幅用トランジスタ、Ｔ３…第一の利得調整用トランジスタ、Ｔ４…第二の利得調整用トランジスタ、Ｔ７…定電流制御用トランジスタ、ＴＤ１…電圧調整用トランジスタ（第一の電圧調整用トランジスタ）、ＴＤ２…第二の電圧調整用トランジスタ、ＴＥ１…第一の出力電圧微調整用トランジスタ、ＴＥ２…第二の出力電圧微調整用トランジスタ、ＴＥ３…第三の出力電圧微調整用トランジスタ、ＴＦ１…第一のエミッタフォロア回路用トランジスタ、ＴＦ２…第二のエミッタフォロア回路用トランジスタ、ＴＦ３…第三のエミッタフォロア回路用トランジスタ、ＶＣＣ…コレクタ側電源電圧端子、ＶＣＳ…定電圧信号、ＶＥＥ…エミッタ側電源電圧端子、ＶＧＣ…利得制御信号、Ｖｉｎ…差動入力電圧信号、ＶＩＴ，ＶＩＣ…差動入力電圧端子、Ｖｏｕｔ…差動出力電圧信号、ＶＯＴ，ＶＯＣ…差動出力電圧端子。

Claims (4)

1. 電源電圧端子間に第一の電圧分割抵抗、電圧微調整用トランジスタ、第二の電圧分割抵抗を直列接続して、該電源電圧端子間の電源電圧を前記第一、第二の電圧分割抵抗によって分割した分割電圧を前記電圧微調整用トランジスタのベースから定電圧信号として供給する定電圧発生回路において、出力インピーダンスをあらかじめ定めた値まで低減した低出力インピーダンスの回路構成として、前記定電圧信号を外部に出力するための出力回路が、前記電圧微調整用トランジスタのベースにそれぞれのベースが接続された複数個のエミッタフォロア回路用のトランジスタを並列に接続してなるエミッタフォロア回路によって構成され、かつ、出力電圧微調整用のトランジスタまたはダイオードを、前記エミッタフォロア回路と電源電圧端子との間に複数個挿入してなることを特徴とする定電圧発生回路。
2. 請求項１に記載の定電圧発生回路において、前記エミッタフォロア回路用のトランジスタの並列接続数を、負荷側の前記利得可変増幅回路において流れる負荷電流の電流レベルに応じた任意の値に設定することを特徴とする定電圧発生回路。
3. 請求項１または２に記載の定電圧発生回路において、前記エミッタフォロア回路と電源電圧端子との間に挿入する前記出力電圧微調整用のトランジスタまたはダイオードの接続個数を、電圧の微調整レベルに応じた任意の値に設定することを特徴とする定電圧発生回路。
4. 請求項１ないし３のいずれかに記載の定電圧発生回路において、前記エミッタフォロア回路用および前記出力電圧微調整用のトランジスタとして、バイポーラトランジスタまたは電界効果型トランジスタのいずれかを用いることを特徴とする定電圧発生回路。

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