JP2510016B2

JP2510016B2 - キ―入力装置

Info

Publication number: JP2510016B2
Application number: JP2004437A
Authority: JP
Inventors: 善文今津
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1990-01-16
Filing date: 1990-01-16
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPH03210620A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は例えば操作パネルに配設された各キーのキー
コードをマイクロプロセッサで読取るキー入力装置に係
わり、特にキー操作された時点で該当キーのキーコード
を静的に読取れることから、内外の放射雑音が性能に影
響を受ける測定装置において、有益なキー入力装置に関
する。

［従来の技術］多数のキーが配設されたキーボードからキー操作され
たキーのキーコードを読取るキー入力装置は例えば第４
図に示すように構成されている。マトリックス状に配列
された各キーに対して信号線を縦横に配線して、各信号
線の交点にキー操作に応動する接点を介在させている。
そして、キーボード制御回路１からデコード回路２を介
して例えば横方向の各信号線３に予め設定された時間間
隔で走査信号ROW0〜ROW7を出力する。それと同時に縦方
向の各信号線４の検出信号COLUMO〜COLUM7をデコードし
て、キー操作されたキーを特定する。そして、キー操作
されたキーが特定されると、キーボード制御回路１はMP
U（マイクロプロセッサ）５に対して割込信号IRQを送出
する。MPU5は割込信号IRQを受領すると、キーボード制
御回路１にラッチされているキーコードを読取る。

［発明が解決しようとする課題］しかしながら第４図に示したキー入力装置においても
まだ解決すべき次のような問題があった。

すなわち、キー操作の応答性能を向上させるためには
キーボード制御回路１から出力される走査信号ROW0〜RO
W7の時間間隔を短縮する必要がある。通常のパーソナル
コンピュータにおいては、この時間間隔は約数msであ
る。このように、キーボード上において、操作者がキー
を押したか又は離したかにかかわらず、常時前述した時
間間隔でTTLレベルの走査信号ROU0〜ROW7を出力してい
る。したがって、この走査信号ROW0〜ROW7および検出信
号COLUM0〜COLUM7が放射雑音として周囲に常時電磁放射
されている。

一方、空気中の微弱電波を検出する測定装置において
も、各種測定条件を設定したり、測定操作を実行するた
めに操作パネル上に多数のキーが配設されている。した
がって、この操作パネルに配設された各キーのキー操作
状態を監視するために前述した第４図に示したキー入力
装置をこの測定装置内に組込むと、検出された微弱電波
に走査信号ROW0〜ROW7および検出信号COLUM0〜COLUM7に
よる放射雑音が混入して、測定装置全体の測定精度が低
下する問題が生じる。

また、放射雑音が他の測定機に悪影響を及ぼす懸念が
ある。

本発明はこのような事情に鑑みてなされたものであ
り、各キー毎にキー操作時のみレベル変化するキー信号
を取出し、このキー信号を優先順位付けてキーコード化
することによって、キー操作の応答性能を低下させるこ
となく、キーの押下げ操作と該当キーの押下げ解放操作
とを区別して検出でき、また外部に高周波の放射雑音が
出力されるのを防止できるキー入力装置を提供すること
を目的とする。

［課題を解決するための手段］上記課題を解消するために本発明のキー入力装置は、
複数のキーと、この各キー毎に専用の出力線を有し、各
キーのオン・オフ動作に応動してレベル変化する各キー
信号を出力するキー信号発生部と、このキー信号発生部
から出力されたキー信号をキーコード化して出力すると
共に、複数のキー信号がレベル変化をしたときには予め
設定された優先順位が高い入力端子に入力されたキー信
号のキーコードを優先出力し、かつ優先順位が最下位の
入力端子を使用禁止したコード発生部と、このコード発
生部からのキーコード出力の変化に応動してラッチ信号
および割込信号を出力するキー動作検出回路と、このキ
ー動作検出回路から出力されるラッチ信号に応動して、
コード発生部から出力されるキーコードをラッチするラ
ッチ回路と、キー動作検出回路から出力された割込信号
に応動して、ラッチ回路にラッチされたキーコードを読
取るマイクロプロセッサとを備えたものである。

［作用］このように構成されたキー入力装置によれば、キーが
キー押下操作されると、コード発生部から該当キーに対
応するキーコードが出力され、ラッチ回路へ印加され
る。そして、コード発生部からキーコードが出力される
とキー動作検出回路が作動して、ラッチ回路へラッチ信
号を送出すると共にマイクロプロセッサへ割込信号を送
出する。よって、ラッチ回路は印加されたキーコードを
ラッチし、マイクロプロセッサはラッチ回路にラッチさ
れたキーコードを読取る。また、該当キーの押下状態を
解除した場合においても、該当キーのキーコードがマイ
クロプロセッサにて読取られる。

逆に、キー操作されない限り、キー信号発生回路，コ
ード発生部等は静的状態を維持しているので、外部に放
射雑音を出力することはない。

また、同時に複数のキーをキー操作した場合は、優先
順位の高いキーに対応するキーコードが優先出力される
ので、重要なキー操作ミスを未然に防止できる。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のキー入力装置を示す概略構成図であ
る。例えば63個のキー１が配設された操作パネルに組込
まれたキー信号発生回路２から各キー１のオン・オフ動
作に応動してレベル変化する63本のキー信号が優先順位
エンコーダ3,ビット検出回路４および桁検出回路５から
なるコード発生部６へ入力される。コード発生部６から
出力された操作キーに対応する６ビット（ビット検出回
路４の３ビットと桁検出回路の３ビット）からなる１個
のキーコードはラッチ回路７へ印加される。また、コー
ド発生部６から出力された６ビットのキーコードはキー
動作検出回路８へ入力される。

キー動作検出回路８へ入力された６ビットのキーコー
ドはデコーダ回路９で３ビットにデコードされて、各レ
ベル変化検出回路10,11,12へ入力される。いずれか一つ
のレベル変化検出回路10,11,12から出力されたレベル変
化検出信号は割込信号発生回路13にて１ビットの割込信
号ｉに変換されてMPU（マイクロプロセッサ）14の割込
端子INTへ印加されると共に、ラッチ回路７へラッチ信
号ｂとして送出される。

ラッチ信号ｈが入力されたラッチ回路７はコード発生
部６から印加されているキーコードをラッチする。ま
た、割込信号ｉが入力されたMPU14はラッチ回路７にラ
ッチされたキーコードを読取る。そして、読取ったキー
コードに対応する例えば測定条件を測定部15へ設定する
とともに記憶部16へ記憶する。

第２図（ａ）はキー信号発生部２およびコード発生部
６の詳細回路図である。キー信号発生回路２内において
は、63個の各キー１の押下げ動作で閉成される63個の各
接点3aの一端にそれぞれに抵抗2bを介して電圧5Vが印加
され、他端は接地されている。したがって、一つのキー
１を押下げると該当キーのキー信号がＬレベルとなり、
このキー１を離すとＨレベルへ戻る。

キー信号発生回路２から出力された63個のキー信号は
８群に分割されてそれぞれコード発生部６の優先順位エ
ンコーダ３を構成する直列接続された８個のプライオリ
ティエンコーダ（IC素子番号74HC148）3a〜3hのそれぞ
れの入力端子D0〜D7へ入力される。各エンコーダ3a〜3h
は同一構成であり、入力端子D0〜D7に入力された８ビッ
トのデータを３ビットのデータに変換して出力端子A0〜
A2から出力する。すなわち、一つのキー信号がＬレベル
になると、そのキー信号を３ビットのデータで特定する
ことができる。なお、このエンコーダ3a〜3hにおいて
は、複数のキー信号が同時にＬレベルに変化した場合
は、入力端子D0〜D7の番号の大きい方の入力端子のキー
信号のみがＬレベルに変化したと見なして、このキー信
号を３ビットのデータとして出力端子A0〜A2から出力す
る。また、出力端子A0〜A2からキー操作されたキー信号
のビットデータが出力されると、出力端子E0からＨレベ
ル信号が出力されるとともに、信号検出端子SGからＬレ
ベル信号が出力される。

また、エンコーダ3a〜3hの各出力端子E0から出力され
たＨレベル信号は左側に位置する優先順位の低いキーの
キー信号が入力されるエンコーダ3a〜3hの入力端子E1へ
イネーブル信号として入力される。よって、右方のエン
コーダの優先順位が左方のエンコーダの優先順位より高
くなる。したがって、同時にキー操作された場合のキー
の優先順位はキー番号が高いほうが優先順位が高くな
る。よって、例えば63番目のキー信号が最も優先順位が
高く、１番目のキー信号が最も優先順位が低くなる。

さらに、最下位優先順位のエンコーダ3aの最下位入力
端子D0は＋5Vの電源に接続され、キー信号入力が禁止さ
れている。

各エンコーダ3a〜3hの各出力端子A0のロー（Ｌ）アク
ティブの出力信号はビット検出回路４を構成する８入力
端子を有したオアゲート4aへ入力され、同じく、各エン
コーダ3a〜3hの各出力端子A1の出力信号はビット検出回
路４のオアゲート4bへ入力され、さらに、各エンコーダ
3a〜3hの各出力端子A2の出力信号はビット検出回路４の
オアゲート4cへ入力される。前述したように１番から63
番までの各キー信号は優先順位が付されているので、各
オアゲート4a〜4cへ入力される８本の出力信号が同時に
Ｌレベルになることはない。すなわち、このビット検出
回路４は、各エンコーダ3a〜3hの各入力端子A0〜A7へ入
力される８個のキー信号のうちいずれのキー信号がＬレ
ベルに変化したかを示す３ビットのビット信号を出力す
る。

また、各エンコーダ3a〜3hの信号検出端子SGから出力
される信号は前記各エンコーダ3a〜3hと同一構成の桁検
出回路５の各入力端子D0〜D7へ入力される。この場合、
複数のエンコーダ3a〜3hの信号検出端子SGから同時にＬ
ベル信号が出力されることはないので、いずれのエンコ
ーダ3a〜3hからＬレベル信号が送出されたかを示す３ビ
ットの桁信号が出力端子A0,A1,A2から出力される。さら
に、桁検出回路５の信号検出端子SGの出力信号はインバ
ータ5aでレベル反転されて、前記ラッチ回路７へ送出さ
れる。

ビット検出回路４から出力された３ビットのビット信
号および桁検出回路５から出力された３ビットの桁信号
は、ラッチ回路７の各入力端子A0〜A2,A3〜A5へ印加さ
れる。すなわち、ビット信号と桁信号との合計６ビット
で１番から63番までのキー１のキー信号を特定できる。
よって、この６ビットの信号でもって各キー１に与えら
れたキーコードを特定できる。また、この６ビットの信
号はキー動作検出回路８内のデコーダ回路９へ入力され
る。

第２図（ｂ）は、キー動作検出回路８およびMPU14を
示す詳細回路図であり、第３図はキー動作検出回路８お
よびMPU14の動作を示すタイムチャートである。

デコーダ回路９は入力端子D1〜D6へ入力された６ビッ
トの信号を３ビットの信号に圧縮して出力端子A0,A1,A2
から出力する。各出力端子A0,A1,A2から出力された各出
力信号はそれぞれレベル変化検出回路12,11,10へ入力さ
れる。

各レベル変化検出回路12,11,10はそれぞれ入力信号の
信号レベルが変化することを検出する回路であり、例え
ばレベル変化検出回路12においては、インバータ12a,排
他的論理論ゲート12,D型フリップフロップ12cとで構成
されている。すなわち、第３図に示すように、デコーダ
９の出力端子A0の出力信号ａが例えば時刻t₀でＬレベル
へ変化した場合には、インバータ12aの出力信号ｂの変
化時刻は応答特性等によって時刻t₀より若干遅れる。し
たがって、遅れ時間に相当する時間幅を有したパルス信
号ｃが排他的論理輪ゲート12bからフリップフロップ12c
のクロック端子へ印加される。その結果、フリップフロ
ップ12cからＬレベルのレベル変化検出信号ｄが割込信
号発生回路13内のオアゲート13bへ送出される。他のレ
ベル変化検出回路11,10も同じ動作を実行する。

オアゲート13aから出力されたレベル変化検出信号ｅ
は単安定回路13bへ入力される。単安定回路13bはレベル
変化検出信号ｅが入力すると、その入力時刻から抵抗と
コンデンサとの時定数回路で定まる規定時間T_S（＝10m
s）だけＬレベルとなる信号ｆを次のフリップフロップ1
3cのクロック端子へ送出する。フリップフロップ13cは
単安回路13bにて規定時間T_Sだけ遅延されたレベル変化
検出信号ｇを割込信号ｉとしてMPU14の割込端子INTへ印
加すると同時に、オアゲート13dを介してラッチ回路７
のラッチ端子LEへラッチ信号ｈとして印加する。

なお、前記単安定回路13bにて設定される規定時間T_S
キー操作時に発生するチャタリングによる信号レベル変
化を次のキー操作による信号レベル変化と区別して、誤
動作を防止するために設けている。

しかして、オアゲート13a,単安定回路13b,フリップフ
ロップ13c,およびオアゲート13dは、レベル変化検出回
路10,11,12から出力されたレベル検出信号に応動してラ
ッチ信号ｈおよひ割込信号ｉを出力する割込信号発生回
路13を構成する。

ラッチ回路７は、ラッチ端子LEにラッチ信号ｈが入力
されると、入力端子A0〜A5に印加されているビット信号
と桁信号とからなる６ビット信号をキーコードとしてラ
ッチする。

割込信号ｉ入力に応動してMPU14の読出／書込（R/W）
端子から出力されたＨレベルの読出信号ｉはインバータ
15aにてレベル反転され、アンドゲート15bへ入力され
る。アンドゲート15bの他方の入力端子にはMPU14から出
力される操作パネルを選択するパネル選択信号（PEL）
ｋが入力される。したがって、パネル選択信号（PEL）
ｋがＬレベルへ変化した時刻t₂にてラッチ回路７の選択
端子OEがＬレベルとなる。しかして、MPU14はデータバ
スを介してラッチ回路７にラッチされているキーコード
を読取る。

ラッチ回路７の選択端子OEへ読出信号ｊが印加される
と同時に、この読出信号はキー動作検出回路８の各フリ
ップフロップ10c,11c,12c,13cのセット状態をクリアす
る。そして、割込信号ｉを元のＨレベルへ戻す。

MPU14によるキーコードの読取処理が終了した後、時
刻t₃にてパネル選択信号（PEL）ｋがＨレベルへ戻る
と、、ラッチ信号ｈも元のＨレベルへ戻る。

そして、時刻t₄にて押す下げたキーが離されると、デ
コーダ回路９から出力されている該当キーに対応する出
力信号ａがＬレベルからＨレベルへ立上がる。そして、
レベル検出回路12でその立上時の信号レベル変化を検出
する。したがって、それ以降の割込信号発生回路13の各
回路13a,13b,13c,13dの動作は前記出力出力信号ａが時
刻t₀で立下った場合と同様の手順で、該当キーのキーコ
ードがMPU14に読取られる。

このように構成されたキー入力装置において、操作パ
ネルに配列された任意のキー１を押下げると、該当キー
１のキーコードがMPU14に読取られる。また、該当キー
１の押下げ状態を解除すると、解除された時点で、解除
された該当キーのキーコードがMPU14にて読取られる。

すなわち、コード発生部6,キー動作検出回路8,ラッチ
回路７等のキー入力装置を構成する各構成部材は、キー
１がキー操作された時のみ動作し、操作者がキー操作を
実行していない期間は何等動作を行っていなくて、全く
静的状態を維持している。したがって、第４図に示すよ
うな一定時間間隔で走査信号を常時出力していないの
で、外部に放射雑音が放出されることはない。よって、
たとえこのキー入力装置を微弱電波を測定する測定機に
組込んだとしても測定結果に雑音が混入することはない
ので、測定精度を大幅に向上できる。

また、放射雑音電波が出力されないので、他の測定機
に悪影響を与えることを未然に防止できる。

また、コード発生部６として優先順位エンコーダ３を
採用しているので、操作パネルに配列する各種のキーに
優先順位を付け、例えば重要なキーとさほど重要でない
キーとを同時に押した場合には、重要なキーのみが優先
して受付けられるようにしている。したがって、重要な
キー操作ミスを未然に防止できる。

さらに、優先順位エンコーダ３を構成する最下位順位
のエンコーダ3a内のさらに最下位順位の入力端子D0に＋
5Vの電圧を印加して、強制的にＨレベルに設定して、キ
ー信号入力を禁止している。すなわち、最下位順位を含
めて全部のキーのキー信号が優先順位エンコーダ３の各
入力端子に接続されていた場合、第３図に示すようにキ
ーが押されても離されてもMPU14に割込信号ｉが印加さ
れる。割込信号ｉが入力されると、MPU14は無条件にラ
ッチ回路７にラッチされているキーコードを読取る。し
かし、キーが押されていないというのは、仮に番号０番
のキーが存在して、その０番のキーをキースイッチとし
て使用した場合には、押されていないキーコードとキー
が押されている状態とが同一キーコードになる。具体的
に説明すると、最下位順位の優先順位エンコーダ3aは、
D0〜D7の８個の入力端子とA0〜A2の３個の出力端子とを
有する。したがって、入力端子に０番のキー信号を入力
した場合、８個のキー全部が押されていない全部の入力
端子D0〜D7がＨレベル状態と、０番から７番までの各キ
ーがそれぞれ押された状態の８つの状態との合計９つの
信号状態が存在する。しかし、出力端子は３個であるの
で、３ビットすなわち８信号状態しか表現できない。し
たがって、この優先順位エンコーダ（IC素子番号74HC14
8）3aにおいては、全部の入力端子D0〜D7がＨレベル状
態と入力端子D0のみがＬレベル状態とを同一出力信号状
態にしている。

したがって、０番のキーを押下げると、入力端子D0の
みがＬレベルとなり、各出力端子はA0＝H,A1＝H,A2＝Ｈ
となり、また信号検出端子はSG＝Ｌ、出力端子はE0＝Ｈ
となる。

さらに、０番のキーの押下状態を解除すると、すなわ
ち、全部の入力端子D0〜D7がＨレベル状態に戻ると、各
出力端子はA0＝H.Al＝H,A2＝Ｈとなる。また、信号検出
端子はSG＝Ｈ、出力端子はE0＝Ｌとなる。

さらに、優先順位エンコーダ3aの信号検出端子SGの出
力信号はキー押下げ時（Ｌ）とキー解放時（Ｈ）とで変
化するが、この信号検出端子SGの出力信号は桁検出回路
５における先頭の入力端子D0へ印加されている。しか
し、この桁検出回路５は優先順位エンコーダ3aと同一構
成を有しているので、この先頭の入力端子D0の信号状態
がＨレベル又はＬレベル変化したとしても、この桁検出
回路５の出力端子A0〜A2の信号状態は変化しない。

その結果、マイクロプロセッサ14が、割込信号ｉに応
動して、ラッチ回路７にラッチされているキーコードを
読取ったとしても、同一キーコードとなり、キー信号の
変化を検知できない。

なお、他の優先順位エンコーダ3b〜3hにおける先頭の
入力端子D0についても同様なことがいえるが、他の優先
順位エンコーダ3b〜3hの信号検出端子SGの出力信号は桁
検出回路５の先頭以外の各入力端子D1〜D7へ印加されて
いる。したがって、キー押下時にラッチ回路７にラッチ
されるA0〜A5のキーコードとキー解放時にラッチ回路７
にラッチされるA0〜A5のキーコードとが異なる。

この場合、マイクロプロセッサ14が、割込信号ｉに応
動して、ラッチ回路７にラッチされているキーコードを
読取った場合は、キー押下時とキー解放時とで異なるキ
ーコードを読取ることが可能である。

したがって、本願実施例においては、最下位順位の優
先順位エンコーダ3aの０番のキーに相当する入力端子D0
を使用禁止にて、０番のキーに相当するキーコードが読
まれた時はキーが押されていないと判断するようにして
いる。

［発明の効果］以上説明したような本発明のキー入力装置によれば、
各キー毎にキー操作時のみレベル変化する各キー信号を
取出し、この各キー信号を優先順位を付けてコード化す
ることによって、キー操作の応答性能を低下させること
なく、外部に高周波の放射雑音が出力されるのを未然に
防止でき、このキー入力装置が組込まれた各種機器や他
の機器に対して該当機器が実行しようとする機能に対し
て悪影響を与えることを防止できる。特に、放射雑音の
影響を受けやすい測定装置には有効である。さらに、コ
ード発生部において、優先順位が最下位の入力端子を使
用禁止にしている。したがって、各キーの押下げ操作と
該当キーの押下げ解放操作とを区別して検出でき、例え
ばシフトキーの機能のように一つのキーを押下げ状態で
他のキーを操作する等の組合わせキー操作が可能とな
り、このキー入力装置の適用範囲を大幅に拡張できる。

同様に、キーの押下げ操作と該当キーの押下げ解放操
作とを区別して検出しているので、キーの押下と押下げ
解放との間の期間を同一キーが繰返し押されたと認識
し、例えばカーソル移動キー等のように、キーを押し続
けることによって同一動作を連続して実行させるリピー
ト機能を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるキー入力装置の概略
構成を示すブロック図、第２図（ａ）（ｂ）は同実施例
装置の詳細回路図、第３図は同実施装置の動作を示すタ
イムチャート、第４図は従来のキー入力装置を示すブロ
ック図である。１……キー、２……キー信号発生回路、３……優先順位
エンコーダ、４……ビット検出回路、５……桁検出回
路、６……コード発生部、７……ラッチ回路、８……キ
ー動作検出回路、９……デコーダ回路、10,11,12……レ
ベル変化検出回路、13……割込信号発生回路、14……MP
U。

Claims

(57)【特許請求の範囲】

【請求項１】複数のキー（１）と、この各キー毎に専用の出力線を有し、各キーのオン・オ
フ動作に応動してレベル変化する各キー信号を出力する
キー信号発生部（２）と、このキー信号発生部から出力されたキー信号を入力し、
キーコード化して出力すると共に、複数のキー信号がレ
ベル変化をしたときには予め設定された優先順位が高い
入力端子に入力されたキー信号のコードを優先出力し、
かつ優先順位が最下位の入力端子を使用禁止したコード
発生部（６）と、このコード発生部からのキーコード出力の変化に応動し
てラッチ信号および割込信号を出力するキー動作検出回
路（８）と、このキー動作検出回路から出力されるラッチ信号に応動
して、前記コード発生部から出力されるキーコードをラ
ッチするラッチ回路（７）と、前記キー動作検出回路から出力された割込信号に応動し
て、前記ラッチ回路にラッチされたキーコードを読取る
マイクロプロセッサ（14）とを備えたキー入力装置。