KR800001098B1 - 전자악기의 화음 기록용 디지탈 부호화 장치 - Google Patents

Abstract

내용 없음.

Description

전자악기의 화음 기록용 디지탈 부호화 장치

제1도는 본 발명의 회로도.

제2도는 회로도를 설명하기 위한 타이밍 다이아 그램.

본 발명은 전자 악기의 건반에서 나오는 연주 화음을 반도체 기억소자에 기억시킬 수 있도록 하기 위하여 이를 디지탈 부호화하는 장치에 관한 것으로 특히 본 발명에서는 2개 이상의 건반을 동시에 누를 경우도 각각의 음정이 디지탈 부호화 되도록 한 것이다.

종래에는 전자악기에서 나오는 화음을 반도체 기억소자에 기억시키기 위하여 쉬프트 레지스터등을 이용하여 그 출력을 직접 기억시키는 방식이었기 때문에 수많은 기억소자를 필요로하는 페단이 있었으나, 본 발명에서는 데이타 선택기의 출력이 기억소자의 어드레스를 정하여 주고, 기억소자의 입력(부호화된 화음 입력)은 별도의 계수기의 출력을 기억시키도록 함으로서 적은 기억소자용량으로 많은 화음을 기억시킬 수 있도록하여 소요 반도체 수를 극도로 작게할 수 있도록 한 것이다.

화음의 개개의 음정을 디지탈 부호화하기 위하여 계수기를 이용해서 건반에 입력된 다수의 화음 데이타를 주사(Scan)하고, 이 계수기의 계수된 숫자 즉 몇번째 음인가를 판독하여 버퍼 메모리에 화음의 순으로 순차적으로 일시 기억시키고 이 기억시킨 내용을 하이스피드 클락에 의하여 기억소자로 보내어 기억 가능토록하며 건반을 누르지 않았을 때(쉬는 기간)는 블랭크 래치(Blank Latch)로서 쉬는 기간을 판단 가능토록 함으로써 연주화음을 기억시킬 수 있는 디지탈 부호로의 변환이 가능하도록 한 것이다.

제1도는 본 발명의 구성을 나타낸 블록다이아 그램이다. 데이타 선택기(IC₁-IC₄)의 입력(각 E₀-E₁₅)은 저항(R₁′-R₆₄′)을 통하여 접지되어 있고, 건반 스위치(Sw₁-Sw₆₄)에 연결되어 있다. 이 건반 스위치(Sw₁-Sw₆₄)의 다른 한쪽끝은 저항(R₁-R₆₄)을 통하여 Vcc에 연결되어 있다.

이 데이타 선택기(IC₁-IC₄)의 각 제어단자(A,B,C,D)에는 계수기(IC₅)의 출력(A′,B′,C′,D′)이 연결되어 있고, 데이타선택기(IC₁-IC₄)의 스트로브(ST) 단자에는 디코더(IC₆)의 출력단자(0,1,2,3,4,5,6,7)가 앤드게이트(14)를 통하여 연결되며 선택된 출력단자(0∼9)는 “0”을 엔드 게이트(14)에 인가한다. 디코더(IC₆)의 입력(A,B,C,D)에는 계수기(IC₅)의 출력(D′,E′,F′,G′)이 연결되어 있으며, 계수기(IC₅)의 입력단자(CK)에는 하이스피드(High Speed)클락이 연결되어 있다.

데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)은 낸드게이트(4) 인버터(5)를 거쳐 블랭크 래치(IC₉)의 S입력단자에 연결되고, 계수기(IC₇)의 입력(CKB)에는 낸드 게이트(9)의 출력에 연결되며, 낸드게이트(9)의 입력에는 낸드 게이트(7)의 출력과 하이스피드 클락이 인버터(3)를 통하여 연결된다. 낸드 게이트(7)의 각 입력에는 계수기(IC₅)의 출력(G′)과 연결된 인버터(8)를 통한 출력 및 인버터(5)의 출력이 각각 연결되어 있고 버퍼 메모리(IC₈)의 입력(I₀-I₅)에는 앤드 게이트(13)의 출력이 연결되며, 앤드 게이트(13)의 입력에는 디코더(IC₆)의 출력(9)과 계수기(IC₅)의 출력(A′,B′,C′,D′,E′,F′)이 각각 연결되어 있다. 버퍼 메모리(IC₈)의 WE단자에는 낸드 게이트(11)의 출력이 연결되어 있고, 블랭크 래치(IC₉)의 R입력에는 디코더(IC₆)의 출력(9)이 연결되어 있다.

블랭크 래치(IC₉)의 블랭크(Blank)신호 Q는 다음단의 디지탈시스템에 연결되어 블랭크 신호 판별 신호로 이용된다. 디코더(IC₆)의 출력(8)은 신호처리

로서 다음단의 디지탈 시스템에 연결되어

가 “0”으로 되는 기간에 모든 신호처리를 할 수 있도록 하는 신호로 사용된다.

버퍼 메모리(IC₈)의 출력(D₀-D₅)은 디지탈 부호화된 음정 신호이며, 기억소자로 연결되어지도록 된다.

제2도의 CLOCK은 하이스피드(High Speed) CLOCK이며 IC₅G′는 제1도의 계수기(IC₅)의 출력(G′)의 파형이고,

는 제1도의

파형이며,

는 디코더(IC₆)의 출력(9)의 파형이다. WE은 제1도의 버퍼메모리(IC₈)의 WE단자가 파형이 인버트 된 것이며, CKB는 제1도의 계수기(IC₇)의 입력단자 CKB트 파형이다. 이하 실시에 따라 상세히 설명하면 다음과 같다.

반음을 포함한 64개의 건반스위치를 예로할 경우 건반 스위치에서 나온 음정신호는 식(가)의 결과와 같이 6자리의 2진수로 디지탈 부호화 할 수 있다.

단 N=필요 디지트 수

이와 같이 64개와 입력신호를 6자리의 2진수로 부호화하기 위하여 본 발명에서는 데이타 선택기(IC₁-IC₄), 계수기(IC₅), 디코더(IC₆)와 버퍼메모리(IC₈)등을 사용하였다.

제1도에서 스위치(Sw₁-Sw₆₄)들은 건반 악기의 건반에 연결되어 건반을 누르면 도통되는 스위치 들이다. 스위치(Sw₁-Sw₆₄)들을 누르지 않았을 때는 데이타 선택기(IC₁-IC₄)의 입력(E₀-E₁₅)이 접지되어 있어 “0”으로 되며, 스위치를 누르면(즉 건반을 누르면) 전류가 두개의 저항{(R₁-R₁′)(R₂-R₂′)…}을 통하여 흐르면서 그 누른 스위치가 연결된 데이타 선택기의 입력단자는 “1”이 된다. 데이타 선택기(IC₁-IC₄)의 입력(각 E₀-E₁₅)단자가 “1”이되면 데이타 선택기(IC₁-IC₄)의 동작에 의하여 그 단자에 해당되는 음정을 누른 것으로 감지된다.

즉 데이타 선택기(IC₁-IC₄)의 4개의 선택단자(A,B,C,D)가 지정하는 입력 신호는 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)에 나타난다. 이 출력(W₁-W₄)중 어느 출력이 해당 타이밍 인가를 판단하여 주는 신호가 스트로보(ST₁-ST₄)신호이며, 스트로보(ST₁-ST₄)신호가 “1”인 때는 데이타 선택기(IC₁-IC₄)의 출력 신호(W₁-W₄)가 항상 출력되지 않으며, “0”일때만 선택된 입력신호가 출력단자(W₁-W₄)에 나타나게 된다.

계수기(IC₅)는 7비트 2진 계수기이며, 이 계수기(IC₅)의 출력(A′-G′)중 A′,B′,C′,D'를 데이타 선택기(IC₁-IC₄)의 선택단자(A,B,C,D)에 연결하며, 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 동시에 나오도록 선택하여 주도록 하고, 계수기(IC₅)의 출력(D′,E′,F′,G′)을 디코더(IC₆)를 통하여 디코드되게 하고, 이 락코드한 디코더(IC₆)의 출력(0-7)을 번호순으로 2비트씩 (0과 1)(2과 3)(4과 5)(6과 7) 앤드 게이트(14)를 통하여 데이타 선택기(IC₁-IC₄)의 스트로브 단자(ST₁-ST₄)에 인가하여 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)중 어느 한개를 선택하므로써 유효한 데이타로 만들어 준다. 이것을 다시 말하면 입력된 64개의 입력 데이타중 어느 한개가 선택되어진 것이다. 데이타 선택기(IC₁-IC₄)의 4개의 각 출력 단자(W₁-W₄)들은 오아 게이트(OR Gate)로 묶어서 한개의 출력을 얻을 수 있는데, 각 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 제1도에 나타나있는 바와같이 인버트된 것이므로 각 출력을 인버트(INVERT)하여 OR게이트로 묶어주어야 한다. 이것은 드모르간 법칙(De Morgan's law)에 의하여 풀면 인버터를 사용하지 않고 낸드 게이트(NANDGATE)(4)의 연결로서 가능하여지며, 이를 수식적으로 증명하면 식(나)와 같이 된다.

계수기(IC₅)의 출력(A′-G′)은 7비트 2진수이므로 이상과 같이 연결된 회로에서 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)은 계수기(IC₅)의 출력(A′-G′)이 0에서 부터 63까지 될 때 이 계수기(IC₅)가 나타내는 숫자에 해당하는 입력신호가 앞에서 설명한 낸드 게이트(4)의 출력단자에 나타나게 된다.

한편 계수기(IC₅)의 내용이 64에서 부터 127까지 될때는 4개의 데이타 선택기(IC₁-IC₄)의 스트로브(ST₁-ST₄)입력은 모두 “1”이므로 64입력 데이타 선택기(IC₁-IC₄)의 출력은 나타나지 않는다. 10진수 디코더(IC₆)의 출력(8)은 계수기(IC₅)의 출력이 64에서 71까지에서 “0”이 되며, 이 신호로 모든 데이타를 기억소자에 기억시키던가 계산하여주는 신호처리

의 기준으로 할 수 있게 하였으며, 파형은 제2도에 도시되어 있다.

디코더(IC₆)의 출력(9)는 계수기(IC₅)의 내용이 72에서 79까지에서 “0”이 되며 제2도의 버퍼클리어

와 같은 파형이고 이 출력은 버퍼메모리(IC₈)의 내용을 지우는데 사용된다.

계수기(IC₅)의 클락에 높은 주파수의 클락을 연결하면 7비트의 계수이기 때문에 128개의 클락펄스마다 반복되는 시스템이 구성된다. 제2도에 나타나 있는 바와 같이 계수기(IC₅)가 “0”에서 부터 63까지는 건반 스위치를 누른것이 있는가를 데이타 선택기(IC₁-IC₄)에 의하여 탐색하고, 건반 스위치를 누른 입력단자를 선택할 때 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 “1”이 된다.

버퍼 메모리(IC₈)는 6비트 길이의 2진수가 8개까지 들어갈 수 있는 반도체 메모리 소자이며, 64데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 “1”이 될 때 해당 타이밍 계수기(IC₅)의 출력(A′,B′,C′,D′,E′,F′)을 버퍼메모리에 써 넣도록 되어 있다. 즉 계수기(IC₅)가 계수한(count)내용이 64개의 건반중 몇번째 건반인가를 지정하여 주는 6비트 2진수가 되는 것이다.

버퍼 메모리(IC₈)소자는 어드레스(address)입력과 WE(write eneble)입력에 의해 기록 및 판독이 가능하다. 즉

의 입력이 “0”일때는 어드레스 입력(IC₈의 A, B, C)에 의해 지정된 위치에 입력신호를 기록하고

의 입력이 “1”일때는 어드레스 입력에 의해 지정된 위치에 기록되어 있는 신호를 출력단자를 통해 읽어 낸다.

이 버퍼메모리(IC₈)의 어드레스는 계수기(IC₇)로 결정하고 계수기(IC₅)는 0에서 63까지는 64개의 입력이 선택되는 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₂)이 “1”이 될때마다 그 출력(W₁-W₄)의 낸드 게이트(4)(7)(9)와 인버터(5)를 통하여 만들어진 제2도의 CKB파형에 계수기(IC₇)의 내용을 하나씩 증가시켜 버퍼메모리(IC₈)의 일시기억 위치를 정하여 주게 된다.

계수기(IC₅)가 제2도의 Clock에서 나타낸 바와 같이 64에서 71까지는 메모리 버퍼(IC₈)에 기록된 내용을 읽어 낼 수 있도록 하기 위하여는 계수기(IC₇)의 클락 입력에 계수기(IC₅)의 출력(G′)을 인버터(8) 및 낸드 게이트(7)(9)를 통하여 연결한다. 이렇게 하여 계수기(IC₇)의 클락입력(CKB)은 제2도 CKB파형과 같이 되며 64-127타이밍에서 정상적인 클락 펄스로 되고, 그 이외의 기간(0-63)에는 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 나올때마다 “1”씩 증가하도록 되어 있어 건반 주사(Scan)기간중 감지된 건반의 입력이 지정된 버퍼메모리(IC₈)에 기억되도록하여 준다.

이때 버퍼메모리(IC₈)의

입력은 “1”이 되어야 하며, 버퍼메모피(IC₈)의 내용은 출력(D₀-D₅)을 통하여 클락(CKB)에 동기가 되어 기억소자로 나가게 된다.

그림 1에서 계수기(IC₇)의 클락입력(CKB)을 만들어 주기 위하여서는 계수기(IC₅)의 출력(G′)을 인버터(8)시킨 것과 인버트(5)의 출력을 낸드 게이트(7)로 묶어준다. CKB의 계수가능 클락은, 제2도의 IC₅G′, Clock 및 CKB에서 보여 주듯이 64-128이나 0-63기간중 건반의 입력이 있는 순간에만 발생하도록 하기 위한 것이다.

계수기(IC₅)가 72에서 79까지에서 메모리 버퍼(IC₈)가 클리어 되도록 하기 위하여서는 디코더(IC₆)의 출력(9)을 계수기(IC₅)의 출력과 앤드 게이트(13)로 묶어서 버퍼 메모리(IC₈)의 입력(I₀-I₅)에 연결시키면 이 기간중에는 버퍼 메모리(IC₈)에는 모두 “0”이 기억되어 결과적으로 버퍼 메모리(IC₈)를 클리어 하여준 것과 같은 효과를 얻을 수 있다.

한편 모든 건반이 눌러지지 않았을 때는 음악이 연주되지 않는 쉬는 기간(쉼표)임을 감지하기 위하여 블랭크 래치(BLANKLATCH)(IC₉)를 사용하였다. 연주되는 동안은 데이타 선택기(IC₁-IC₄)의 출력(W₁-W₄)이 인버트된 것은 블랭크 래치(IC₉)의

입력에 연결하여 주고 클리어 신호인 디코더(IC₆)의 출력(9)를 블랭크 래치(IC₉)의

입력 단자에 연결하여 준다. 연주될때는 블랭크 래치(IC₉)의

입력에 인가되지 않고 쉬는 기간에는

가 세팅되어 블랭크 래치(IC₉)의 Q에 블랭크 출력이 나오게 되며, 이의 리세트(

)는 클리어신호(IC₆의 9번 출력)로 리세트하여 다음 동작을 할 수 있게 한다. 블랭크 신호는 다음의 시스템으로 옮겨져 쉼표를 제어하는 신호로 이용된다.

제2도는 본 발명의 주요 개소의 파형을 나타낸 것으로 타이밍 다이아 그램의 각 신호는 다음 (다)(라)(마)(바)의 식으로 표시된다.

이상을 종합하면 데이타 선택기의 입력(Sw₁-Sw₆₄)에 8개의 입력신호(음정)가 동시에 입력될 경우 데이타 선택기(IC₁-IC₄) 계수기(IC₅)(IC₇) 디코더(IC₆)등을 사용하여 하이스피드(High Speed)(Clock)에 의하여 순차적으로 8개의 디지탈 부호화된 음정신호인 계수기(IC₅)의 출력을 버퍼메모리(IC₈)의 지정된 8개의 위치에 일시 기억시켜 하나의 화음군(和音群)을 형성하며, 이 버퍼 메모리(IC₈)에 일시형성되어 기억되어진 화음군(和音群)이 장단제어 시스템을 통하여 기억소자에 기억되도록한 것이다.

데이타 선택기(IC₁-IC₄)의 건반 스위치 입력(Sw₁-Sw₆₄)중 Sw₁, Sw₂, Sw₃, Sw₄, Sw₁₇, Sw₁₈, Sw₁₉, Sw₂₀이 동시에 눌려졌을 경우를 예를 들면, Sw₁은 하이스피드 클락(High Speed Clock)에 의하여 계수된 계수기(IC₅)의 내용(F′-A′)이 ― “000000”일때 앞에서 설명한 바와 같이 계수기(IC₇)의 내용(CBA)은 “000”이 되어 버퍼 메모리(IC₈)의 “000”번지에 기록되고, Sw₂의 경우 계수기(IC₅)의 내용(F′-A′)이 “000001”이 되며 계수기(IC₇)의 내용은 “001”이 되어 버퍼 메모리(IC₈)의 “001”번지에 기록된다. 이와같이 하여 Sw₁₇의 경우는 계수기(IC₅)의 내용(F′-A′)은 “010000”이 되며 계수기(IC₇)의 내용(C-A)은 “101”이 되어 버퍼 메모리(IC₈)의 “101”번지에 일시 기억된다. Sw₂₀의 경우는 계수기(IC₅)의 내용(F′-A′)을 “010011”이 되며 계수기(IC₇)의 내용(C-A)은 “111”이 되어 버퍼 메모리(IC₈)의 “111”번지에 일시 기억된다.

이상의 동작은 하이 스피드 클락 0에서 63사이에서 이루어진다. 이렇게 하여 만들어진 디지탈 부호화된 화음군(和音群)은 CKB 및

에 의하여 하이스피드 클락 64에서 71사이에 기억소자로 보내어지며, 72에서 79사이에서 버퍼 메모리(IC₈)의 내용이 클리어 되어 다음 화음을 일시 기억시킬 준비를 하게 된다. 기억소자로 보내어진 화음군은 장단제어장치를 통하므로써 보다 압축되어진 신호로 만들어지게 된다.

이상과 같이 본 발명은 데이타 선택기(IC₁-IC₄)와 계수기(IC₅)(IC₇) 디코더(IC₆) 버퍼메모리(IC₈)등을 사용하여 계수기(IC₅)의 내용(A′-F′)을 해당음정의 디지탈 부호화한 신호로 하여 버퍼 메모리(IC₈)에 기억시키고, 이 동작을 하이 스피드 클락에 의하여 거의 동시에 순차적으로 실시함으로써 화음의 디지탈 부호화를 가능케한 것이다.

Claims (1)

1. 본문에 상기하고 도면에 예시한 바와 같이 데이타 선택기(IC₁-IC₄) 및 계수기(IC₅)를 이용하여 화음을 포함한 음전신호를 디지탈 부호화하는 장치에 있어서, 계수기(IC₅)를 이용하여 데이타를 주사(Scan)하고, 이 주사(Scan)한 결과로 부터 계수기(IC₇)를 제어하여 버퍼 메모리(IC₈)의 번지수를 지정하여 주고, 이와 동시에 계수기(IC₅)의 계수된 내용은 연주화음의 디지탈 부호로 되어 순차적으로 버퍼메모리(IC₈)의 지정 번지에 일시 기억되도록한 전자 악기의 화음 기록용 디지탈 부호화 장치.

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