JP2509615B2 - 信号並行処理装置 - Google Patents
信号並行処理装置Info
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- JP2509615B2 JP2509615B2 JP62090001A JP9000187A JP2509615B2 JP 2509615 B2 JP2509615 B2 JP 2509615B2 JP 62090001 A JP62090001 A JP 62090001A JP 9000187 A JP9000187 A JP 9000187A JP 2509615 B2 JP2509615 B2 JP 2509615B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- input
- conductance
- circuit
- output
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
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- Computing Systems (AREA)
- Computational Linguistics (AREA)
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- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Amplifiers (AREA)
- Hardware Redundancy (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Description
【発明の詳細な説明】 (技術分野) 本発明は信号の並行処理を行なう装置に関する。
(従来技術とその問題点) 近時、一群の複雑な問題点をアナログ方式で解く高度
に並行的な計算回路が開発された。それらの回路は、S
字形伝達関数を有する複数の増幅器と、各増幅器の出力
を他の増幅器の入力に接続する抵抗性フィードバック回
路網とを備えている。各増幅器の入力は、接地されたコ
ンデンサと接地されたコンダクタンスとをも含んでいる
が、寄生キャパシタンスとコンダクタンスとの外にコン
デンサと導体とを含んでいてもよいし含んでいなくても
い。入力電流が各増幅器の入力に供給され、出力が増幅
器の出力電圧の集合から得られる。
に並行的な計算回路が開発された。それらの回路は、S
字形伝達関数を有する複数の増幅器と、各増幅器の出力
を他の増幅器の入力に接続する抵抗性フィードバック回
路網とを備えている。各増幅器の入力は、接地されたコ
ンデンサと接地されたコンダクタンスとをも含んでいる
が、寄生キャパシタンスとコンダクタンスとの外にコン
デンサと導体とを含んでいてもよいし含んでいなくても
い。入力電流が各増幅器の入力に供給され、出力が増幅
器の出力電圧の集合から得られる。
この回路の概略図が第1図であり、正及び負の出力
V1,V2,V3,V4,VNをそれぞれ持った増幅器10,11,12,13,14
を示す。これらの出力は相互接続ブロック20に接続され
ており、その出力ライン41〜45はそれぞれ増幅器10〜14
の入力に接続されている。相互接続ブロック20の中で、
各出力電圧Viはコンダクタンス(例えば抵抗器)を通し
てブロック20の各出力ラインに接続されている。適宜
上、コンダクタンスは、そのコンダクタンスにより特定
の電圧ラインに接続された特定の出力ライン(すなわ
ち、ソース)によって識別することができる。例えば、
▲T+ 21▼は、非反転出力V2を第1増幅器の入力ライン
(41)に接続するコンダクタンスを示す。
V1,V2,V3,V4,VNをそれぞれ持った増幅器10,11,12,13,14
を示す。これらの出力は相互接続ブロック20に接続され
ており、その出力ライン41〜45はそれぞれ増幅器10〜14
の入力に接続されている。相互接続ブロック20の中で、
各出力電圧Viはコンダクタンス(例えば抵抗器)を通し
てブロック20の各出力ラインに接続されている。適宜
上、コンダクタンスは、そのコンダクタンスにより特定
の電圧ラインに接続された特定の出力ライン(すなわ
ち、ソース)によって識別することができる。例えば、
▲T+ 21▼は、非反転出力V2を第1増幅器の入力ライン
(41)に接続するコンダクタンスを示す。
各増幅器の入力には、抵抗器及びコンデンサの並列回
路と(この抵抗器及びコンデンサの第2リード線は設置
されている)、(外部ソースから)電流を各入力に注入
する手段とが更に接続されている。
路と(この抵抗器及びコンデンサの第2リード線は設置
されている)、(外部ソースから)電流を各入力に注入
する手段とが更に接続されている。
キルヒホッフの電流に関する法則を第1図の各増幅器
iの入力に適用するとの次の方程式 が得られる。ここで、 Ciは増幅器iの入力とグランドとの間のキャパシタンス
であり、 1/Riは等価抵抗であって、 に等しく、 ここでρiは増幅器iの入力とグランドとの間の抵抗
であり、 Uiは増幅器iの入力における電圧であり、▲T+ ij▼
は増幅器jの非反転出力と増幅器iの入力との間のコン
ダクタンスであり、 ▲T+ ij▼は増幅器jの反転出力と増幅器iの入力と
の間のコンダクタンスであり、 Vjは方程式Vj=gj(Uj)でUjに関係づけられた増幅器
jの出力電圧であり、 Iiは外部ソースから増幅器iの入力に注入されている
電流である。
iの入力に適用するとの次の方程式 が得られる。ここで、 Ciは増幅器iの入力とグランドとの間のキャパシタンス
であり、 1/Riは等価抵抗であって、 に等しく、 ここでρiは増幅器iの入力とグランドとの間の抵抗
であり、 Uiは増幅器iの入力における電圧であり、▲T+ ij▼
は増幅器jの非反転出力と増幅器iの入力との間のコン
ダクタンスであり、 ▲T+ ij▼は増幅器jの反転出力と増幅器iの入力と
の間のコンダクタンスであり、 Vjは方程式Vj=gj(Uj)でUjに関係づけられた増幅器
jの出力電圧であり、 Iiは外部ソースから増幅器iの入力に注入されている
電流である。
▲T+ ij▼とT▲− ij▼とが互いに素であるときに
は、 ▲T+ ij▼−▲T− ij▼は便宜上Tijと表現され、対
称的 Tij項をもって(1)式を満たす回路は安定であると
いうことが知られている。また、そのような回路は加え
られた刺激に応答して、短い遷移時間の後に安定状態に
達するということもよく知られている。安定状態におい
ては、 である。
は、 ▲T+ ij▼−▲T− ij▼は便宜上Tijと表現され、対
称的 Tij項をもって(1)式を満たす回路は安定であると
いうことが知られている。また、そのような回路は加え
られた刺激に応答して、短い遷移時間の後に安定状態に
達するということもよく知られている。安定状態におい
ては、 である。
この既知の安定性に留意して、第1図の回路に関連す
るとともに、同回路の入力信号、同回路の出力信号及び
/又は同回路の内部パラメータに関係する他の関数の挙
動を調べることができる。
るとともに、同回路の入力信号、同回路の出力信号及び
/又は同回路の内部パラメータに関係する他の関数の挙
動を調べることができる。
実際に、下記(2)の形の関数を調べた。
ここで▲g−1 i▼(V)は、増幅器の利得に関連し
ており、り、▲g−1 i▼(V)の積分は、増幅器iの
利得が無限大に近づくに従って0に近づく。また、関数
Eの時間微分は負であり、電圧Viの時間微分が0に達す
るときに0に達する。方程式(1)はdvi/dtが全てのi
につて0に近づく事を保証しているので、方程式(2)
の関数Eは確実に安定状態に達する。この関数Eが発見
されたので、問題を解く応用分野、結合記憶応用分野及
び分解問題に第1図の回路が使われるようになった。
ており、り、▲g−1 i▼(V)の積分は、増幅器iの
利得が無限大に近づくに従って0に近づく。また、関数
Eの時間微分は負であり、電圧Viの時間微分が0に達す
るときに0に達する。方程式(1)はdvi/dtが全てのi
につて0に近づく事を保証しているので、方程式(2)
の関数Eは確実に安定状態に達する。この関数Eが発見
されたので、問題を解く応用分野、結合記憶応用分野及
び分解問題に第1図の回路が使われるようになった。
第1図の回路は、最小化するべき関数が方程式(2)
との対応を可能にする問題の幾つかのパラメータについ
ての高々2次の項を持つように構成することのできる問
題を解くことができる。けれども、他の問題では、2次
より高次の項を含む方程式を最小化する必要があること
もある。それらの問題は、介在ノイロン増幅器を用いて
解くことができるが、その場合、▲T+ ▼ij▲とT− ij
▼とは、解くべき問題の関数である色々な値をとるコン
ダクタンスである。しかし、その色々な値は、各増幅器
が色々な時定数を持っているので、回路を色々な刺激に
応答させ色々に動作させる。
との対応を可能にする問題の幾つかのパラメータについ
ての高々2次の項を持つように構成することのできる問
題を解くことができる。けれども、他の問題では、2次
より高次の項を含む方程式を最小化する必要があること
もある。それらの問題は、介在ノイロン増幅器を用いて
解くことができるが、その場合、▲T+ ▼ij▲とT− ij
▼とは、解くべき問題の関数である色々な値をとるコン
ダクタンスである。しかし、その色々な値は、各増幅器
が色々な時定数を持っているので、回路を色々な刺激に
応答させ色々に動作させる。
(発明の概要) 高度に並行的な計算回路に使われる増幅器の時定数を
均等化することによって優れた性能を達成することがで
きる。或る技術はフィードバック構造を採用し、各増幅
器iの入力とグランドとの間の抵抗と、各増幅器の入力
とグランドとの間のコンデンサとを、むしろ各増幅器の
入力とその出力との間に並列に接続している。第2の技
術は平衡インピーダンス構造を採用し、等しい値の▲T
+ ij▼及び▲T− ij▼とコンダクタンスを用いて、例え
ば、非ゼロThevenin コンダクタンスでゼロ電流を達成
する。
均等化することによって優れた性能を達成することがで
きる。或る技術はフィードバック構造を採用し、各増幅
器iの入力とグランドとの間の抵抗と、各増幅器の入力
とグランドとの間のコンデンサとを、むしろ各増幅器の
入力とその出力との間に並列に接続している。第2の技
術は平衡インピーダンス構造を採用し、等しい値の▲T
+ ij▼及び▲T− ij▼とコンダクタンスを用いて、例え
ば、非ゼロThevenin コンダクタンスでゼロ電流を達成
する。
(詳細な説明) 第1図の回路は各増幅器の入力とグランドとの間にコ
ンデンサと抵抗とを持っている。このコンデンサは回路
の時定数、すなわち速度、を制御する素子であり、そし
て、普通の回路に関してはそのコンデンサをできる限り
小さくすることが設計者の義務である。しかし、第1図
の回路は、事実上数個の増幅器の直列回路を通して帰還
回路を形成することを可能とする。回路中にキャパシタ
ンスが全く存在しなければ、殆んど確実に不安定性が生
じる。回路中にキャパシタンスが存在しても、Tijコン
デンサの選択によって安定性を維持する場合を除いて、
不安定状態が生じることがある。
ンデンサと抵抗とを持っている。このコンデンサは回路
の時定数、すなわち速度、を制御する素子であり、そし
て、普通の回路に関してはそのコンデンサをできる限り
小さくすることが設計者の義務である。しかし、第1図
の回路は、事実上数個の増幅器の直列回路を通して帰還
回路を形成することを可能とする。回路中にキャパシタ
ンスが全く存在しなければ、殆んど確実に不安定性が生
じる。回路中にキャパシタンスが存在しても、Tijコン
デンサの選択によって安定性を維持する場合を除いて、
不安定状態が生じることがある。
コンデンサの存在には別の面がある。第1図の特定の
コンデンサへの帰還回路を組み合わせて単一の等価電圧
及び等価抵抗Reとして表わせば、周波数領域中に極が存
在するということが容易に分る。その極はコンデンサ及
びその並列抵抗器の分圧作用に由来するものであり、各
増幅器について/(1+sCRe)に関する利得方程式を産
み出す。この事から、極の位置は帰還抵抗器の関数であ
るという事が分り、従って、第1図の回路の別々の増幅
器が別々の極位置を持っていると予想することができ
る。そして、別々の増幅器から別々の応答速度を予想す
るべきである。その意味するところは、第1図の回路は
方程式(2)のエネルギー関数を最小化するが、最も遅
い増幅器が回路全体の応答時間を決定するので、その最
小値に達するには最善の場合よりも時間がかかる。
コンデンサへの帰還回路を組み合わせて単一の等価電圧
及び等価抵抗Reとして表わせば、周波数領域中に極が存
在するということが容易に分る。その極はコンデンサ及
びその並列抵抗器の分圧作用に由来するものであり、各
増幅器について/(1+sCRe)に関する利得方程式を産
み出す。この事から、極の位置は帰還抵抗器の関数であ
るという事が分り、従って、第1図の回路の別々の増幅
器が別々の極位置を持っていると予想することができ
る。そして、別々の増幅器から別々の応答速度を予想す
るべきである。その意味するところは、第1図の回路は
方程式(2)のエネルギー関数を最小化するが、最も遅
い増幅器が回路全体の応答時間を決定するので、その最
小値に達するには最善の場合よりも時間がかかる。
私の発明の一つの面に従って、極の位置が一様でない
といし問題は第2図の回路で未然に防止される。この回
路では、各コンデンサ(及びその並列抵抗器)は、それ
に関連する増幅器の出力とその負入力との間に接続され
る。その結果利得R/Re(1+sCR)を伴なう事実上のグ
ランド動作であり、ここでRはそのコンデンサと並列に
接続された抵抗である。その結果、コンデンサとその並
列抵抗器とのみに関連する固定した極が生じる。これに
対して、全ての増幅器に対して応答時間が等しくなり、
与えられたキャパシタンス値について回路の鎭静時間が
最短となる。
といし問題は第2図の回路で未然に防止される。この回
路では、各コンデンサ(及びその並列抵抗器)は、それ
に関連する増幅器の出力とその負入力との間に接続され
る。その結果利得R/Re(1+sCR)を伴なう事実上のグ
ランド動作であり、ここでRはそのコンデンサと並列に
接続された抵抗である。その結果、コンデンサとその並
列抵抗器とのみに関連する固定した極が生じる。これに
対して、全ての増幅器に対して応答時間が等しくなり、
与えられたキャパシタンス値について回路の鎭静時間が
最短となる。
私の発明の他の面に従うと、極の位置が一様でないと
いう問題第3図の回路で防止される。この回路では、入
力コンデンサ31と入力抵抗器32とが増幅器10の入力とグ
ランドとの間に接続されている。増幅器10の入力にはコ
ンダクタンスの対(▲T+ 1▼,▲T− 1▼)、(▲+
2▼,▲T− 2▼)、(▲T+ n▼,▲T− n▼)も接
続されている。各対(▲T+ 1▼,▲T− 1▼)はその
入力を増幅器iの出力から得ており、そして増幅器の出
力インピーダンスは無視し得ると仮定している。
いう問題第3図の回路で防止される。この回路では、入
力コンデンサ31と入力抵抗器32とが増幅器10の入力とグ
ランドとの間に接続されている。増幅器10の入力にはコ
ンダクタンスの対(▲T+ 1▼,▲T− 1▼)、(▲+
2▼,▲T− 2▼)、(▲T+ n▼,▲T− n▼)も接
続されている。各対(▲T+ 1▼,▲T− 1▼)はその
入力を増幅器iの出力から得ており、そして増幅器の出
力インピーダンスは無視し得ると仮定している。
従来技術によってTij値をを計算すると、大きさの異
なる正又は負のTij項が生じる。増幅器の入力端子は本
質的にゼロ電位であるから、負のTijは単に電流が増幅
器の入力端子から流出することを意味する。正のT
ijは、電流が増幅器の入力端子に流入することを意味す
る。従来技術においては、計算されたTijが負であると
きは、第1図の神経回路網は、▲T− ij▼素子をマトリ
ックスに編入する。これに対して、計算されたTijが正
であれば、第1図の神経回路網はT▲+ ij▼素子をマト
リックスに編入する。これから、▲T+ ij▼と▲T− ij
▼とが互いに素であることが分る。すなわち、一時に一
方のみが現われるのである。
なる正又は負のTij項が生じる。増幅器の入力端子は本
質的にゼロ電位であるから、負のTijは単に電流が増幅
器の入力端子から流出することを意味する。正のT
ijは、電流が増幅器の入力端子に流入することを意味す
る。従来技術においては、計算されたTijが負であると
きは、第1図の神経回路網は、▲T− ij▼素子をマトリ
ックスに編入する。これに対して、計算されたTijが正
であれば、第1図の神経回路網はT▲+ ij▼素子をマト
リックスに編入する。これから、▲T+ ij▼と▲T− ij
▼とが互いに素であることが分る。すなわち、一時に一
方のみが現われるのである。
私の発明によれば、計算されたTijに必要とされる符
号と大きさとに拘らず、第3図に示したように、▲T+
ij▼及び▲T− ij▼コンダクタンスの両方がマトリック
スに含まれる。コンダクタンスの対▲T+ i▼、▲T−
i▼により増幅器10に与えられる実効コンダクタンスは
(▲T+ i▼+▲T− ij▼)であり、そしてこの和は、
私の発明の原理に従い、一定であるように設定される。
その実効コンダクタンスが一定、例えばKであるから、
各増幅器の入力端子に存在する全実効コンダクタンスも
一定であり、その結果、増幅器の応答速度が均一とな
る。一方、各増幅器の入力端子に実際に流入する電流
は、計算されたTijで特定されるように、それぞれ異な
っているはずであり、その電流は(▲T+ ij▼+▲T−
ij▼)に等しい。
号と大きさとに拘らず、第3図に示したように、▲T+
ij▼及び▲T− ij▼コンダクタンスの両方がマトリック
スに含まれる。コンダクタンスの対▲T+ i▼、▲T−
i▼により増幅器10に与えられる実効コンダクタンスは
(▲T+ i▼+▲T− ij▼)であり、そしてこの和は、
私の発明の原理に従い、一定であるように設定される。
その実効コンダクタンスが一定、例えばKであるから、
各増幅器の入力端子に存在する全実効コンダクタンスも
一定であり、その結果、増幅器の応答速度が均一とな
る。一方、各増幅器の入力端子に実際に流入する電流
は、計算されたTijで特定されるように、それぞれ異な
っているはずであり、その電流は(▲T+ ij▼+▲T−
ij▼)に等しい。
その値、例えば+A、は(▲T+ i▼+▲T− j▼)
=Kという条件を満たしながら▲T+ i▼の大きさを に等しく選び且つ▲T− i▼の大きさを に等しく選ぶことによって、得ることができる。
=Kという条件を満たしながら▲T+ i▼の大きさを に等しく選び且つ▲T− i▼の大きさを に等しく選ぶことによって、得ることができる。
この発明が属する技術分野の専門家は本発明の範囲内
で多くの実施例や用途を見出すであろう。例えば、増幅
器の端子に流入する多数の電流が必要とされるととも
に、(KとOとの間の値ではなく)大きさKのコンダク
タンスを作るのが一層好都合である場合には、半数の増
幅器に▲T+ i▼=▲T− i▼=Kのコンダクタンスを
作り、残りの半数の増幅器にゼロ・コンダクタンスを作
るのが有用である。叙上に鑑みて、本発明の開示内容は
純粋に例示的であって、如何なる意味において限定的に
解釈されてはならない。
で多くの実施例や用途を見出すであろう。例えば、増幅
器の端子に流入する多数の電流が必要とされるととも
に、(KとOとの間の値ではなく)大きさKのコンダク
タンスを作るのが一層好都合である場合には、半数の増
幅器に▲T+ i▼=▲T− i▼=Kのコンダクタンスを
作り、残りの半数の増幅器にゼロ・コンダクタンスを作
るのが有用である。叙上に鑑みて、本発明の開示内容は
純粋に例示的であって、如何なる意味において限定的に
解釈されてはならない。
第1図は従来技術の高度に相互接続されたアナログ回路
網を示す図、 第2図は私達の事実上のグランド方式に従って構成した
回路網を示す図、 第3図は私達の平衡コンダクタンス方式に従って構成し
た回路網を示す図である。 主要符号の説明 10……増幅器、31……コンデンサ、 32……抵抗器。
網を示す図、 第2図は私達の事実上のグランド方式に従って構成した
回路網を示す図、 第3図は私達の平衡コンダクタンス方式に従って構成し
た回路網を示す図である。 主要符号の説明 10……増幅器、31……コンデンサ、 32……抵抗器。
Claims (7)
- 【請求項1】電圧Uiが入力される入力端子を各々有し、
非反転出力Viと反転出力−Viとを各々発生させ、その両
出力がS字形関数giによって前記入力に関連している複
数の増幅器Ai(10)と、 入力電流i(101)を前記増幅器Aiの各々の前記入力に
供給する手段と、 前記の正出力及び負出力を前記入力に接続するコンダク
タンス回路網とを備えた回路網であって、 前記コンダクタンス回路網は、エネルギー関数 を最小化するための決定演算の性質に応じて選ばれたコ
ンダクタンス値を持っており、ここでVi及びVjはそれぞ
れ前記増幅器Ai及びAjの出力電圧であり、Tijは、利得
関数gi(Ui)を持つ増幅器Aiの増幅された入力電圧を増
幅器Ajの入力端子に関連させるコンダクタンスであり、
Riは前記増幅器Aiの前記入力における等価抵抗であり、
▲g−1 i▼はgiの逆関数であり、 前記増幅器の応答の速度を等しくする手段を備えたこと
を特徴とする回路網。 - 【請求項2】前記の等しくする手段は、前記増幅器の各
々と関連し且つ前記増幅器の各々の入力と負出力との間
に接続された補回路網(第2図)から成ることを特徴と
する特許請求の範囲第1項記載の回路網。 - 【請求項3】前記補回路網は抵抗器(32)とコンデンサ
(31)との並列回路から成ることを特徴とする特許請求
の範囲第2項記載の回路網。 - 【請求項4】前記の等しくする手段は、(T+ ij▲+▲
T− ij▼)が定数で(▲T+ ij▼−▲T− ij▼)が前記
コンダクタンスTijに等しいように各コンダクタンス▲
T+ ij▼と共に▲T− ij▼を用いることを包含してお
り、ここで▲T+ ij▼は増幅器Aiの出力Viと増幅器Ajの
入力との間に接続されたコンダクタンスであり、▲T−
ij▼は増幅器Aiの出力Viと増幅器Ajの入力との間に接続
されたコンダクタンスであることを特徴とする特許請求
の範囲第1項記載の回路網。 - 【請求項5】前記の等しくするための手段は、その和が
予め選択された値に本質的に等しいコンダクタンスを前
記コンダクタンス回路網に用いることを包含することを
特徴とする特許請求の範囲第1項記載の回路網。 - 【請求項6】前記▲T+ ij▼及び前記▲T− ij▼は常に
対を成して存在することを特徴とする特許請求の範囲第
1項記載の回路網。 - 【請求項7】前記▲T+ ij▼及び前記▲T− ij▼は互い
に素ではないことを特徴とする特許請求の範囲第1項記
載の回路網。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US851239 | 1986-04-14 | ||
US06/851,239 US4731747A (en) | 1986-04-14 | 1986-04-14 | Highly parallel computation network with normalized speed of response |
SG26194A SG26194G (en) | 1986-04-14 | 1994-02-21 | Parallel computation network |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62296283A JPS62296283A (ja) | 1987-12-23 |
JP2509615B2 true JP2509615B2 (ja) | 1996-06-26 |
Family
ID=26663901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62090001A Expired - Lifetime JP2509615B2 (ja) | 1986-04-14 | 1987-04-14 | 信号並行処理装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4731747A (ja) |
EP (1) | EP0242109B1 (ja) |
JP (1) | JP2509615B2 (ja) |
CA (1) | CA1258318A (ja) |
DE (1) | DE3787396T2 (ja) |
ES (1) | ES2042555T3 (ja) |
SG (1) | SG26194G (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8619452D0 (en) * | 1986-08-08 | 1986-12-17 | Dobson V G | Signal generating & processing |
US4858147A (en) * | 1987-06-15 | 1989-08-15 | Unisys Corporation | Special purpose neurocomputer system for solving optimization problems |
WO1989001228A1 (en) * | 1987-07-28 | 1989-02-09 | Maxdem Incorporated | Electrically settable resistance device |
US4903226A (en) * | 1987-08-27 | 1990-02-20 | Yannis Tsividis | Switched networks |
US4875183A (en) * | 1987-11-19 | 1989-10-17 | American Telephone And Telegraph Company, At&T Bell Laboratories | Neural networks |
US4866645A (en) * | 1987-12-23 | 1989-09-12 | North American Philips Corporation | Neural network with dynamic refresh capability |
US4849925A (en) * | 1988-01-15 | 1989-07-18 | The United States Of America As Represented By The Secretary Of The Navy | Maximum entropy deconvolver circuit based on neural net principles |
JP2595051B2 (ja) * | 1988-07-01 | 1997-03-26 | 株式会社日立製作所 | 半導体集積回路 |
DE58906476D1 (de) * | 1988-07-05 | 1994-02-03 | Siemens Ag | In integrierter Schaltungstechnik ausgeführtes digitales neuronales Netz. |
US4926064A (en) * | 1988-07-22 | 1990-05-15 | Syntonic Systems Inc. | Sleep refreshed memory for neural network |
US4943556A (en) * | 1988-09-30 | 1990-07-24 | The United States Of America As Represented By The Secretary Of The Navy | Superconducting neural network computer and sensor array |
US5093781A (en) * | 1988-10-07 | 1992-03-03 | Hughes Aircraft Company | Cellular network assignment processor using minimum/maximum convergence technique |
JP2760543B2 (ja) * | 1989-02-10 | 1998-06-04 | 株式会社東芝 | 多重帰還回路 |
US4988891A (en) * | 1989-05-09 | 1991-01-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor neural network including photosensitive coupling elements |
JPH02310666A (ja) * | 1989-05-25 | 1990-12-26 | Mitsubishi Electric Corp | 半導体神経回路装置 |
JPH04505678A (ja) * | 1989-06-02 | 1992-10-01 | イー・アイ・デュポン・ドゥ・ヌムール・アンド・カンパニー | 情報記憶マトリックスを特徴とした並列分散処理ネットワーク |
US5113367A (en) * | 1989-07-03 | 1992-05-12 | The United States Of America As Represented By The Secretary Of The Navy | Cross entropy deconvolver circuit adaptable to changing convolution functions |
EP0411341A3 (en) * | 1989-07-10 | 1992-05-13 | Yozan Inc. | Neural network |
US5028810A (en) * | 1989-07-13 | 1991-07-02 | Intel Corporation | Four quadrant synapse cell employing single column summing line |
JP2724374B2 (ja) * | 1989-10-11 | 1998-03-09 | 株式会社鷹山 | データ処理装置 |
US5130563A (en) * | 1989-11-30 | 1992-07-14 | Washington Research Foundation | Optoelectronic sensory neural network |
US5039871A (en) * | 1990-05-21 | 1991-08-13 | General Electric Company | Capacitive structures for weighted summation as used in neural nets |
US5039870A (en) * | 1990-05-21 | 1991-08-13 | General Electric Company | Weighted summation circuits having different-weight ranks of capacitive structures |
US5615305A (en) * | 1990-11-08 | 1997-03-25 | Hughes Missile Systems Company | Neural processor element |
US5261035A (en) * | 1991-05-31 | 1993-11-09 | Institute Of Advanced Study | Neural network architecture based on summation of phase-coherent alternating current signals |
US5276771A (en) * | 1991-12-27 | 1994-01-04 | R & D Associates | Rapidly converging projective neural network |
JPH05251789A (ja) * | 1992-03-06 | 1993-09-28 | Ezel Inc | ニューロデバイス |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3548172A (en) * | 1964-08-24 | 1970-12-15 | Bendix Corp | Adaptive control system for numerically controlled machine tool |
DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
DE2658222B1 (de) * | 1976-12-22 | 1978-01-26 | Siemens Ag | Geraet zur ultraschallabtastung |
DE2926514A1 (de) * | 1979-06-30 | 1981-01-15 | Ibm Deutschland | Elektrische speicheranordnung und verfahren zu ihrem betrieb |
US4547685A (en) * | 1983-10-21 | 1985-10-15 | Advanced Micro Devices, Inc. | Sense amplifier circuit for semiconductor memories |
US4730280A (en) * | 1984-11-20 | 1988-03-08 | Fujitsu Limited | Semiconductor memory device having sense amplifiers with different driving abilities |
US4660166A (en) * | 1985-01-22 | 1987-04-21 | Bell Telephone Laboratories, Incorporated | Electronic network for collective decision based on large number of connections between signals |
-
1986
- 1986-04-14 US US06/851,239 patent/US4731747A/en not_active Expired - Lifetime
-
1987
- 1987-04-07 EP EP87303018A patent/EP0242109B1/en not_active Expired - Lifetime
- 1987-04-07 ES ES87303018T patent/ES2042555T3/es not_active Expired - Lifetime
- 1987-04-07 DE DE87303018T patent/DE3787396T2/de not_active Expired - Fee Related
- 1987-04-13 CA CA000534541A patent/CA1258318A/en not_active Expired
- 1987-04-14 JP JP62090001A patent/JP2509615B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-21 SG SG26194A patent/SG26194G/en unknown
Also Published As
Publication number | Publication date |
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CA1258318A (en) | 1989-08-08 |
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DE3787396D1 (de) | 1993-10-21 |
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EP0242109B1 (en) | 1993-09-15 |
DE3787396T2 (de) | 1994-02-24 |
US4731747A (en) | 1988-03-15 |
EP0242109A2 (en) | 1987-10-21 |
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