JPS62296283A - 信号並行処理装置 - Google Patents

信号並行処理装置

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JPS62296283A
JPS62296283A JP62090001A JP9000187A JPS62296283A JP S62296283 A JPS62296283 A JP S62296283A JP 62090001 A JP62090001 A JP 62090001A JP 9000187 A JP9000187 A JP 9000187A JP S62296283 A JPS62296283 A JP S62296283A
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amplifier
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conductance
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network
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    • G—PHYSICS
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    • G06N3/00—Computing arrangements based on biological models
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    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は信号の並行処理を行なう装置に関する。
（従来技術とその問題点） 近時、一群の複雑な問題点をアナログ方式で解く高度に
並行的な計算回路が開発された。それらの回路は、Ｓ字
形伝達関数を有する複数の増幅器と、各増幅器の出力を
他の増幅器の入力に接続する抵抗性フィードバック回路
網とを備えている。
各増幅器の入力は、接地されたコンデンサと接地された
コンダクタンスとをも含んでいるが、寄生キャパシタン
スとコンダクタンスとの外にコンデンサと導体とを含ん
でいてもよいし含んでいなくてもい。入力電流が各増幅
器の入力に供給され、出力が増幅器の出力電圧の集合か
ら得られる。
この回路の概略図が第１図であり、正及び負の出力Ｖ、
、Ｖｚ　、’Ｖ３　、Ｖ４．ＶＮをそれぞれ持った増幅
器１０．１１，１２．１３．１４を示す。
これらの出力は相互接続ブロック２０に接続されており
、その出力ライン４１〜４５はそれぞれ増幅器１０〜１
４の入力に接続されている。相互接続ブロック２０の中
で、各出力電圧Ｖ、はコンダクタンス（例えば抵抗器）
を通してブロック２０の各出力ラインに接続されている
。便宜上、コンダクタンスは、そのコンダクタンスによ
り特定の電圧ラインに接続された特定の出力ライン（す
なわち、ソース）によって識別することができる。
例えば、ＴＺ＋は、非反転出力■２を第１増幅器の入力
ライン（４１）に接続するコンダクタンスを示す。
各増幅器の人力には、抵抗器及びコンデンサの並列回路
と（この抵抗器及びコンデンサの第２リード線は接地さ
れている）、（外部ソースから）電流を各入力に注入す
る手段とが更に接続されている。
キルヒホッフの電流に関する法則を第１図の各が得られ
る。ここで、 Ｃ１は増幅器ｉの入力とグランドとの間のキャパシタン
スであり、 等しく、 ここでρえは増幅器ｉの入力とグランドとの間の抵抗で
あり、 Ｕ、は増幅器ｉの入力における電圧であり、Ｔ工、は増
幅器ｊの非反転出力と増幅器ｉの入力との間のコンダク
タンスであり、 ＋ Ｔ　ｉ　ｊは増幅器ｊの反転出力と増幅Ｐ、ｉの入力と
の間のコンダクタンスであり、 ■、は方程式Ｖ、＝ｇｊ　（Ｕｊ）でＵ、に関係づけら
れた増幅器ｊの出力電圧であり、 １、は外部ソースから増幅器ｉの入力に注入されている
電流である。
Ｔ、ｊ項をもって（１１式を満たす回路は安定であると
いうこうとが知られている。また、そのような回路は加
えられた刺激に応答して、短い遷移時間ｄｔ この既知の安定性に留意して、第１図の回路に関連する
とともに、同回路の入力信号、同回路の出力信号及び／
又は同回路の内部パラメータに関係する他の関数の挙動
を調べることができる。
実際に、下記（２）の形の関数を調べた。
ここでｇ　４　（Ｖ）は、増幅器の利得に関連しており
、す、ｇ　ｒ　（Ｖ）の積分は、増幅器ｉの利得が無限
大に近づくに従ってＯに近づく。また、関数Ｅの時間微
分は負であり、電圧■、の時間微分が０に達するときに
Ｏに達する。方程式（１）はｄｖ、／ｄｔが全てのｉに
ってＯに近づく事を保証しているので、方程式（２）の
関数Ｅは確実に安定状態に達する。この関数Ｅが発見さ
れたので、問題を解く応用分野、結合記憶応用分野及び
分解問題に第１図の回路が使われるようになった。
第１図の回路は、最小化するべき関数が方程式（２）と
の対応を可能にする問題の幾つかのパラメータにってい
の高々２次の項を持つように構成することのできる問題
を解くことができる。けれども、他の問題では、２次よ
り高次の項を含む方程式を最小化する必要があることも
ある。それらの問題の関数である色々な値をとるコンダ
クタンスである。しかし、その色々な値は、各増幅器が
色々な時定数を持っているので、回路を色々な刺激に応
答させ色々に動作させる。
（発明の摘要） 高度に並行的な計算回路に使われる増幅器の時定数を均
等化することによって優れた性能を達成することができ
る。成る技術はフィードバック構造を採用し、各増幅器
ｉの入力とグランドとの間の抵抗と、各増幅器の入力と
グランドとの間のコンデンサとを、むしろ各増幅器の入
力とその出力との間に並列に接続している。第２の技術
は平衡インピーダンス構造を採用し、等しい値のＴ　ｉ
　ｊ及びＴ　ｉ　ｊとコンダクタンスを用いて、例えば
、非ゼロＴｈｅｖｅｎｉｎ　　コンダクタンスでゼロ電
流を達成する。
（詳細な説明） 第１図の回路は各増幅器の入力とグランドとの間にコン
デンサと抵抗とを持っている。このコンデンサは回路の
時定数、すなわち速度、を制御する素子であり、そして
、普通の回路に関してはそのコンデンサをできる限り小
さくすることが設計者の義務である。しかし、第１図の
回路は、事実上数個の増幅器の直列回路を通して帰還回
路を形成することを可能とする。回路中にキャパシタン
スが全く存在しなければ、殆んど確実に不安定性が生じ
る。回路中にキャパシタンスが存在しても、Ｔｉｊコン
デンサの選択によって安定性を維持する場合を除いて、
不安定状態が生じることがある。
コンデンサの存在には別の面がある。第１図の特定のコ
ンデンサへの帰還回路を組み合わせて単一の等価電圧及
び等価抵抗Ｒ０として表わせば、周波数領域中に極が存
在するということが容易に分る。その極はコンデンサ及
びその並列抵抗器の分圧作用に由来するものであり、各
増幅器について７　（１＋　５ＣＲｅ）に関する利得方
程式を産み出す。
この事から、極の位置は帰還抵抗器の関数であるという
事が分り、従って、第１図の回路の別々の増幅器が別々
の極位置を持っていると予想することができる。そして
、別々の増幅器から別々の応答速度を予想するべきであ
る。その意味するところは、第１図の回路は方程式（２
）のエネルギー関数を最小化するが、最も遅い増幅器が
回路全体の応答時間を決定するので、その最小値に達す
るには最善の場合よりも時間がかかる。
私の発明の一つの面に従って、極の位置が一様でないと
いし問題は第２図の回路で未然に防止される。この回路
では、各コンデンサ（及びその並列抵抗器）は、それに
関連する増幅器の出力とその負入力との間に接続される
。その結果利得Ｒ／Ｒ，（１＋　ｓ　ＣＲ）を伴なう事
実上のグランド動作であり、ここでＲはそのコンデンサ
と並列に接続された抵抗である。その結果、コンデンサ
とその並列抵抗器とのみに関連する固定した極が生じる
。
これに対して、全ての増幅器に対して応答時間が等しく
なり、与えられたキャパシタンス値について回路の繕静
時間が最短となる。
私の発明の他の面に従うと、極の位置が一様でないとい
う問題第３図の回路で防止される。この回路では、入力
コンデンサ３１いち入力抵抗器３２とが増幅器１０の入
力とグランドとの間に接増幅器ｉの出力から得ており、
そして増幅器の出力インピーダンスは無視し得ると仮定
している。
従来技術によってＴ　ｉ　ｊ値をを計算すると、大きさ
の異なる正又は負のＴム、項が生じる。増幅器の入力端
子は本質的にゼロ電位であるから、負のＴ　ｉ　ｊは単
に電流が増幅器の入力端子から流出することを意味する
。正のいＴ　ｉ　ｊは、電流が増幅器の入力端子に流入
することを意味する。従来技術においては、計算された
Ｔ　ｉ　ｊが負であるときは、第１図の神経回路網は　
Ｔ　ｉ　ｊ素子をマトリックスに編入する。これに対し
て、計算されたＴ　ｉ　ｊが正であれ↓ 素であることが分る。すなわち、一時に一方のみが現わ
れるのである。
私の発明によれば、計算されたＴ　ｉ　ｊに必要とさリ
ックスに含まれる。コンダクタンスの対Ｔ、、私の発明
の原理に従い、一定であるように設定される。その実効
コンダクタンスが一定、例えばＫであるから、各増幅器
の入力端子に存在する全実効コンダクタンスも一定であ
り、その結果、増幅器の応答速度が均一となる。一方、
各増幅器の入力端子に実際に流入する電流は、計算され
たＴ８、で特定されるように、それぞれ異なっているは
ずしく選ぶことによって、得ることができる。
この発明が属する技術分野の専門家は本発明の範囲内で
多くの実施例や用途を見出すであろう。
例えば、増幅器の端子に流入する多数の電流が必要とさ
れるとともに、（ＫとＯとの間の値ではな＝にのコンダ
クタンスを作り、残りの半数の増幅器にゼロ・コンダク
タンスを作るのが有用である。畝上に鑑みて、本発明の
開示内容は純粋に例示的であって、如何なる意味におい
て限定的に解釈されてはならない。
【図面の簡単な説明】
第１図は従来技術の高度に相互接続されたアナログ回路
網を示す図、 第２図は私達の事実上のグランド方式に従って構成した
回路網を示す図、 第３図は私達の平衡コンダクタンス方式に従って構成し
た回路網を示す図である。 、″のｉ′■ １０−・増幅器、　　　　　　３１−・・コンデンサ、
３２−・・抵抗器。 ＦＩＧ、　２ ＦＩｏ、　３ 手続補正書 昭和６２年　５月２１日

Claims (1)

  1. 【特許請求の範囲】 １、電圧Ｕ＿ｉが入力される入力端子を各々有し、非反
    転出力Ｖ＿ｉと反転出力−Ｖ＿ｉとを各々発生させ、そ
    の両出力がＳ字形関数ｇ＿ｉによって前記入力に関連し
    ている複数の増幅器Ａ＿ｉ（１０）と、 入力電流Ｉ＿ｉと（１０１）を前記増幅器Ａ＿ｉの各々
    の前記入力に供給する手段と、 前記の正出力及び負出力を前記入力に接続するコンダク
    タンス回路網とを備えた回路網であって、 前記コンダクタンス回路網は、エネルギー関数 ▲数式、化学式、表等があります▼ を最小化するための決定演算の性質に応じて選ばれたコ
    ンダクタンス値を持っており、ここでＶ＿ｉ及びＶ＿ｊ
    はそれぞれ前記増幅器Ａ＿ｉ及びＡ＿ｊの出力電圧であ
    り、Ｔ＿ｉ＿ｊは、利得関数ｇ（Ｕ＿ｉ）を持つ増幅器
    Ａ＿ｉの増幅された入力電圧を増幅器Ａ＿ｊの入力端子
    に関連させるコンダクタスであり、Ｒ＿ｉは前記増幅器
    Ａ＿ｉの前記入力における等価抵抗であり、ｇ＿ｉ＾−
    ＾１はｇ＿ｉの逆関数であり、前記増幅器の応答の速度
    を等しくする手段を備えたことを特徴とする回路網。 ２、前記の等しくする手段は、前記増幅器の各々と関連
    し且つ前記増幅器の各々の入力と負出力との間に接続さ
    れた補回路網（第２図）から成ることを特徴とすること
    を特徴とする特許請求の範囲第１項記載の回路網。 ３、前記補回路網は抵抗器（３２）とコンデンサ（３１
    ）との並列回路から成ることを特徴とする特許請求の範
    囲第２項記載の回路網。 ４、前記の等しくする手段は、（Ｔ＿ｉ＿ｊ＋Ｔ＿ｉ＿
    ｊ）が定数で（Ｔ＾＋＿ｉ＿ｊ−Ｔ＾−＿ｉ＿ｊ）が前
    記コンダクタンスＴ＿ｉ＿ｊに等しいように各コンダク
    タンスＴ＿ｉ＿ｊと共にＴ＿ｉ＿ｊを用いることを包含
    しており、ここでＴ＾＋＿ｉ＿ｊは増幅器Ａ＿ｉの出力
    Ｖ＿ｉと増幅器Ａ＿ｊの入力との間に接続されたコンダ
    クタンスであり、Ｔ＿ｉ＿ｊは増幅器Ａ＿ｉの出力Ｖ＿
    ｉと増幅器Ａ＿ｊの入力との間に接続されたコンダクタ
    ンスであることを特徴とする特許請求の範囲第１項記載
    の回路網。 ５、前記の等しくするための手段は、その和が予め選択
    された値に本質的に等しいコンダクタンスを前記コンダ
    クタンス回路網に用いることを包含るすることを特徴と
    する特許請求の範囲第１項記載の回路網。 ６、前記Ｔ＿ｉ＿ｊ及び前記Ｔ＿ｉ＿ｊは常に対を成し
    て存在することを特徴とする特許請求の範囲第１項記載
    の回路網。 ７、前記Ｔ＿ｉ＿ｊ及びＴ＿ｉ＿ｊは互いに素ではない
    ことを特徴とする特許請求の範囲第１項記載の回路網。
JP62090001A 1986-04-14 1987-04-14 信号並行処理装置 Expired - Lifetime JP2509615B2 (ja)

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8619452D0 (en) * 1986-08-08 1986-12-17 Dobson V G Signal generating & processing
US4858147A (en) * 1987-06-15 1989-08-15 Unisys Corporation Special purpose neurocomputer system for solving optimization problems
WO1989001228A1 (en) * 1987-07-28 1989-02-09 Maxdem Incorporated Electrically settable resistance device
US4903226A (en) * 1987-08-27 1990-02-20 Yannis Tsividis Switched networks
US4875183A (en) * 1987-11-19 1989-10-17 American Telephone And Telegraph Company, At&T Bell Laboratories Neural networks
US4866645A (en) * 1987-12-23 1989-09-12 North American Philips Corporation Neural network with dynamic refresh capability
US4849925A (en) * 1988-01-15 1989-07-18 The United States Of America As Represented By The Secretary Of The Navy Maximum entropy deconvolver circuit based on neural net principles
JP2595051B2 (ja) * 1988-07-01 1997-03-26 株式会社日立製作所 半導体集積回路
DE58906476D1 (de) * 1988-07-05 1994-02-03 Siemens Ag In integrierter Schaltungstechnik ausgeführtes digitales neuronales Netz.
US4926064A (en) * 1988-07-22 1990-05-15 Syntonic Systems Inc. Sleep refreshed memory for neural network
US4943556A (en) * 1988-09-30 1990-07-24 The United States Of America As Represented By The Secretary Of The Navy Superconducting neural network computer and sensor array
US5093781A (en) * 1988-10-07 1992-03-03 Hughes Aircraft Company Cellular network assignment processor using minimum/maximum convergence technique
JP2760543B2 (ja) * 1989-02-10 1998-06-04 株式会社東芝 多重帰還回路
US4988891A (en) * 1989-05-09 1991-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor neural network including photosensitive coupling elements
JPH02310666A (ja) * 1989-05-25 1990-12-26 Mitsubishi Electric Corp 半導体神経回路装置
WO1990015390A1 (en) * 1989-06-02 1990-12-13 E.I. Du Pont De Nemours And Company Parallel distributed processing network characterized by an information storage matrix
US5113367A (en) * 1989-07-03 1992-05-12 The United States Of America As Represented By The Secretary Of The Navy Cross entropy deconvolver circuit adaptable to changing convolution functions
EP0411341A3 (en) * 1989-07-10 1992-05-13 Yozan Inc. Neural network
US5028810A (en) * 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JP2724374B2 (ja) * 1989-10-11 1998-03-09 株式会社鷹山 データ処理装置
US5130563A (en) * 1989-11-30 1992-07-14 Washington Research Foundation Optoelectronic sensory neural network
US5039870A (en) * 1990-05-21 1991-08-13 General Electric Company Weighted summation circuits having different-weight ranks of capacitive structures
US5039871A (en) * 1990-05-21 1991-08-13 General Electric Company Capacitive structures for weighted summation as used in neural nets
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US5261035A (en) * 1991-05-31 1993-11-09 Institute Of Advanced Study Neural network architecture based on summation of phase-coherent alternating current signals
US5276771A (en) * 1991-12-27 1994-01-04 R & D Associates Rapidly converging projective neural network
JPH05251789A (ja) * 1992-03-06 1993-09-28 Ezel Inc ニューロデバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3548172A (en) * 1964-08-24 1970-12-15 Bendix Corp Adaptive control system for numerically controlled machine tool
DE2647394C2 (de) * 1976-10-20 1978-11-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen MOS-Halbleiterspeicherbaustein
DE2658222B1 (de) * 1976-12-22 1978-01-26 Siemens Ag Geraet zur ultraschallabtastung
DE2926514A1 (de) * 1979-06-30 1981-01-15 Ibm Deutschland Elektrische speicheranordnung und verfahren zu ihrem betrieb
US4547685A (en) * 1983-10-21 1985-10-15 Advanced Micro Devices, Inc. Sense amplifier circuit for semiconductor memories
KR900005667B1 (ko) * 1984-11-20 1990-08-03 후지쓰 가부시끼가이샤 반도체 기억장치
US4660166A (en) * 1985-01-22 1987-04-21 Bell Telephone Laboratories, Incorporated Electronic network for collective decision based on large number of connections between signals

Also Published As

Publication number Publication date
US4731747A (en) 1988-03-15
ES2042555T3 (es) 1993-12-16
SG26194G (en) 1995-03-17
JP2509615B2 (ja) 1996-06-26
CA1258318A (en) 1989-08-08
DE3787396T2 (de) 1994-02-24
EP0242109A3 (en) 1989-01-11
DE3787396D1 (de) 1993-10-21
EP0242109A2 (en) 1987-10-21
EP0242109B1 (en) 1993-09-15

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