JP2508508Y2

JP2508508Y2 - シェ―ディング補正用デ―タ変換装置

Info

Publication number: JP2508508Y2
Application number: JP1989001252U
Authority: JP
Inventors: 洋実北; 雅晴古川
Original assignee: 鈴鹿富士ゼロックス株式会社
Priority date: 1989-01-10
Filing date: 1989-01-10
Publication date: 1996-08-28
Anticipated expiration: 2004-01-10
Also published as: JPH0292267U

Description

【考案の詳細な説明】 A.考案の目的（１）産業上の利用分野本考案はイメージスキャナで読み取った原稿読取デー
タをシェーディング補正する際に使用される暗補正デー
タと明補正データをAD変換するためのシェーディング補
正用データ変換装置に関する。

（２）従来の技術一般にイメージスキャナは、照明用光源によって照明
された原稿からの反射光を複数の一列に配設された受光
素子を備えたイメージセンサによって検出し、検出した
受光量の多少によって原稿の画像の濃度を読み取ってい
る。ところが、各受光素子およびそれらに前記反射光を
導く撮像光学系等の画像入力装置の特性にバラツキがあ
るため、原稿上の同一濃度の画素からの反射光を受光し
ても受光素子によって受光量の検出値に差が生じる。ま
た、前記照明用光源は普通細長い形状を有して前記一列
に配列された受光素子と平行に配設されているので、光
源の中央部で照明された画素と両端部で照明された画素
とでは照明光量に差が生じ、それらの画素の濃度が同一
でもそれらの画素からの反射光量に差が生じる。さら
に、前記照明用光源は一般に点灯してから時間が経つに
従って温度が上昇しそれに伴い明るさが増してくるの
で、原稿を照明する照明光量は時間とともに変化し、原
稿上の同一濃度の画素からの反射光量は照明用光源を点
灯してから時間が経つにつれて多くなる傾向がある。

前述のように原稿上の画素を照明する照明光量または
複数の各受光素子および前記撮像光学系等の画像入力装
置の特性に起因して原稿上の画素の実際の濃度と検出し
た濃度信号（原稿読取信号）との間には歪みが生じてい
る。この歪みを補正するために従来からシェーディング
補正が行われている。

前記シェーディング補正は、前記歪みを補正するため
のデータ（暗および明補正データ）を各受光素子毎に記
憶しておいて、各受光素子の検出信号を前記補正用デー
タで補正することにより行う。すなわち、シェーディン
グ補正は、原稿を読み取るのに先立って各受光素子につ
いて暗補正データおよび明補正データを求めてこれを記
憶素子に記憶しておく。そして、原稿読取データをシェ
ーディング補正する際には、前記暗補正データおよび明
補正データを読出してこれらの各データおよび前記原稿
読取データを同時または略同時にシェーディング補正演
算回路に入力する。

上述のシェーディング補正に用いられる暗補正データ
と明補正データを得るには、イメージセンサから出力さ
れるアナログ信号である暗出力信号と明出力信号をADコ
ンバータにおいてデジタル信号に変換することによって
行われていた。

（３）考案が解決しようとする課題ところが、従来の装置においては前記変換を行う際に
ADコンバータに印加される基準電位が明出力信号の最大
値よりやや大きな値に固定されているため、この基準電
位で明出力信号の数分の一のレベルしかない暗出力信号
のAD変換を行おうとすると、分解能が大幅に低下して正
確な変換が不可能になるという問題点を有していた。

本考案は前述の事情に鑑み、明データと暗データのAD
変換を共に高精度で行わせることを課題とする。

B.考案の構成（１）課題を解決するための手段前記課題を解決するために、本考案のシェーディング
補正用データ変換装置は、多数の受光素子によってそれ
ぞれ検出された暗出力信号（gdi′）および明出力信号
（gli′）をそれぞれ第２基準電位（VA）が前記暗出力
信号（gdi′）の最少値の絶対値より小さい絶対値を有
する所定値に設定されるとともに第１基準電位（VB）が
第１基準電位発生手段（11,13;14）から供給されるADコ
ンバータ（３）によりAD変換してシェーディング補正用
の暗補正データ（di）および明補正データ（li）を得る
シェーディング補正用データ変換装置において、前記第１基準電位発生手段（11,13;14）は、前記暗出
力信号（gdi′）を暗補正データ（di）に変換する際に
は暗補正データ書込用の第１基準電位（VB2）を出力す
るとともに明出力信号（gli′）を明補正データ（li）
に変換する際には明補正データ書込用の第１基準電位
（VB1）を出力するように構成され、さらに|VB1|＞|VB2
|に設定されたことを特徴とする。

（２）作用前述の構成を備えた本考案のシェーディング補正用デ
ータ変換装置は、暗出力信号（gdi′）を暗補正データ
（di）に変換する際のADコンバータ（３）の第１基準電
位VBは暗出力信号（gdi′）のレベルに対応した低電位
（VB2）とし、明出力信号（gli′）を明補正データ（l
i）に変換する際のADコンバータ（３）の第１基準電位
（VB）は明出力信号のレベルに対応した高電位（VB1）
とすることができる。

したがって、ADコンバータ（３）は簡単な構成でその
全レンジを有効に使用することができ、暗補正データと
明補正データを得るためのAD変換が高精度で行われる。

前記|VB2|/|VB1|＝αとすれば、明補正データ（li）
に対する暗補正データ（di）の増幅率は、1/α倍となっ
ている。ところが、実際の原稿読取り時にシェーディン
グ補正を行う際には、暗補正データ（di）および明補正
データ（li）は、同一の増幅率の値を使用する必要が有
る。前記暗補正データ（di）をα倍した値（αdi）は、
前記明補正データ（li）と同一増幅率の値となる。そこ
で本考案の場合、実際の原稿読み取り時にシェーディン
グ補正を行う際には、前記ADコンバータ（３）の第１基
準電位（VB）として明補正データ書込用の第１基準電位
（VB1）を使用し、さらに前記値（li）および（αdi）
のアナログ値またはデジタル値を用いることにより同一
増幅率の暗補正データおよび明補正データを使用して高
精度のシェーディング補正を簡単に行うことが可能とな
る。

したがって、本考案のシェーディング補正用データ変
換装置を使用することにより、暗および明補正データを
用いた極めて精度の高いシェーディング補正を簡単に行
うことが可能となる。

（３）実施例以下、図面にもとずいて本考案のシェーディング補正
用データ変換装置の一実施例について説明する。

第1A図において、シリアル型イメージスキャナI_mは、
主走査方向Ｘに沿設されたプラテンＰの表面に沿って配
置された原稿Ａを読取走査するためにキャリッジＢを主
走査方向Ｘに沿って往復駆動するキャリッジ駆動装置D₁
を備えており、また、前記キャリッジＢが原稿Ａの一走
査ラインに沿って移動走査される度に原稿Ａを副走査方
向Ｙに所定ピッチで紙送りする用紙駆動装置D₂を備えい
ている。前記キャリッジ駆動装置D₁および用紙駆動装置
D₂は従来公知の駆動制御装置（図示せず）によって制御
されるように構成されている。

前記原稿Ａの読取走査される部分の面と略同一平面上
には表面が一様な白色の補正板Ｆが配置されている。

前記キャリッジＢには、前記原稿Ａまたは補正板Ｆを
照明するための照明用光源Ｌと、この照明用光源Ｌによ
り照明された前記原稿Ａまたは補正板Ｆからの反射光を
所定方向に導く撮像光学系Ｋと、この撮像光学系Ｋによ
って導かれた前記補正板Ｆおよび原稿Ａからの反射光を
検出するイメージセンサＧとが支持されている。

前記イメージセンサＧは、前記撮像光学系Ｋによって
導かれた前記補正板Ｆおよび原稿Ａからの反射光を受光
する多数の受光素子（図示せず）を備えており、それら
の受光素子によって前記照明用光源Ｌの消灯時または点
灯時の補正板反射光量k_diまたはk_liおよび原稿反射光量
k_aiを検出している。

そして、前記イメージセンサＧおよびバッファアンプ
１は、前記照明用光源Ｌ消灯時の前記補正板反射光量k
_diを光電変換した暗出力g_di、照明用光源Ｌ点灯時の前
記補正板反射光量k_liを光電変換した明出力g_liまたは照
明用光源Ｌ点灯時の前記原稿反射光量k_aiを光電変換し
た原稿読取出力g_aiを出力している。

第2A図は、前記イメージセンサＧの各受光素子s,s,…
を横軸にとり、各受光素子s,s,…で検出した前記出力信
号g_di，g_li，g_aiを縦軸にとった図である。

一般に、イメージセンサＧの受光素子はマイナスの電
源（たとえば−５ボルトの電源）に接続されているた
め、第2A図における前記明出力g_liおよび原稿反射光量g
_aiはマイナスの値の信号として検出されている。そし
て、前記暗出力g_diも極めて小さいマイナス出力または
ゼロ出力となるはずであるが、前記イメージセンサＧを
構成する受光素子駆動用ICの回路にプラスの電源（たと
えば＋５ボルトの電源）が使用されているため、現実に
は前記暗出力g_diは小さなプラス信号となることが多
い。

すなわち、第2A図で示すように、各受光素子s,s,…の
暗出力g_di、明出力g_liおよび原稿読取出力g_aiは、実線
を示した０ボルトを基準にして暗出力g_diはプラス側、
明出力g_liおよび原稿読取出力g_aiはマイナス側の出力と
なる場合がある。

それらの出力信号g_di，g_liまたはg_aiは第1A図に示す
ように抵抗R₁を通してオペアンプ２の反転入力端子に入
力されている。オペアンプ２の反転入力端子はフィード
バック抵抗R_fを介してその出力端子に接続されるととも
にバイアス抵抗R₂を介してバイアス電源Ｅに接続されて
いる。前記オペアンプ２、抵抗R₁，R_fから増幅率−ｍの
演算回路Ｃが構成されている。

ところで、前記オペアンプ２の出力信号g_di′，g_li′
またはg_ai′はAD変換（アナログーデジタル変換）する
ため、ADコンバータ（アナログーデジタルコンバータ）
３に全て同符号（全てプラスかまたは全てマイナス）の
信号として入力する必要がある。

そこで、前記バイアス抵抗R₂およびバイアス電源Ｅに
よって、前記各出力g_di，g_liおよびg_aiに実質的に−Δ
ｇを加えた信号（すなわち第2A図において二点鎖線で示
した（０）ボルトを基準にして前記各出力g_di，g_liおよ
びg_aiの値をマイナスにした信号）をオペアンプ２に入
力するようにしている。また、オペアンプ２の反転入力
端子には後述のDAコンバータ（デジタル−アナログコン
バータ）12の出力信号（後述の暗補正データ書込時は０
ボルト、明補正データ書込時および原稿読取時は−g_di
＋Δｇに比例する信号）が抵抗R₃を介して入力されてい
る。

前記演算回路Ｃの増幅率を−ｍとすると、その出力信
号g_di′，g_li′またはg_ai′は、後で詳述するが第2B図
に示すようになる。

前記オペアンプ２の出力信号g_di′，g_li′または
g_ai′が入力されるアナログーデジタルコンバータ３
（以下、「ADC3」という）は、第３図に例示する構成を
備えている。

第３図において、第１基準電位（すなわち、上側基準
電位）V_Bまたは明出力信号g_li′は後述のDACL（明補正
用デジタル−アナログコンバータ）11（第1A図参照）か
ら出力されており、上側基準電位V_Bの値としては、ADC3
に入力される明出力信号g_li′の最高値よりも高い値で
あるV_B1と、暗出力信号g_di′の最高値よりも高い値であ
るV_B2の２種類が設定されている。

前記上側基準電位V_Bおよび第２基準電位（すなわち、
下側基準電位）V_A（＝０）間の電圧（V_B−V_A＝V_B）が抵
抗R₀〜R₆₄によって分圧され、その分圧によって得られ
た電位は比較器CP₀〜CP₆₃の一方の端子に入力され、比
較器CP₀〜CP₆₃の他方の端子には前記オペアンプ２の出
力信号g_di′，g_li′またはg_ai′が入力される。

前記各比較器CP₀〜CP₆₃の出力信号により前記オペア
ンプ２の出力信号g_di′，g_li′またはg_ai′が前記電位V
_B〜V_A間のどのレベルに在るかが検出される。そのレベ
ル信号はエンコーダ3aによって６ビットのデジタル信号
d_i，l_iまたはa_iに変換され、ラッチ3bによってラッチさ
れる。前記デジタル信号d_i，l_iおよびa_iはそれぞれ、暗
補正データd_i、明補正データl_iおよび原稿読取データa_i
である。

第1A図に示すように、前記ラッチ3bの出力信号すなわ
ちADC3の出力信号d_i，l_iまたはa_iは図示しない記憶装置
またはプリンタ等の外部機器との接続端子およびデータ
バッファ４に伝送される。

第1A図に示すクロック発生回路５は、前記ADC3、デー
タバッファ４およびタイミング発生回路６にクロック信
号を送信しており、また、クロック発生回路５のクロッ
ク信号はタイミング発生回路６のタイミング信号ととも
にアンド回路を介してアドレス生成回路７に入力されて
いる。

アドレス生成回路７は入力されたクロック信号をカウ
ントしてカウントアップする毎に新たなアドレス信号を
発生する回路であり、高速で変化するアドレス信号を発
生する。このアドレス生成回路７で発生したアドレス信
号は、その出力端子に接続されたRAM（ランダムアクセ
スメモリ）８の下位ビットの複数のアドレス端子LSB〜M
SB−１に入力されている。また、RAM8の最上位ビットの
アドレス端子MSBには、前記アドレス端子LSB〜MSB−１
に１個のアドレス信号が入力されている時間の前半部分
と後半部分とで異なるレベルの信号（ハイレベル信号す
なわち明データ指定レベル信号とローレベル信号すなわ
ち暗データ指定レベル信号と）がタイミング発生回路６
から入力されるように構成されている。

また、前記タイミング発生回路６の他の出力信号は前
記RAM8の▲▼端子および▲▼端子に入力される
とともに、明データラッチ９および暗データラッチ10に
入力されている。そして、前記暗補正データd_iおよび明
補正データl_iは前記タイミング発生回路６およびアドレ
ス生成回路７の信号によって所定のタイミングでRAM8に
記憶され、また、RAM8から読出されて前記明データラッ
チ９および暗データラッチ10にラッチされる。

前記明データラッチ９の出力信号はビット操作切換部
13を介して明（Light）補正データ変換器（以下「DAC
L」という）11に入力され、ここでDA変換（デジタル−
アナログ変換）されてADC3に基準電位として入力され
る。そして、このビット操作切換部13と前記タイミング
発生回路６およびCLK発生回路５には、図示しないマイ
コンから出力されるモード切換信号DCMP、LCMPが入力さ
れている。

第1B図に示すように、前記ビット操作切換部13におい
て、明データラッチ９とDACL11とを接続する６ビットの
信号線L₁〜L₆には電源V_ccと抵抗r₁〜r₆を介して信号
“1"が印加されている。上記２ビットの信号線L₁，L₂は
トランジスタTr₁，Tr₂を介して接地されており、このト
ランジスタTr₁，Tr₂のベースには前記モード選択信号DC
MPが抵抗r₇，r₈を介して供給されている。したがって、
前記トランジスタTr₁，Tr₂が導通状態にあるとき、上記
２ビットの信号線L₁，L₂に電源V_ccおよび明データラッ
チ９から入力される信号“1"は抵抗r₁，r₂、およびr₉，
r₁₀を介して接地部に流れ、DACL11の上位２ビットの入
力端子には信号“0"のみが入力されることになる。

なお、第1B図に示すように前記DACL11の入力端子は合
計８個設けられており、下位２ビットの端子は信号線
L₇，L₈を介して接地されている。したがって、DACL11へ
の入力信号は、下位２ビットの端子に常に０が入力され
ているため、“00000000"（10進法で０）と“00000100"
（10進法で４）〜“11111100"（10進法で252）である。
そして、明データラッチ９から信号線L₁〜L₆に“1"が出
力されているときトランジスタTr₁，Tr₂がオンであれば
DACL11への入力信号は“11111100"（252）であり、トラ
ンジスタTr₁，Tr₂がオフであれば、“00111100"（60）
である。前記DACL11とビット操作切換部13とから第１基
準電位（すなわち、上側基準電位）発生手段が構成され
ている。

また、前記暗データラッチ10の出力信号はこの出力信
号をDA変換する暗（Dark）補正データ用DA変換器（以下
「DACD」という）12および電圧電流変換用の抵抗R₃を介
して前記オペアンプ２の反転入力端子に入力されてい
る。そして、前記DACD12は、前記DACL11と同様に構成さ
れており、８本の入力端子のうちの下位２ビットの入力
端子は接地されている。そして、このDACD12の基準電位
は前記DACL11の基準電位60/252（なお、本実施例の説明
中、60/252の値をαとする）に設定されている。すなわ
ち、DACD12はその入力端子にDACL11と同一のデジタル信
号が入力されても、その出力信号（アナログ信号）は60
/252（すなわち、α倍）の大きさとなるように設定され
ている。

次に、第４〜６図により、前述の第1A,1B図に示した
装置の作用を説明する。

第４図は暗補正データd_i書込時（記憶時）のタイミン
グチャートである。

この暗補正データの書込時にはモード選択信号DCMPが
ハイレベルとなってトランジスタTr₁，Tr₂が共に導通状
態となり、上記２ビットの信号線L₁，L₂に印加される信
号はいずれも“0"となる。したがって、DACL11には信号
“00111100"（60）が入力され、前記高い上側基準電位V
_B1の約４分の１の低い上側基準電位V_B2がADC3に入力さ
れている。

第４図において、イメージセンサスタートパルスが入
力された後でイメージセンサクロック信号が入力される
度に前記イメージセンサＧの各受光素子s,s,…から検出
信号（暗出力）g_diが出力される。

前記イメージセンサＧの出力信号（暗出力）g_diは前
記バイアス電圧（−Δｇ）および前記DACD12からの出力
信号（暗補正データ書込時は０ボルト）とともにADC3の
反転入力端子に入力される。この場合の前記演算回路Ｃ
への実質的な入力信号は（g_di−Δｇ＋０）である。こ
のとき増幅率−ｍの演算回路Ｃの出力信号g_di′は−ｍ
（g_di−Δｇ＋０）となる。

前記演算回路Ｃの出力信号g_di′は前記ADC3に入力さ
れる。このADC3の前記下側基準電圧V_Aは常に０ボルトと
されており、前記上側基準電位V_Bはこの暗補正データ書
込時における出力信号g_di′の最大値よりも高いV_B2（前
記DACL11に“00111100"（60）が入力されている時のDAC
L11の出力）に保持されている。前記出力信号g_di′は、
ADC3でAD変換されてデジタル値d_iとなり、このデジタル
値d_iはADCクロックによって前記ラッチ3bにラッチさ
れ、そのラッチされた値d_iが暗補正データとしてADC3か
ら出力される。

また、前記イメージセンサスタートパルスの入力と同
時に前記アドレス生成回路７は、クロック発生回路５お
よびタイミング発生回路６の出力によって生成したアド
レス信号R_iを前記RAM8の複数のアドレス端子LSB〜MSB−
１に出力する。このとき、アドレス端子MSBにはローレ
ベルの信号（暗データ指定レベル信号）が入力されてい
る。

また、このとき前記データバッファ４は入力信号（前
記暗補正データd_i）を通過させている。

この状態でライトイネーブル端子▲▼に書込クロ
ックが入力されると、アドレス端子MSBに入力されるロ
ーレベル（暗データ指定レベル）の信号および他の複数
のアドレス端子LSB〜MSB−１に入力されるアドレス信号
R_i+1によって指定されるラムアドレスに暗補正データd_i
が記憶される。すなわち、前記暗データ指定レベル信号
と前記アドレス信号R₂，R₃，…によって指定されるラム
アドレスに暗補正データd₁，d₂，…が記憶される。

第５図は明補正データl_i書込時（記憶時）のタイミン
グチャートである。

この明補正データ書込時には、前記モード選択信号DC
MPはローレベルとなり、第1B図のビット操作切換部13に
ベース電流は供給されずトランジスタTr₁，Tr₂は共に非
導通状態にある。これにより６ビットの信号線L₁〜L₆に
はいずれも電源V_ccから信号“1"が印加されている。し
たがって、DACL11には信号“11111100"（252）が入力さ
れ、ADC3にはこの信号をDA変換した高い上側基準電位V
_B1が入力されている。

第５図において、イメージセンサスタートパルスが入
力された後でイメージセンサクロック信号が入力される
度に前記イメージセンサＧの各受光素子s,s,…からの検
出信号（明出力）g_liが出力される。

また、前記イメージセンサスタートパルスの入力と同
時に前記アドレス生成回路７は、クロック発生回路５お
よびタイミング発生回路６の出力によって生成したアド
レス信号R_iを前記RAM8の複数のアドレス端子LSB〜MSB−
１に出力する。また、前記アドレス端子MSBには、前記
各アドレス信号R_i（ｉ＝1,2,…）が出力されている間の
前半はローレベル信号（暗データ指定レベル信号が入力
され、後半はハイレベル（明データ指定レベル信号）が
入力されている。

そして、RAMアウトプットイネーブル端子▲▼に
は前記アドレス端子MSBへの入力信号と同相のクロック
が入力されている。したがって、LSBアドレス信号がR_i
（ｉ＝1,2,…）の間の前半はRAM8からの読出しが可能で
ある。

そこで、前記各アドレス信号R_i+1が出力されている間
の前半に前記タイミング発生回路６の読出しクロックに
よって暗補正データd_iを読出して暗データラッチ10にラ
ッチする。

このとき前記DACD12からは第５図に示すような信号−
g_di＋Δｇ（すなわちd_iのアナログ値）が出力される。

前記演算回路Ｃには、前記イメージセンサＧの出力信
号（明出力）g_liに前記バイアス電圧（−Δｇ）を加算
した値に前記DACD12の出力信号（−g_di＋Δｇ）を加算
した信号が実質的に入力されることになる。

そして、このときの演算回路Ｃの出力すなわちオペア
ンプ２の出力g_li′＝−ｍ（g_li−g_di）はADC3に入力さ
れる。このとき、ADC3の下側基準電位V_Aは前述と同様に
０ボルトであり、上側基準電位V_Bはこの明補正データ書
込時における出力信号g_li′の最大値よりも高いV_B1（V
_B1は前記DACL11に“11111100"（252）が入力されたとき
のDACL11の出力）に保持されている。そして、明出力信
号g_li′の値が暗出力信号g_di′より大きいことから、こ
の明補正データの書込時の上側基準電位V_B1の値は前記
暗補正データの書込時の上側基準電位V_B2の値よりも252
/60（すなわち、1/α倍）だけ高くなっている。

前記演算回路Ｃの出力信号g_li′はADC3でAD変換され
て、ADCクロックによって前記ラッチ3bにラッチされ、
そのラッチされた値l_i（前記g_li′のデジタル値）が明
補正データとしてADC3から出力される。

また、この明データ書込時には前記データバッファ４
は前記各アドレス信号R_iが出力されている間の後半（す
なわちアドレス端子MSBにハイレベルの信号が入力され
ている間）のみ入力信号（前記明補正データl_i）を通過
させている。

そこで、前記アドレス端子MSBにハイレベル信号（明
データ指定レベル信号）が入力されているときにタイミ
ングを合わせてRAMのライトイネーブル端子に書込クロ
ックを入力すると、アドレス端子MSBに入力されるハイ
レベル（明データ指定レベル）の信号および他の複数の
アドレス端子LSB〜MSB−１に入力されるアドレス信号R
_i+1によって指定されるラムアドレスに明補正データl_i
が記憶される。

ところで、前述のように明補正データliの書込時のAD
C3の基準電位VB1を暗補正データdiの書込時に比べて252
/60（すなわち、1/α）とした場合、暗補正データdiの
値は明補正データliに比べて252/60（すなわち、1/α）
に増幅された値となっている。したがって、暗補正デー
タdiおよび明補正データliを使用する際、増幅レベルを
同一とするため、前述のようにDACD12の基準電位をDACL
11の基準電位の60/252（すなわち、α倍）としているの
である。

第６図は原稿読取時のタイミングチャートである。

第６図において、イメージセンサスタートパルスが入
力された後でイメージセンサクロック信号が入力される
度に前記イメージセンサＧの各受光素子s,s,…からの検
出信号（原稿読取出力）g_aiが出力される。

また、前記イメージセンサスタートパルスの入力と同
時に前記アドレス生成回路７は、クロック発生回路５お
よびタイミング発生回路６の出力によって生成したアド
レス信号R_iを前記RAM8の複数のアドレス端子LSB〜MSB−
１に出力する。前記アドレス端子MSBには、前記アドレ
ス信号がR_i（ｉ＝2,3,…）の間の前半はハイレベル信号
（明データ指定レベル信号）が入力され、後半はローレ
ベル（暗データ指定レベル信号）が入力されている。

この原稿読取時には前記データバッファ４は入力信号
（前記原稿読取データ）a_iの通過を阻止している。そし
て、RAMアウトプットイネーブル端子▲▼には原稿
読取中終始ローレベルの信号が入力されている。したが
って、終始RAM8からの読出しが可能である。

そこで、前記各アドレス信号R_i+1が出力されている間
の前半に前記タイミング発生回路６の読出しクロックに
よって明補正データl_iを読出して明データラッチ９にラ
ッチする。そして、前記各アドレス信号R_i+1が出力され
ている間の後半に前記タイミング発生回路６の読出しク
ロックによって暗補正データd_iを読出して暗データラッ
チ10にラッチする。このとき前記DACD12からは第６図に
示すようなタイミングで信号−g_di＋Δｇ（＝d_iのアナ
ログ値）が出力される。

前記演算回路Ｃの入力端子には、前記イメージセンサ
Ｇの出力信号（原稿読取出力）g_aiに前記バイアス電圧
（−Δｇ）を加算した値に前記DACD12の出力信号（−g
_di＋Δｇ）を加算した信号が入力されることになる。

そして、このときの演算回路Ｃの出力すなわちオペア
ンプ２の出力g_ai′＝−ｍ（g_ai−g_di）はADC3に入力さ
れる。

今の場合、前記ADC3の上側基準電位V_Bとしては前記明
データラッチ９にラッチされた明補正データl_iのアナロ
グ値すなわちg_li′が入力されている。したがって、ADC
3では、前記演算回路Ｃ（オペアンプ２）の出力信号
g_ai′の前記g_li′に対する割合（第２図参照）がAD変換
されて、そのデジタル値はADCクロックによって前記ラ
ッチ3bにラッチされ、そのラッチされた値a_i（前記
g_ai′のデジタル値）が原稿読取データとしてADC3から
出力される。

そして、前記原稿読取データa_iは、第１図の右端に示
すように記憶装置、プリンタ等の外部機器との接続端子
に出力される。

次に、第７〜11図により本考案のシェーディング補正
用データ変換装置の第２実施例について説明する。

なお、この第２実施例の説明において、前記第１実施
例と同一の構成要素には同一の符号を付すことにより重
複する詳細な説明は省略する。

第７図に示すようにこの第２実施例では、オペアンプ
２の反転入力端子には、バイアス電源Ｅおよびバイアス
抵抗R₂によって定まるバイアス電位とイメージセンサＧ
の出力信号g_di，g_li，およびg_aiとが入力されているだ
けで、前記第１実施例の暗補正データのようなシェーデ
ィング補正を行うためのデータが入力されていない。

この第２実施例では、オペアンプ２の出力信号をADC3
でAD変換した後でシェーディング補正演算回路21により
シェーディング補正演算を行うようにしている。

また、暗データバッファ４およびRAM8を接続するバス
BAS1と、シェーディング補正演算回路21との間に暗デー
タ送出用バスBAS2、データラッチ９を有する明データ送
出用バスBAS3、および明データバッファ22を有する明デ
ータ取込み用バスBAS4が設けられている。

更に、この第２実施例ではADC3に第１基準電位発生手
段14が接続されており、モード切換信号DCMPおよびLCMP
に基づいてADC3に加える上側基準電位V_Bを高低２段に切
換えるようになっている。

次に、第８〜11図をも合わせて参照しながら前記第７
図に示した本考案の第２実施例の作用を説明する。

第７図においてイメージセンサＧの各受光素子の暗出
力g_di、明出力g_liおよび原稿読取出力g_aiは、前述の第
１実施例と同様にバイアス抵抗R₂およびバイアス電源Ｅ
によって、実質的に前記各出力g_di，g_liおよびg_aiに−
Δｇを加えた信号（すなわち、マイナスの信号）として
オペアンプ２の反転入力端子に入力するようにしてい
る。これにより前記オペアンプ２の出力信号すなわち演
算回路Ｃの出力信号g_di′，g_li′またはg_ai′はADC3に
全てプラスの信号として入力される。

前記演算回路Ｃの増幅率を−ｍとすると、その出力信
号g_di′，g_li′またはg_ai′は、第８図に示すようにな
る。

前記オペアンプ２の出力信号g_di′，g_li′，g_ai′が
入力されるADC3は、前述の第１実施例と同様に第３図に
例示する構成を備えており、その第２基準電位（すなわ
ち、下側基準電位）V_Aは常に０であるが、その第１基準
電位（すなわち、上側基準電位）V_Bは高低２段階に切換
えられるようになっている。すなわち、このADC3には明
補正データの書込時に明出力信号g_li′の最大値よりも
大きく設定された高い上側基準電位V_B1が第１基準電位
発生手段14から入力され、暗補正データの書込時に暗出
力信号g_di′の最大値よりも大きく設定された低い上側
基準電位V_B2が第１基準電位発生手段14から入力される
ようになっている。そして、これらの両上側基準電位V
_B1，V_B2の値は相互に依存することなく任意に設定可能
であり、明補正データおよび暗補正データの書込時のい
ずれの場合にもADC3のレンジをフルに利用した高精度の
AD変換が可能となる。但し、ADC3の上側基準電位V_Bを異
なった値V_B1，V_B2にすると、それらの時にADC3から出力
されたデータは増幅レベルが異なるので、それらのデー
タを用いて演算を行う際には、増幅レベルを調整してか
ら演算する必要がある。そして、前記増幅レベルの調整
は後述のシェーディング補正演算回路21で行っている。

前記オペアンプ２の出力信号g_di′，g_li′，g_ai′は
それぞれ前記ADC3によってAD変換され、６ビットのデジ
タル信号すなわち暗補正データd_i、明データl_i′、原稿
データa_i′として出力される。

そして、後で詳述するように、前記暗補正データd_iは
暗データバッファ４を通ってRAM8に記憶され、前記明デ
ータl_i′はシェーディング補正演算回路21で補正されて
明補正データl_iとなり、その明補正データl_iが明データ
バッファ22を通ってRAM8に記憶され、前記原稿データ
a_i′はシェーディング補正演算回路21で補正されて原稿
読取データa_iとなり、その原稿読データa_iは外部機器
（プリンタ、メモリ等）に出力されるように構成されて
いる。

第９図は暗補正データd_i書込時（記憶時）のタイミン
グチャートである。

前記第７図のイメージセンサＧへのイメージセンサス
タートパルスの入力と同時にアドレス生成回路７は、ク
ロック発生回路５およびタイミング発生回路６の出力に
よって生成したアドレス信号R_iを前記RAM8の複数のアド
レス端子LSB〜MSB−１（MSBを除くアドレス端子）に出
力する。このとき、アドレス端子MSBにはローレベルの
信号（暗データ指定レベル信号）が入力されている。

そして、前記ADC3からは第９図に示すように、前記ア
ドレス信号R_i+1に同期して暗補正データd_iが出力されて
いる。

この状態でライトイネーブル端子▲▼に暗データ
書込クロック（ローレベル）を入力すると、アドレス端
子MSBに入力されるローレベル（暗データ指定レベル）
の信号および他の複数のアドレス端子LSB〜MSB−１に入
力されるアドレス信号R_i+1によって指定されるラムアド
レスに暗補正データd_iが記憶される。すなわち、前記暗
データ指定レベル信号と前記アドレス信号R₂，R₃，…に
よって指定されるラムアドレスに暗補正データd₁，d₂，
…が記憶される。

第10図は明補正データl_i書込時（記憶時）のタイミン
クチャートである。

第10図において、前記アドレス端子MSBには、前記各
アドレス信号R_i（ｉ＝1,2,…）のうちの１個が出力され
ている間の前半はハイレベル信号（明データ指定レベル
信号）が入力され、後半はローレベル（暗データ指定レ
ベル信号）が入力されている。

そして、前記ADC3からは第10図に示すように、前記ア
ドレス信号R_i+1に同期して明データl_i′（シェーディン
グ補正演算回路21で補正する前の明データ、第８図参
照）が出力されている。

また、このとき暗データバッファ４は入力信号（前記
明データl_i′）の通過を阻止している。

また、第10図に示すように前記アドレス端子MSBにロ
ーレベル信号（暗データ指定レベル信号）が入力されて
いる間にRAM8の▲▼端子にローレベルの暗補正デー
タ読出しクロックが入力され、このクロックがローレベ
ルの間は前記バスBAS1に暗補正データd_iが出力されてい
る。

第10図から明らかなように、アドレス信号R_i+1が出力
されている間に明データl_i′および暗補正データd_iがシ
ェーディング補正演算回路21に入力されている。したが
って、このときにシェーディング補正演算を行わせるシ
ェーディング回路クロックをシェーディング補正演算回
路21に入力すると、シェーディング補正演算回路21から
は明補正データl_i（＝l_i′−αd_i、第８図参照）が前記
バスBAS4に出力される。前記αは、前記ADC3の上側基準
電位V_Bとして異なった値V_B1，V_B2を使用したために増幅
レベルに違いを生じている暗補正データd_iおよび明デー
タl_i′の増幅レベルを同一にするための増幅レベル補正
係数であり、α＝V_B2／V_B1である。

前記バスBAS4の明補正データl_iは所定期間だけ明デー
タバッファ22からバスBAS1に出力される。この出力され
ている間にRAM8の▲▼端子に明補正データ書込クロ
ックを入力すると、第10図から分かるようにアドレス端
子MSBに入力されるハイレベル信号（明データ指定レベ
ル信号）および他の複数のアドレス端子LSB〜MSB−１に
入力されるLSBアドレス信号R_i+2によって指定されるRAM
アドレスに明補正データl_iが記憶される。すなわち、明
データ指定レベル信号とLSBアドレス信号R₃，R₄，R₅，
…によって指定されるRAMアドレスに明補正データl₁，l
₂，l₃，…が記憶される。

第11図は前記第７図に示した本考案の第２実施例の原
稿読取時のタイミングチャートである。

第11図において、前記アドレス端子MSBには、前記各
アドレス信号R_i（ｉ＝1,2,…）のうちの１個が出力され
ている間の前半はハイレベル信号（明データ指定レベル
信号）が入力され、後半はローレベル（暗データ指定レ
ベル信号）が入力されている。

そして、前記ADC3からは第11図に示すように、前記ア
ドレス信号R_i+2に同期して原稿データa_i′（シェーディ
ング補正演算回路21で補正する前のデータ、第８図参
照）が出力されている。

また、このとき第11図に示すように、暗データバッフ
ァ４は入力信号（前記原稿データa_i′）の通過を阻止し
ている。また、この原稿読取時にはRAM8の▲▼端子
には常時ローレベルの信号が入力されているので、前記
バスBAS1には、アドレス端子MSBに入力される暗または
明データ指定レベル信号と他の複数のアドレス端子LSB
〜MSB−１に入力されるLSBアドレス信号とによって定ま
るRAMアドレスに記憶されている暗補正データd_iまたは
明補正データl_iが常時出力されている。したがって、RA
M8の出力データは第11図のようになる。

前記RAM8に出力された明補正データl_iは明補正データ
ラッチクロックによって明データラッチ９にラッチさ
れ、この明データラッチ９の出力は第11図に示すように
なる。

また、シェーディング補正演算回路21内には暗補正デ
ータd_iをラッチするための暗補正データラッチ（図示せ
ず）が設けられており、第11図に示すように、シェーデ
ィング回路クロックよりも少し遅れてシェーディング回
路内暗補正データラッチクロックが発生されている。そ
して、そのクロックによってシェーディング補正演算回
路21内の暗補正データラッチに暗補正データd_iがラッチ
される。

第11図から明らかなように、各アドレス信号R_i+2が出
力されている間に明補正データl_iおよび原稿読取データ
a_iがシェーディング補正演算回路21に同時に入力されて
おり、そのとき暗補正データd_iはシェーディング補正演
算回路21内にラッチされている。したがって、このとき
にシェーディング補正演算を行わせるシェーディング回
路クロックをシェーディング補正演算回路21に入力する
と、シェーディング補正演算回路２からは原稿読取補正
データa_i（＝（a_i′−αd_i）／l_i、第８図参照）が外部
機器との接続端子に出力される。

以上、本考案によるシェーディング補正用データ変換
装置の実施例を詳述したが、本考案は、前述の実施例に
限定されるものではなく、実用新案登録請求の範囲に記
載された本考案を逸脱することなく、種々の設計変更を
行うことが可能である。

たとえば、第１の実施例において高い上側基準電位V
_B1と低い上側基準電位V_B2の比率を252対60に設定する代
わりに、適当な他の値に設定することも可能である。ま
た、第２の実施例において、暗補正データの書込時に、
暗出力信号をADC3で変換したデータに増幅レベル補正係
数αをかけた値を暗補正データとして記憶させるように
することも可能である。この場合にはシェーディング補
正演算回路21で増幅レベルの調整を行う必要がなくな
る。さらに、本考案は印字ヘッドと併設されたシリアル
型イメージスキャナプリンタに適用することも可能であ
る。さらにまた補正板Ｆの色は白色とする代わりに他の
色、たとえば原稿の地色と同色にすることが可能であ
る。そして、暗および明データ指定レベル信号を入力す
るRAM8のアドレス端子は、最上位のアドレス端子MSB以
外のアドレス端子とすることも可能である。そしてま
た、ADC3に入力される第１基準電位（実施例の上側基準
電位）をマイナスの値にするとともにADC3への入力信号
をマイナスで入力させるようにすることも可能である。

C.考案の効果前述の本考案のシェーディング補正用データ変換装置
によれば、明補正データの書込のために明出力信号
g_li′をAD変換するとき、ADCの第１基準電位は明出力信
号g_li′の最大値に見合った値となり、暗補正データの
書込のために暗出力信号g_di′をAD変換するとき、ADCの
第１基準電位は暗出力信号g_di′の最大値に見合った値
となる。したがって、いずれの場合にもADCの分解能が
高い領域でAD変換が行われ、高精度の明補正データと暗
補正データを得ることが可能となる。

【図面の簡単な説明】

第1A図は本考案によるシェーディング補正用データ変換
装置の第１実施例を示す図、第1B図はそのビット操作切
換部の詳細図、第2A,2B図は同装置の作用を説明するた
めの図、第３図は同装置で使用するADC3の構成を示す
図、第４図は同装置における暗データ書込時のタイムチ
ャート、第５図は同装置における明データ書込時のタイ
ムチャート、第６図は同装置における原稿読取時のタイ
ムチャート、第７図は本考案によるシェーディング補正
用データ変換装置の第２実施例を示す図、第８図は同装
置の作用を説明するための図、第９図は同装置における
暗データ書込時のタイムチャート、第10図は同装置にお
ける明データ書込時のタイムチャート、第11図は同装置
における原稿読取時のタイムチャート、である。 V_A……第２（下側）基準電位、V_B……第１（上側）基準
電位、V_B1……明補正データ書込用の第１（上側）基準
電位、V_B2……暗補正データ書込用の第１（上側）基準
電位、g_di′……暗出力信号、g_li′……明出力信号、d_i
……暗補正データ、l_i……明補正データ、３……ADコン
バータ、11,13;14……第１（上側）基準電位発生手段

Claims

(57)【実用新案登録請求の範囲】

【請求項１】多数の受光素子によってそれぞれ検出され
た暗出力信号（gdi′）および明出力信号（gli′）をそ
れぞれ第２基準電位（VA）が前記暗出力信号（gdi′）
の最少値の絶対値より小さい絶対値を有する所定値に設
定されるとともに第１基準電位（VB）が第１基準電位発
生手段（11,13;14）から供給されるADコンバータ（３）
によりAD変換してシェーディング補正用の暗補正データ
（di）および明補正データ（li）を得るシェーディング
補正用データ変換装置において、前記第１基準電位発生手段（11,13;14）は、前記暗出力
信号（gdi′）を暗補正データ（di）に変換する際には
暗補正データ書込用の第１基準電位（VB2）を出力する
とともに明出力信号（gli′）を明補正データ（li）に
変換する際には明補正データ書込用の第１基準電位（VB
1）を出力するように構成され、さらに|VB1|＞|VB2|に
設定されたことを特徴とする、シェーディング補正用デ
ータ変換装置。