JP2504044B2 - パルス計測装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パルス計測装置に関するものであり、更に
詳述するならば、自動車エンジン、モータなどの周辺機
器の制御を行うタイマ／カウンタに関する。

従来の技術 今日、マイクロコンピュータは、LSI技術の進歩によ
り高集積化が進み、各種の周辺ハードウェアをワンチッ
プに搭載するようになってきた。

この様な周辺ハードウェアのなかでも、タイマ／カウ
ント・ユニットは、自動車エンジン、モータなどの機器
の制御を行う際に、制御対象が発生する基準信号の周
期、位相等を計測し、計測値を用いて制御を行うなどの
ために不可欠なものである。

通常のパルス計測装置は制御対象の発生する基準信号
の周期計測を行う為に、制御対象の出力する基準信号の
発生タイミングに同期してタイマの値を取り込み保持す
るレジスタ（以下キャプチャレジスタと呼ぶ）を備えて
いる。

通常自動車エンジン、モータなどの機器制御を、行う
場合、制御対象の発生するパルス信号の周波数変化が広
い範囲に及ぶため、上記のタイマ／カウンタユニットは
パルスの周期や幅を高精度で計測するための周波数の高
いカウントクロックと、長い周期の計測に関してカウン
トを行う為の周波数の低いカウントクロックを備え、カ
ウントクロックを機器の動作状態に応じて、ソフトウェ
アで選択してカウント動作を行う様にしている。

次に第７図、第８図及び第９図を参照して前述した制
御対象が発する基準信号の周波数変化が広い範囲に及ぶ
場合について従来の技術を説明する。

第７図は、従来のパルス計測装置のブロック図であ
る。パルス計測装置003は、プログラムの実行／演算を
行う中央処理装置010、外部信号の発生タイミングを計
測するタイマ／カウンタユニット022、メモリ040、タイ
マ／カウンタユニットと中央処理装置と各周辺ハードウ
ェアと間でデータを転送するための周辺バス030から成
る タイマ／カウンタユニット022は、２つの異なるカウ
ントクロックφＡ、φＢを受けるフリーランニングカウ
ンタ110と、外部信号201の入力タイミングをキャプチャ
するキャプチャレジスタ111を有している。フルーラン
ニングカウンタ110は、カウントクロックφＡ、φＢの
いずれかをカウントクロックとして選択可能であり、シ
ステムセット後は、カウントクロックφＢをカウントク
ロックとして選択する。

また、カウントクロックφＡはカウントクロックφＢ
よりも周波数が高い。従って、システムリセット後、フ
リーランニングカウンタ110がφＢをカウントすると、
フリーランニングカウンタ110のカウント周期は長くな
り、外部基準信号の入力周波数が低い場合に対応可能で
ある。また、カウントクロックφＡに設定すると、フリ
ーランニングカウンタ110のカウント周期は短くなり、
外部基準信号の入力周波数が高く、高い分解能の計測値
が必要な場合に対応する。

また以下では、説明を簡単にするためにフリーランニ
ングカウンタ110及び周辺バス030のビット長は、16ビッ
トとして説明する。

メモリ040は、中央処理装置010がキャプチャレジスタ
111の値から外部信号201の入力周期を計測するためのデ
ータ格納領域で、キャプチャ値格納エリア041、042、周
期データ格納エリア043、割込み処理カウントクロック
を切換えたことを示すカウントクロック切り換えフラグ
044からなる。

メモリ040内のカウントクロック切り換えフラグ044
は、中央処理装置010が割込み処理内でフリーランニン
グカウンタ110のカウントクロックを切り換えたことを
示す為のソフトウェアフラグである中央処理装置010は
割込み処理でカウントクロックを切り換えた場合は、カ
ウントクロック切り換えフラグを“1"にし、カウントク
ロックを切り換えない場合、“0"にする。

次に、第８図のタイミングチャートを参照して外部信
号201に同期してキャプチャする場合を説明する。

システムリセット後、前述のフリーランニングカウン
タ110は、カウントクロックφＢが入力する度にカウン
ト動作を行う。

キャプチャレジスタ111は、外部信号201がアクティブ
になるt1のタイミングに同期してフリーランニングカウ
ンタ110の値を取込み保持する。

また、t1のタイミングで中央処理装置010は、割込み
処理を起動してキャプチャレジスタ111の値を読込み、
メモリ040内キャプチャ値格納エリア041に格納する処理
を行い、同時にキャプチャ値格納エリア042の値から外
部信号201の周期を求め、外部信号201の入力周波数にあ
わせてカウントクロックを選択する制御を行う。

上記の動作は以降のt2、t3〜t12のタイミングに於い
ても同様である。

以下では、上記の割込み処理を、第９図のフローチャ
ートを用いて説明する。

カウントクロック切り換えフラグ044“1"であるか
否かを判断し、前回のキャプチャから今回のキャプチャ
をするまでにカウントクロックを切り換えたか否かを判
別する。

−ii に於いてカウントクロック切り換えフラグが
“1"であれば、カウントクロックを切り換えており、前
回のキャプチャ値は、切り換え前のカウントクロックで
カウントしているフリーランニングカウンタをキャプチ
ャした値であり、今回のキャプチャ値は、カウントクロ
ック切り換え後のカウントクロックでカウントしている
フリーランニングカウンタをキャプチャした値である。

この場合、前記の２つのキャプチャ値を単純に減算す
ると外部信号201の入力タイミング間隔は得られるが、
途中でカウントクロックの切り換え操作を行っているた
めに外部信号の周期は得られない。

従って、この場合は前回のキャプチャ値から周期計算
を行わないものとし、単にキャプチャレジスタ111の値
を次のキャプチャ割込みのためのデータとしてキャプチ
ャ値格納エリア041に格納し、カウントクロック切り換
えフラグ044“0"にして、割込み処理を完了する。

この場合、割込み処理ではカウントクロック切り換え
操作のみを行い、周期計測は、行われないため、制御対
象に対する制御情報は、ユーザーの意図すべき補正処理
を行う。例えば、前回の周期データをそのまま制御パラ
メータとする等の処理を実行する。

−ii に於いてカウントクロック切り換えフラグが
“0"であればキャプチャレジスタ110の値をキャプチャ
値格納エリア042へ格納する。

次に今回のキャプチャ値を格納してあるキャプチャ
値可能エリア042の値から前回のキャプチャ値を格納し
てあるキャプチャ値格納エリア041の値を減算する。

演算結果を周期データ格納エリア043へ、格納す
る。

キャプチャ111の値をキャプチャ格納エリア041へ転
送する。

周期データがF000Hよりも大きいか判別する。上記
判別によって周期データがF000Hよりも大きい場合は、
周期データがオーバーフローしないように、カウントク
ロックの周波数を低くする処理を行うが、本説明では説
明を簡単にする為、以後カウントクロックの周波数を低
くするための周期データの比較値をF000Hとして説明す
る。

−ｉ 周期テータがF000Hより大きい場合は、カウン
トクロックをφＢに切り換えて、の処理を行う。

−ii 周期データがF000Hよりも小さい場合は、次に
周期データが0100Hよりも大きいか判別する。と同様
に上記の判別によって周期データが0100よりも小さい場
合は、周期データの有効数字が小さくならないように、
カウントクロックの周波数を高くする処理を行うが、本
説明では説明を簡単にする為、以後カウントクロックの
周波数を高くするための周期データの比較値を0100Hと
して説明する。

−ｉ 周期データが0100Hよりも大きい場合は、割込
み処理を完了する。

−ii 周期データが0100Hよりも小さい場合は、カウ
ントクロックをφＡに切り換える。

カウントクロック切り換えフラグ044を“1"にし、
割込み処理を完了する。

以上の処理により、タイマ／カウンタユニット022は
外部信号201の入力周波数のダイナミックレンジに合わ
せたカウントクロックによってカウント動作を行って、
外部信号201の周期計測を行う。

発明が解決しようとする問題点 従来のパルス計測装置は、外部基準信号の入力周波数
のダイナミックレンジが広い場合は、カウンタに入力す
るカウントクロックを切り換えて制御値を分解能を確保
する操作を行うが、そのためのソフトウェア処理とし
て、 カウントクロック切り換えフラグのチェック カウントクロックの切り換え操作 カウントクロック切り換え後の補正処理 といったソフトウェア処理を実行しなければならず、割
込み処理の実行時間が、長くなるだけでなく、外部基準
信号入力周波数が高くなるにつれて、割込み処理の実行
時間が中央処理装置の処理効率を低下させ、しいてはシ
ステム全体の処理効率の低下を招く、といった問題点が
ある。

また、従来のパルス計測装置は、外部基準信号の入力
周波数の変化に対して、カウントクロックを切り換えて
対応するが、カウントクロックの切り換え操作後の最初
のキャプチャでは、外部信号の入力周期の演算が不可能
となって制御情報が欠如するばかりでなく、外部信号の
入力周波数の変化か非常に頻繁になって毎回のキャプチ
ャ割込み毎にカウントクロックを切り換える操作が必要
になった場合は、外部信号の入力周期の演算が全く不可
能となり、制御対象の制御を行えなくなるといった問題
点がある。

そこで、本発明は、上記した従来のパルス計測装置の
問題を解消してパルス計測装置を提供せんとするもので
ある。

問題点を解決するための手段 本発明に係るパルス計測装置は、中央処理装置と、単
一のカウントクロックをカウントするカウンタと、外部
信号に同期して前記カウンタの値を取込み保持するレジ
スタと、前記レジスタの保持する値をシフトするシフタ
とを具備し、前記レジスタが、互いに異なるビット位置
から始り、且つ、それぞれが異なるアドレスを設定され
た複数の単位部分からなり、前記シフタが、前記単位部
分からの読出し値を最下位ビットに整置し、前記中央処
理装置が、前記アドレスを指定することにより、前記単
位部分の各々を個別に読出すように構成されていること
を特徴とする。

作用 上記した本発明によるパルス計測装置は、カウンタの
値を取込み、保持するレジスタに複数のアドレスを割り
付けているため、中央処理装置をキャプチャレジスタの
アクセスを行う際にキャプチャレジスタの値のうち制御
情報として有効なレンジのデータを単なるレジスタの読
み出し操作で実現できる。従って、カウントクロック切
り換え操作をなくしてソフトウェアの負担を軽減し、最
少限のハードウェアで、外部信号の入力周波数の変化に
対応した高精度の計測を行うことができる。

実施例 以下、添付図面を参照して本発明によるパルス計測装
置の実施例を説明する。なお、以下の実施例を本発明に
よるパルス計測装置を例示するものに過ぎず、本発明
は、それら実施例に限定されるものではない。

実施例１ 次に、本発明の第１の実施例について第１図を参照し
て説明する。

第１図は、本発明によるパルス計測装置の一実施例の
ブロック図である。図示のパルス計測装置001は、中央
処理装置010、メモリ040、タイマカウンタユニット02
0、16ビット幅の周辺バス030からなる。

タイマカウンタユニット020は、カウントクロックφ
をカウントする18ビットフリーランニングカウンタ100
と、制御対象が発する外部信号200の入力によってフリ
ーランニングカウンタ100の値を取込み保持する18ビッ
トキャプチャレジスタ101と、キャプチャレジスタ101の
値を中央処理装置010が読み出す際に、キャプチャレジ
スタ101の値の上位16ビット、下位16ビットのいずれの1
6ビットを読み出すかを制御するシフタ104とからなる。

18ビットフリーランニングカウンタ100は、従来例に
おける16ビットフリーランニングカウンタのカウントク
ロックφＢがφＡの４倍の周期を持った場合に相当す
る。

すなわち、本実施例の18ビットの下位16ビット分は、
従来例のフリーランニングカウンタがφＡのカウントを
行っている場合に相当し、18ビットの上位16ビット分
は、従来例のフリーランニングカウンタがφＢのカウン
トを行っている場合に相当する。

本実施例では、フリーランニングカウンタ100、キャ
プチャレジスタ101のビット長は18ビット、周辺バス030
のビット長は16ビットとしているが、上記以外のビット
長でも同様の構成をとることができることは言うまでも
ない。

メモリ040は、タイマカウンタユニット020が計測した
値を格納するキャプチャ値格納エリア041、042、キャプ
チャ値から求める周期データを格納する周期データ格納
エリア043からなる。

次にパルス計測装置001の各部の動作を説明する。

フリーランニングカウンタ100は、カウントクロック
φが入力する度にカウント動作を行う。

キャプチャレジスタ101は、外部信号200の入力タイミ
ングに同期して、フリーランニングカウンタ100の値を
取込み保持する18ビットのレジスタで中央処理装置010
が取込んだ値を読み出す際に、18ビットの上位16ビット
と、下位16ビットのどちらも、独立に読み出しができる
ように、キャプチャレジスタ101の上位16ビットと、下
位16ビットで別のアドレスを割り付けている。

18ビットキャプチャレジスタの上位16ビットの値は、
実質上カウントクロックφ/4のカウンタをキャプチャし
た値に等しい。即ち、キャプチャレジスタ101の下位ビ
ットは、従来例において、カウンタのカウントクロック
をφにしてキャプチャした値に等しく、キャプチャレジ
スタ101の上位16ビットは、従来例のカウンタのカウン
トクロックをφ/4に切り換えてキャプチャした値に等し
い。

シフタ104は、キャプチャレジスタ101の値を中央処理
装置010が読み出しを行う際に上位16ビットと下位16ビ
ットの異なるアドレスによって、読み出すデータのビッ
ト位置を換えるために、アドレスが上位16ビットのアド
レスであれば18ビットキャプチャレジスタ101の上位16
ビットの値を16ビット周辺バス030に出力し、下位16ビ
ットのアドレスであれば18ビットキャプチャレジスタ10
1の下位16ビットの値を16ビット周辺バス030に出力す
る。

次に本実施例のバードウェアの実際の動作を説明す
る。

フリーランニングカウンタ100は、第２図に示すよう
に、カウントクロックφをカウントし、キャプチャレジ
スタ101は、外部信号200が入力するタイミングに同期し
てフリーランニングカウンタ100の値を取込み、中央処
理装置010はキャプチャレジスタ101の値を読み込む割込
み処理を行う。

以下では、中央処理装置010が行う割込み処理につい
て第３図のフローチャートを参照して説明する。

中央処理装置010は、外部信号200が入力する度に以下
に述べる割込み処理を起動して、キャプチャレジスタ10
1の値をメモリ040に転送することと、前回のキャプチャ
値から外部信号200の周期を求めること、の２つの処理
を行う。

キャプチャレジスタ101の上位16ビットの値をキャ
プチャ値格納エリア042へ格納する。

次に今回のキャプチャ値を格納してあるキャプチャ
値格納エリア042の値から前回のキャプチャ値を格納し
てあるキャプチャ値格納エリア041の値を減算する。

演算結果を周期データ格納エリア043へ、格納す
る。

キャプチャ値格納エリア042の値をキャプチャ値エ
リア041へ転送し、次のキャプチャ割込みに対して今回
のキャプチャ値を格納する。

周期データが0100Hよりも小さいか、判別する。上
記の判別によって周期データが0100Hよりも小さい場合
は、周期データの有効数字が小さくならないように、キ
ャプチャレジスタ101の下位側のデータを読み込み、再
度周期演算を行うが本実施例では説明を簡単にする為、
以後周期データの比較値を0100Hとして説明する。

−ｉ 上記に於いて周期データが0100Hよりも小さ
い場合は、上記のキャプチャレジスタ101の値の下位16
ビット側の値を読み込み、の処理を行う。

−ii 周期データが0100Hよりも大きい場合は、割込
み処理を完了する。

キャプチャ値格納エリア042の値からキャプチャ値
格納エリア041の演算を行う。

演算結果を周期データ格納エリア043に格納し、割
込み処理を完了する。

以上のキャプチャ割込みでは、広い周期に合せてキャ
プチャ101の上位16ビットの値を読み込み、周期計算を
行っており、外部基準信号200の入力周波数が高くなっ
て周期データが0100Hよりも小さくなった場合には、キ
ャプチャ101の下位16ビットの値を読み直して、周期計
算を行う操作を行う。

以上の処理により、タイマ／カウントユニット020
は、外部信号200の入力周波数のダイナミックレンジに
合せて、外部信号200の周期計測を行うことが可能であ
る。

実施例２ 次に、本発明によるパルス計測装置の第２の実施例に
ついて第４図を参照して説明する。

第２図の実施例は、１つの基準外部信号200と他の２
つの外部信号の位相差を求めるものである。なお、第４
図において、実施例１で既に説明した部分については説
明を省略する。

第４図に示すパルス計測装置003は、中央処理装置01
0、メモリ040、タイマカウンタユニット021、16ビット
幅の周辺バス030からなる。

タイマカウンタユニット021は、第５図に示すような
カウントロックφをカウントする18ビットフリーランニ
ングカウンタ100と、同様に第５図に示すような制御対
象が発する外部信号200、210、220の入力によってフリ
ーランニングカウンタ100の幅を取込み保持する18ビッ
トキャプチャレジスタ101、102、103と、キャプチャレ
ジスタ101、102、103、の値を中央処理装置010が読み出
す際に、キャプチャレジスタ101、102、103の値の上位1
6ビット、下位16ビットのいずれの16ビットを読み出す
かを制御するシフタ104からなる。

第２実施例では、フリーランニングカウンタ100、キ
ャプチャレジスタ101、102、103のビット長は18ビッ
ト、周辺バス030のビット長は16ビットとしているが、
上記以外のビット長でも同様の構成をとることができる
ことは言うまでもない。

メモリ040は、タイマカウンタユニット021が計測した
値を格納するキャプチャ値格納エリア041、042、位相差
データ格納エリア045、046からなる。

次にパルス計測装置002の各部の動作を説明する。

フリーランニングカウンタ100、キャプチャレジスタ1
01、シフタ104、中央処理装置010、メモリ040は、実施
例１と同様のハードウェアであるため動作の説明は省略
する。

キャプチャレジスタ102、103は、キャプチャレジスタ
101と同様のキャプチャレジスタで外部信号210、220の
入力タイミングに同期してフリーランニングカウンタ10
0の値を取り込み保持する。

また、キャプチャレジスタ102、103は、キャプチャレ
ジスタ101と同様に中央処理装置010が読み出し、書き込
みを行う際に上位16ビットと、下位16ビットを独立にア
クセスできるように上位16ビットと、下位の16ビット
に、異なる別のアドレスを割り付けてある。

次に、中央処理装置010が外部信号210と、外部信号20
0の位相差を求める為の割込み処理について第６図のフ
ローチャートを参照して説明する。

キャプチャレジスタ101の上位16ビットの値をキャ
プチャ値格納エリア042へ格納する。

キャプチャレジスタ102の上位16ビットの値をキャ
プチャ値格納エリア041へ格納する。

キャプチャ値格納エリア041の値からキャプチャ値
格納エリア042の値を減算し、位相差を求める。

で求めた位相差データが0100Hよりも小さいか、
判別する。

上記判別によって位相差データ0100Hよりも小さい場
合は、位相差データの有効数字が小さくならないよう
に、キャプチャレジスタ101、102の下位側のデータを読
み込み、再度周期演算を行うが本実施例では説明を簡単
にする為、以後周期データの比較値を0100Hとして説明
する。

−ｉ 上記において位相差データが0100Hよりも小
さい場合は、の処理を行う。

−ii 位相差データが0100Hよりも大きい場合は、
の処理を行う。

キャプチャレジスタ101の下位16ビットのアドレス
を出力し、キャプチャレジスタ101の下位16ビットの値
を読み込み、キャプチャ値格納エリア042へ格納する。

キャプチャレジスタ102の下位16ビットのアドレス
を出力し、キャプチャレジスタ102の下位16ビットの値
を読み込み、キャプチャ値格納エリア041へ格納する。

キャプチャ値格納エリア041の値からキャプチャ値
格納エリア042の値を減算し、位相差を求める。

演算結果を位相差データ格納エリア045に格納し、
割込み処理を終了する。

以上の処理により、タイマ／カウンタユニット021
は、外部信号200の入力タイミングと、外部信号210の入
力タイミングから外部信号200と外部信号210の位相差を
外部信号の入力タイミング、入力周波数によらずに、高
い精度の位相差を求めることが可能である。

上記の説明では、外部信号210と、外部信号200の位相
差を求める場合につてい説明したが、外部信号220と外
部信号200の位相差も同様の処理で求めることができ
る。

また本実施例２では、キャプチャレジスタが３つの場
合について述べたが、キャプチャレジスタの数をさらに
増加させても同様の処理により、複数の信号間の位相差
を求めることができるのは明かである。

発明の効果 以上説明したように、本発明によるパルス計測装置に
おいては、キャプチャレジスタに２つのアドレスを割り
付けて上位16ビット／下位16ビットの値を独立にアクセ
スできる機能をもたせることにより、以下の効果が得ら
れる。

（１） 本発明のパルス計測装置は、カウントクロック
の切り換え操作を行わないため、キャプチャ信号による
割込み処理でカウントクロックを切り換えたか否かの判
断を必要とせず、キャプチャ割込みの処理の簡素化、割
込み処理の高速化が可能となり、中央処理装置の処理能
力の向上を図ることができる。

（２） 本発明のパルス計測装置は、入力パルスの周波
数変化をとらえて、内部のフリーランニングカウンタの
カウントクロックを切り換え操作を行う必要がないた
め、キャプチャタイミングごとに周期演算が可能であ
る。

（３） 本発明のパルス計測装置は、単一のシフタによ
って複数のキャプチャレジスタの読み出し値をシフトす
ることが可能であるため、計測対象の増加によってキャ
プチャレジスタを増設する際に、単にキャプチャレジス
タのみを増設するだけで制御対象の増加に対応できる。

以上説明したように、本発明によるパルス計測装置
は、カウントクロック切り換え操作をなくしてソフトウ
ェアの負担を軽減し、最小限のハードウェアで、外部信
号の入力周波数の変化に対応した高精度の計測を行うこ
とができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のパルス計測装置のブ
ロック図、 第２図は、第１図に示すパルス計測装置の動作タイミン
グ図、 第３図は、第１図に示すパルス計測装置における中央処
理装置の割込み処理いのフローチャート、 第４図は、本発明の第２の実施例のパルス計測装置のブ
ロック図、 第５図は、第４図に示すパルス計測装置の動作タイミン
グ図、 第６図は、第４図に示すパルス計測装置における中央処
理装置の割込み処理のフローチャート、 第７図は、従来のパルス計測装置のブロック図、 第８図は、第７図に示すパルス計測装置の動作タイミン
グ図、 第９図は、第８図に示すパルス計測装置における中央処
理装置の割込み処理のフローチャートである。 〔主な参照番号〕 001、002、003……パルス計測装置 010……中央処理装置 020、021……本発明によるパルス計測装置 022……従来のパルス計測装置 030……周辺バス 040……メモリ 041、042……キャプチャ値格納エリア 043……周期データ格納エリア 044……カウントクロック切り換えフラグ 045、046……位相差データ格納エリア 100、110……フリーランニングカウンタ 101、102、103、111……キャプチャレジスタ 104……シフタ 200、210、220……外部信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、単一のカウントクロック
   をカウントするカウンタと、外部信号に同期して前記カ
   ウンタの値を取込み保持するレジスタと、前記レジスタ
   の保持する値をシフトするシフタとを具備し、 前記レジスタが、互いに異なるビット位置から始り、且
   つ、それぞれが異なるアドレスを設定された複数の単位
   部分からなり、 前記シフタが、前記単位部分からの読出し値を最下位ビ
   ットに整置し、 前記中央処理装置が、前記アドレスを指定することによ
   り、前記単位部分の各々を個別に読出すように構成され
   ている ことを特徴とするパルス計測装置