JP2503684B2 - 映像縮小回路 - Google Patents
映像縮小回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビ画面上に本来より縮小した映像を１つ
または複数表示する回路に関する。
または複数表示する回路に関する。
コンポジット映像信号では色の情報が直角２相変調さ
れた信号となっているため、映像の縮小を単純な間引き
サンプリングでは実現できない。そこで従来は次の２種
類のいずれかの方法がとられていた。
れた信号となっているため、映像の縮小を単純な間引き
サンプリングでは実現できない。そこで従来は次の２種
類のいずれかの方法がとられていた。
まず第１の方法はクロマ信号を復調してもとの色信号
を再生してから間引きサンプリングを行なう方法で広く
一般に用いられている（例えば電子技術出版発行「テレ
ビ技術」'86年７月号p89〜94）。
を再生してから間引きサンプリングを行なう方法で広く
一般に用いられている（例えば電子技術出版発行「テレ
ビ技術」'86年７月号p89〜94）。
第２の方法はクロマ信号のカラーサブキャリア周波数
をあらかじめ映像縮小比と同じ比率で変換しておき、間
引きサンプリングによって元にもどすようにする方法で
ある。NTSCの場合、カラーサブキャリアの周波数は358M
Hz、今1/2縮小を行なうとしたら半分の1.79MHzに変換す
れば良い。ただし間引き後に周波数だけでなく位相情報
も元に戻す必要がある（「テレビ技術」'87年１月号p20
〜p24）。
をあらかじめ映像縮小比と同じ比率で変換しておき、間
引きサンプリングによって元にもどすようにする方法で
ある。NTSCの場合、カラーサブキャリアの周波数は358M
Hz、今1/2縮小を行なうとしたら半分の1.79MHzに変換す
れば良い。ただし間引き後に周波数だけでなく位相情報
も元に戻す必要がある（「テレビ技術」'87年１月号p20
〜p24）。
上述した従来の縮小回路の内、第１の方法はテレビに
搭載するのに適している。テレビではもともと復調され
た色信号が必要だからである。しかし、VTRやAVアンプ
等に搭載する場合はクロマ信号にもどすために直角２相
変調器が必要となる。最終的にクロマ信号を得るために
復調器、変換器を用いるのは無駄であり、かつ、復調・
変調の過程で色ずれが生じ易いという欠点がある。
搭載するのに適している。テレビではもともと復調され
た色信号が必要だからである。しかし、VTRやAVアンプ
等に搭載する場合はクロマ信号にもどすために直角２相
変調器が必要となる。最終的にクロマ信号を得るために
復調器、変換器を用いるのは無駄であり、かつ、復調・
変調の過程で色ずれが生じ易いという欠点がある。
第２の方法は周波数変換時の位相情報の保存が難し
く、実質上縮小率は１つに固定される。すなわち、縮小
率を可変にできないという欠点がある。
く、実質上縮小率は１つに固定される。すなわち、縮小
率を可変にできないという欠点がある。
本発明の映像縮小回路は、 入力映像信号のクロマ成分をカラーサブキャリアのｎ
倍（ｎは３以上の整数）のサンプリング周波数でサンプ
リングすることにより第１のデータ系列を得る第１のサ
ンプリング手段と、 映像の縮小率が1/m（ｍは２以上の整数）のとき第１
のデータ系列をｎ個単位で区切ったデータセット系列か
らｍセット毎に１セットを抽出して第２のデータ系列を
得る第２のサンプリング手段と、 入力映像信号の輝度成分を前記サンプリング周波数の
1/mの周波数でサンプリングすることにより第３のデー
タ系列を得る第３のサンプリング手段と、 第２および第３のデータ系列を一旦メモリに蓄積した
後、おのおののデータ系列を前記サンプリング周波数の
周波数サイクルで出力する出力手段とを有する。
倍（ｎは３以上の整数）のサンプリング周波数でサンプ
リングすることにより第１のデータ系列を得る第１のサ
ンプリング手段と、 映像の縮小率が1/m（ｍは２以上の整数）のとき第１
のデータ系列をｎ個単位で区切ったデータセット系列か
らｍセット毎に１セットを抽出して第２のデータ系列を
得る第２のサンプリング手段と、 入力映像信号の輝度成分を前記サンプリング周波数の
1/mの周波数でサンプリングすることにより第３のデー
タ系列を得る第３のサンプリング手段と、 第２および第３のデータ系列を一旦メモリに蓄積した
後、おのおののデータ系列を前記サンプリング周波数の
周波数サイクルで出力する出力手段とを有する。
カラーサブキャリアに係る第１のデータ系列からカラ
ーサブキャリアとの位相関係を保ちつつ縮小率に応じた
分だけ抽出して第２のデータ系列を得てメモリに蓄積
し、輝度成分も縮小率に応じてサンプリングして第３の
データ系列を得てメモリに蓄積し、蓄積した第2,第３の
データ系列をサンプリングした周波数で出力映像信号と
して出力する。
ーサブキャリアとの位相関係を保ちつつ縮小率に応じた
分だけ抽出して第２のデータ系列を得てメモリに蓄積
し、輝度成分も縮小率に応じてサンプリングして第３の
データ系列を得てメモリに蓄積し、蓄積した第2,第３の
データ系列をサンプリングした周波数で出力映像信号と
して出力する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の映像縮小回路の第１の実施例を示す
ブロック図、第２図は第１図の実施例の動作を示すタイ
ムチャートである。
ブロック図、第２図は第１図の実施例の動作を示すタイ
ムチャートである。
Y/C分離回路101は入力映像信号S1を入力し、輝度信号
y1とクロマ信号d1とに分離する。サブキャリア生成回路
102は入力映像信号S1を入力し、入力映像信号のカラー
バーストに同期したカラーサブキャリアf1を生成する。
４逓倍回路103はカラーサブキャリアf1を４逓倍し、パ
ルス信号f2を出力する。ｍ進カウンタ104は、本実施例
では３進カウンタとなるように予め設定されており、カ
ラーサブキャリアf1をカウントして３カウント毎にキャ
リアー信号f3を出力する。ゲート回路105はキャリアー
信号f3が出力されている間パルス信号f2をサンプリング
クロックf4として出力する。ｍ分周器106は、３分周す
るように予め設定されており、パルス信号f2を３分周し
てサンプリングクロックf5として出力する。A/D変換器2
11は輝度信号y1をサンプリングクロックf5でサンプリン
グし、A/D変換して輝度信号y2としてメモリ212に出力す
る。書き込み制御回路213は、輝度信号y2をサンプリン
グクロックf5に同期してメモリ212に書き込む。読み出
し制御回路214は、メモリ212に書き込まれている輝度信
号y2を、パルス信号f2に同期してメモリ212から読み出
し、輝度信号y3として出力させる。D/A変換器215はパル
ス信号f2に同期して輝度信号y3をD/A変換し、輝度信号y
4として出力する。A/D変換器311は、クロマ信号d1をサ
ンプリングクロックf4でサンプリングし、A/D変換して
クロマ信号d2としてメモリ312に出力する。書き込み制
御回路313は、サンプリングクロックf4に同期してクロ
マ信号d2をメモリ312に書き込む。読み出し制御回路314
は、メモリ312に書き込まれているクロマ信号d2をパル
ス信号f2に同期してメモリ312から読み出し、クロマ信
号d3として出力させる。D/A変換器315はパルス信号f2に
同期してクロマ信号d3をD/A変換し、クロマ信号d4とし
て出力する。Y/C混合回路107は輝度信号y4とクロマ信号
d4とを混合し、出力映像信号S2として出力する。
y1とクロマ信号d1とに分離する。サブキャリア生成回路
102は入力映像信号S1を入力し、入力映像信号のカラー
バーストに同期したカラーサブキャリアf1を生成する。
４逓倍回路103はカラーサブキャリアf1を４逓倍し、パ
ルス信号f2を出力する。ｍ進カウンタ104は、本実施例
では３進カウンタとなるように予め設定されており、カ
ラーサブキャリアf1をカウントして３カウント毎にキャ
リアー信号f3を出力する。ゲート回路105はキャリアー
信号f3が出力されている間パルス信号f2をサンプリング
クロックf4として出力する。ｍ分周器106は、３分周す
るように予め設定されており、パルス信号f2を３分周し
てサンプリングクロックf5として出力する。A/D変換器2
11は輝度信号y1をサンプリングクロックf5でサンプリン
グし、A/D変換して輝度信号y2としてメモリ212に出力す
る。書き込み制御回路213は、輝度信号y2をサンプリン
グクロックf5に同期してメモリ212に書き込む。読み出
し制御回路214は、メモリ212に書き込まれている輝度信
号y2を、パルス信号f2に同期してメモリ212から読み出
し、輝度信号y3として出力させる。D/A変換器215はパル
ス信号f2に同期して輝度信号y3をD/A変換し、輝度信号y
4として出力する。A/D変換器311は、クロマ信号d1をサ
ンプリングクロックf4でサンプリングし、A/D変換して
クロマ信号d2としてメモリ312に出力する。書き込み制
御回路313は、サンプリングクロックf4に同期してクロ
マ信号d2をメモリ312に書き込む。読み出し制御回路314
は、メモリ312に書き込まれているクロマ信号d2をパル
ス信号f2に同期してメモリ312から読み出し、クロマ信
号d3として出力させる。D/A変換器315はパルス信号f2に
同期してクロマ信号d3をD/A変換し、クロマ信号d4とし
て出力する。Y/C混合回路107は輝度信号y4とクロマ信号
d4とを混合し、出力映像信号S2として出力する。
次に本実施例の動作について第２図を参照して説明す
る。
る。
クロマ信号d1をパルス信号f2でサンプルしたものと仮
定すると、クロマ信号c1，c2，〜，c23，〜となる。ま
た、輝度信号y1をパルス信号f2でサンプルしたものと仮
定すると輝度信号z1，z2，〜，z23，〜となる。キャリ
アー信号f3はカラーサブキャリアf1を３カウントする毎
にカラーサブキャリアf1の周期間出力されるので、その
期間ゲート回路105がアクティブとなり、パルス信号f2
はサンプリングクロックf4として出力される。サンプリ
ングクロックf4の位相に関してはカラーサブキャリアf1
の立上りから所定の位置に規定されている。例えばクロ
マ信号c1，c13の立上りはカラーサブキャリアf1の立上
りと一致している。A/D変換器211,311の出力である輝度
信号y2，クロマ信号d2はサンプリングクロックf5，f4で
それぞれ書き込み制御回路213,313により、メモリ212,3
12に書き込まれる。すなわち、輝度信号y1の1/3の期間
のみの輝度信号y2と、クロマ信号d1の1/3の期間のみの
クロマ信号d2とがメモリ212,312にそれぞれ書き込まれ
る。この書き込まれたものを、パルス信号f2に同期して
読み出し制御回路214,314がそれぞれメモリ212,312から
読み出すと輝度信号y3，クロマ信号d3になる。つまり、
輝度信号z1〜z2，〜，z23，〜は1/3に縮小され、クロマ
信号c1，c2，〜，c23，〜は1/3に縮小されるとともにカ
ラーサブキャリアf1と一定の位相関係を保持している。
定すると、クロマ信号c1，c2，〜，c23，〜となる。ま
た、輝度信号y1をパルス信号f2でサンプルしたものと仮
定すると輝度信号z1，z2，〜，z23，〜となる。キャリ
アー信号f3はカラーサブキャリアf1を３カウントする毎
にカラーサブキャリアf1の周期間出力されるので、その
期間ゲート回路105がアクティブとなり、パルス信号f2
はサンプリングクロックf4として出力される。サンプリ
ングクロックf4の位相に関してはカラーサブキャリアf1
の立上りから所定の位置に規定されている。例えばクロ
マ信号c1，c13の立上りはカラーサブキャリアf1の立上
りと一致している。A/D変換器211,311の出力である輝度
信号y2，クロマ信号d2はサンプリングクロックf5，f4で
それぞれ書き込み制御回路213,313により、メモリ212,3
12に書き込まれる。すなわち、輝度信号y1の1/3の期間
のみの輝度信号y2と、クロマ信号d1の1/3の期間のみの
クロマ信号d2とがメモリ212,312にそれぞれ書き込まれ
る。この書き込まれたものを、パルス信号f2に同期して
読み出し制御回路214,314がそれぞれメモリ212,312から
読み出すと輝度信号y3，クロマ信号d3になる。つまり、
輝度信号z1〜z2，〜，z23，〜は1/3に縮小され、クロマ
信号c1，c2，〜，c23，〜は1/3に縮小されるとともにカ
ラーサブキャリアf1と一定の位相関係を保持している。
本実施例では４逓倍回路103を用いているが、これは
３逓倍以上であればよく、また、ｍ進,m分周は３とした
が縮小率に応じて２以上であればよい。
３逓倍以上であればよく、また、ｍ進,m分周は３とした
が縮小率に応じて２以上であればよい。
本実施例で問題となるのは、輝度信号とクロマ信号の
サンプリングポイントがずれているにもかかわらず出力
のときに同じタイミングにしてしまう点である。そこで
クロマ信号に含まれる色情報の周波数帯域を検討してみ
ると、一般の受像機ではＲ−Ｙ信号0.5MHz、Ｂ−Ｙ信号
0.5MHzの帯域を使用している。一方、輝度は3MHz以上の
帯域がある。従って輝度の信号変化に対し、色の信号変
化は1/6程度となり、縮小比が1/2〜1/4程度であれば問
題はない。
サンプリングポイントがずれているにもかかわらず出力
のときに同じタイミングにしてしまう点である。そこで
クロマ信号に含まれる色情報の周波数帯域を検討してみ
ると、一般の受像機ではＲ−Ｙ信号0.5MHz、Ｂ−Ｙ信号
0.5MHzの帯域を使用している。一方、輝度は3MHz以上の
帯域がある。従って輝度の信号変化に対し、色の信号変
化は1/6程度となり、縮小比が1/2〜1/4程度であれば問
題はない。
第３図は本発明の第２の実施例を示すブロック図であ
る。
る。
本実施例は第１の実施例に比較して、書き込み制御回
路213,313までの部分に特徴があり、縮小画の画質をな
めらかにする手段が付加されているが、その他について
は第１の実施例と同じである。
路213,313までの部分に特徴があり、縮小画の画質をな
めらかにする手段が付加されているが、その他について
は第１の実施例と同じである。
輝度信号y1に関しては、Y/C分離回路101とA/D変換器2
11との間にローパスフィルタ216が挿入されている。ク
ロマ信号d1に関しては、A/D変換器311から出力されたク
ロマ信号d2をシフトレジスタ316がパルス信号f2の４パ
ルス分遅延させて出力d5を出力する。シフトレジスタ31
7はシフトレジスタ316の出力をパルス信号f2の４パルス
分さらに遅延させて出力d6を出力する。加算器318はク
ロマ信号d2とシフトレジスタ317の出力d6とを加算す
る。平均化回路319は加算器318の加算結果を1/2し、平
均値を出力する。加算器320は平均化回路319の出力と出
力d5とを加算する。平均化回路321は加算器320の加算結
果を1/2し、平均値d7を出力する。ｍ進カウンタ104,m分
周器106はそれぞれ第１の実施例同様に予め３進,3分周
に設定されている。したがって、書き込み制御回路213,
313は、全周期の1/3の期間それぞれサンプリングクロッ
クf5，f4で輝度信号y2，平均値d7をメモリ212,312に書
き込む。
11との間にローパスフィルタ216が挿入されている。ク
ロマ信号d1に関しては、A/D変換器311から出力されたク
ロマ信号d2をシフトレジスタ316がパルス信号f2の４パ
ルス分遅延させて出力d5を出力する。シフトレジスタ31
7はシフトレジスタ316の出力をパルス信号f2の４パルス
分さらに遅延させて出力d6を出力する。加算器318はク
ロマ信号d2とシフトレジスタ317の出力d6とを加算す
る。平均化回路319は加算器318の加算結果を1/2し、平
均値を出力する。加算器320は平均化回路319の出力と出
力d5とを加算する。平均化回路321は加算器320の加算結
果を1/2し、平均値d7を出力する。ｍ進カウンタ104,m分
周器106はそれぞれ第１の実施例同様に予め３進,3分周
に設定されている。したがって、書き込み制御回路213,
313は、全周期の1/3の期間それぞれサンプリングクロッ
クf5，f4で輝度信号y2，平均値d7をメモリ212,312に書
き込む。
シフトレジスタ316,317はパルス信号f2の４パルス分
シフトしているので、加算器318,320で加算される各サ
ンプルデータは基準位相f1から同じ位相位置にあり、位
相情報が乱されることはない。
シフトしているので、加算器318,320で加算される各サ
ンプルデータは基準位相f1から同じ位相位置にあり、位
相情報が乱されることはない。
第４図は、縮小画の画質を滑らかにするための別の付
加手段のブロック図である。本手段は、第１図，第３図
のメモリ312とD/A変換器315の間に挿入して用いる。こ
れの構成を以下説明する。メモリ312の出力は、加算回
路403の一方の入力とシフトレジスタ401に接続される。
シフトレジスタ401の出力は、加算回路406の一方の入力
とシフトレジスタ402に接続される。シフトレジスタ402
の出力は、加算回路403の他方の入力に接続される。加
算回路403の出力は、平均化回路404,極性反転回路405を
通って加算回路406の他方の入力に接続される。加算回
路406の出力は、平均化回路407を通ってD/A変換器315に
接続される。シフトレジスタ401,402はパルス信号f2の
２パルス分シフトする構成のものを使う。
加手段のブロック図である。本手段は、第１図，第３図
のメモリ312とD/A変換器315の間に挿入して用いる。こ
れの構成を以下説明する。メモリ312の出力は、加算回
路403の一方の入力とシフトレジスタ401に接続される。
シフトレジスタ401の出力は、加算回路406の一方の入力
とシフトレジスタ402に接続される。シフトレジスタ402
の出力は、加算回路403の他方の入力に接続される。加
算回路403の出力は、平均化回路404,極性反転回路405を
通って加算回路406の他方の入力に接続される。加算回
路406の出力は、平均化回路407を通ってD/A変換器315に
接続される。シフトレジスタ401,402はパルス信号f2の
２パルス分シフトする構成のものを使う。
次にこれの動作について説明する。基本的には、第３
図におけるシフトレジスタ316,317および加算回路318,3
20より構成される信号を滑らかにする回路と同じ動作を
行う。異なるのは、シフトレジスタのシフト数が４パル
スから２パルスになっている点である。シフト数が２パ
ルスであると、加算回路403の入力データとシフトレジ
スタ401の出力データとの基準位相からの位置が180度ず
れる。そこで、加算回路403の出力を平均化した後、極
性反転をすることにより疑似的に基準位相からの位置を
あわせている。
図におけるシフトレジスタ316,317および加算回路318,3
20より構成される信号を滑らかにする回路と同じ動作を
行う。異なるのは、シフトレジスタのシフト数が４パル
スから２パルスになっている点である。シフト数が２パ
ルスであると、加算回路403の入力データとシフトレジ
スタ401の出力データとの基準位相からの位置が180度ず
れる。そこで、加算回路403の出力を平均化した後、極
性反転をすることにより疑似的に基準位相からの位置を
あわせている。
以上のようにシフトレジスタのパルス数を短くするの
は、クロマ信号の帯域を必要以上に狭くしないためであ
る。メモリ312の書き込み側と読みだし側のクロマ信号
の帯域を比較すると、読みだし側の帯域が縮小比に応じ
て広くなる。例えば、縮小比が1/2であれば、読みだし
側は２倍の帯域となる。従って、この帯域を制限しすぎ
ないようにする必要がある。
は、クロマ信号の帯域を必要以上に狭くしないためであ
る。メモリ312の書き込み側と読みだし側のクロマ信号
の帯域を比較すると、読みだし側の帯域が縮小比に応じ
て広くなる。例えば、縮小比が1/2であれば、読みだし
側は２倍の帯域となる。従って、この帯域を制限しすぎ
ないようにする必要がある。
以上説明したように本発明は、第１のサンプリング手
段がサンプリングしたカラーサブキャリアを第２のサン
プリング手段で縮小率に合せて、カラーサブキャリアと
の位相関係を保ちながら抽出することにより、クロマ信
号の復調や周波数変換することなく縮小画を得ることが
でき、コストを削減できる効果があり、また、クロマ信
号を復調・変調する方式では復調時と変調時の色相合せ
が必要であるが、本発明ではその必要なく、調整工数が
削減できる効果もある。
段がサンプリングしたカラーサブキャリアを第２のサン
プリング手段で縮小率に合せて、カラーサブキャリアと
の位相関係を保ちながら抽出することにより、クロマ信
号の復調や周波数変換することなく縮小画を得ることが
でき、コストを削減できる効果があり、また、クロマ信
号を復調・変調する方式では復調時と変調時の色相合せ
が必要であるが、本発明ではその必要なく、調整工数が
削減できる効果もある。
第１図は本発明の映像縮小回路の第１の実施例を示すブ
ロック図、第２図は第１図の実施例の動作を示すタイム
チャート、第３図は第２の実施例を示すブロック図であ
る。第４図は、第１図，第３図に付加すると効果のある
ブロック図である。 101……Y/C分離回路、102……サブキャリア生成回路、1
03……４逓倍回路、104……ｍ進カウンタ、105……ゲー
ト回路、106……ｍ分周器、107……Y/C混合器、211,311
……A/D変換器、212,312……メモリ、213,313……書き
込み制御回路、214,314……読み出し制御回路、215,315
……D/A変換器、216……ローパスフィルタ、316,317…
…シフトレジスタ、318,320……加算器、319,321……平
均化回路、401,402……シフトレジスタ、403,406……加
算回路、404,407……平均化回路、405……極性反転回
路。
ロック図、第２図は第１図の実施例の動作を示すタイム
チャート、第３図は第２の実施例を示すブロック図であ
る。第４図は、第１図，第３図に付加すると効果のある
ブロック図である。 101……Y/C分離回路、102……サブキャリア生成回路、1
03……４逓倍回路、104……ｍ進カウンタ、105……ゲー
ト回路、106……ｍ分周器、107……Y/C混合器、211,311
……A/D変換器、212,312……メモリ、213,313……書き
込み制御回路、214,314……読み出し制御回路、215,315
……D/A変換器、216……ローパスフィルタ、316,317…
…シフトレジスタ、318,320……加算器、319,321……平
均化回路、401,402……シフトレジスタ、403,406……加
算回路、404,407……平均化回路、405……極性反転回
路。
Claims (1)
- 【請求項１】入力映像信号のクロマ成分をカラーサブキ
ャリアのｎ倍（ｎは３以上の整数）のサンプリング周波
数でサンプリングすることにより第１のデータ系列を得
る第１のサンプリング手段と、 映像の縮小率が1/m（ｍは２以上の整数）のとき第１の
データ系列をｎ個単位で区切ったデータセット系列から
ｍセット毎に１セットを抽出して第２のデータ系列を得
る第２のサンプリング手段と、 入力映像信号の輝度成分を前記サンプリング周波数の1/
mの周波数でサンプリングすることにより第３のデータ
系列を得る第３のサンプリング手段と、 第２および第３のデータ系列を一旦メモリに蓄積した
後、おのおののデータ系列を前記サンプリング周波数の
周波数サイクルで出力する出力手段とを有する映像縮小
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27288589A JP2503684B2 (ja) | 1988-10-31 | 1989-10-20 | 映像縮小回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-276464 | 1988-10-31 | ||
| JP27646488 | 1988-10-31 | ||
| JP27288589A JP2503684B2 (ja) | 1988-10-31 | 1989-10-20 | 映像縮小回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192272A JPH02192272A (ja) | 1990-07-30 |
| JP2503684B2 true JP2503684B2 (ja) | 1996-06-05 |
Family
ID=26550427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27288589A Expired - Fee Related JP2503684B2 (ja) | 1988-10-31 | 1989-10-20 | 映像縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503684B2 (ja) |
-
1989
- 1989-10-20 JP JP27288589A patent/JP2503684B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192272A (ja) | 1990-07-30 |
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