JP2500136B2 - ダブルメモリ方式のドツトプリンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビットイメージデー
タ作成用のメモリ（ＲＡＭ）を２つ備え、一方のメモリ
でビットイメージデータ（以下「印字データ」と称す
る）を作成しながら、もう一方のメモリで作成し終えた
印字データを印字部に転送することによって、印字デー
タ作成処理と印字データ転送処理とを並行して行なうダ
ブルメモリ方式のドットプリンタに関する。

【０００２】

【従来の技術】上記のようなダブルメモリ方式のドット
プリンタにおいて、印字データ作成処理と印字データ転
送処理を並行して行なうための従来の主な方式には、次
の２つの方式があった。

【０００３】（Ａ）ひとつの中央処理装置（ＣＰＵ）が
印字データ作成処理と印字データ転送処理をソフトウエ
アにより分割して行なう（以下「Ａ方式」と称す）。 （Ｂ）ＣＰＵの他にＤＭＡコントローラのような印字デ
ータ転送制御部を持ち、ＣＰＵは一方のメモリにて印字
データ作成処理を行なう。印字データ転送制御部は、転
送処理タイミングになったらＣＰＵの動作を中断させて
転送処理を行なう（以下「Ｂ方式」と称す）。

【０００４】Ａ方式の場合のシステムは、図５に示すよ
うにＣＰＵ１，ＲＯＭ２，第１のＲＡＭ３，第２のＲＡ
Ｍ４，印字部５，及びシステムバス６が最小構成とな
る。この方式は、構成が簡単なため最も安価にシステム
を構築できるという利点がある。しかし、１つのＣＰＵ
が印字データ作成処理と印字データ転送処理をともにソ
フトウエアで行なうため、処理時間が長くなるという欠
点がある。

【０００５】ドットプリンタの印字速度は年々高速化す
る傾向にあり、印字速度の重要なファクタである印字デ
ータ作成処理と印字データ転送処理に多くの時間を要す
ることは重大な欠点となる。以下に、このＡ方式につい
て具体的に説明する。

【０００６】図５において第１のＲＡＭ３と第２のＲＡ
Ｍ４はともに印字データを作成するためのメモリで、そ
の作成が終了した後はＲＡＭ上には印字データがビット
マップ状に形成される。システムバス６は、いわゆるア
ドレスバスとデータバス（この場合は１６ビット幅を例
にとる）に、メモリや周辺素子に対するリード（読み出
し要求）信号，ライト（書き込み要求）信号，チップセ
レクト（素子選択）信号等の各ラインから成り立ってい
る。

【０００７】ＣＰＵ１は中央処理装置であり、ＭＰＵ
（マイクロプロセッサユニット）やＭＣＵ（マイクロコ
ントローラユニット）と呼ばれる素子に対して、その周
辺にタイマ回路や割込み処理回路，チップセレクト信号
を生成するデコーダ回路，及びシステムバス６の各信号
を出力または入力する回路と、印字部５への制御信号を
出力または入力する回路等も含んだユニットである。

【０００８】ＲＯＭ２には、ＣＰＵ１を制御するシーケ
ンスを記述したプログラムを格納する。印字部５は、例
えば熱印字型ドットプリンタの場合、サーマルヘッド，
パラレル／シリアル変換シフトレジスタ，及びカウンタ
等により構成され、外部からのデータや信号によってサ
ーマルヘッドにシリアル形態の印字データを送った後、
ドライブ信号をサーマルヘッドに与えて印字するユニッ
トである。

【０００９】図６はこの印字部の具体例を示すブロック
図である。パラレル／シリアル変換シフトレジスタ（以
下単に「シフトレジスタ」という）８には、システムバ
ス６のうち１６ビット幅のデータバスが接続され、ＲＡ
Ｍ３又はＲＡＭ４から読み出された１６ビットのビット
イメージデータがデータバスに載ったとき、ＣＰＵ１か
らの信号ＬＯＡＤによりこのシフトレジスタ８にラッチ
される。

【００１０】この信号ＬＯＡＤは１６カウントカウンタ
９にも入力され、この時点よりこのカウンタ９からシフ
トレジスタ８とサーマルヘッド７に１６個のデータ転送
用クロックＣＬＫが出力される。なお、この明細書中で
信号名に付したアンダラインは負論理（ローアクティ
ブ）を意味し、図中ではオーバラインを付して示してい
る。

【００１１】これにより、シフトレジスタ８にラッチさ
れた印字データはこのデータ転送用クロックＣＬＫに同
期して１ビットずつシフトされ、サーマルヘッド７に出
力される。１６カウントカウンタ９が１６個のＣＬＫを
出力しているとき、ＣＰＵ１への信号ＲＤＹ／ＢＵＳＹ
はＢＵＳＹ状態である。

【００１２】１６個のＣＬＫを出力し終えると、信号Ｒ
ＤＹ／ＢＵＳＹはＲＥＡＤＹ状態となる。この信号ＲＤ
Ｙ／ＢＵＳＹはＣＰＵ１の割込み入力端子に接続されて
おり、ＲＥＡＤＹ状態になったときにＣＰＵ１に割込み
がかかり、ＣＰＵ１が再びＲＡＭ３又はＲＡＭ４から印
字データを読み出して、それをシフトレジスタ８に書き
込むことによって、次の１６ビット分の印字データがサ
ーマルヘッド７に書き込まれる。

【００１３】このようにして、サーマルヘッド７にその
ドット数分だけビットイメージデータが書き込まれたら
（サーマルヘッドのドット数が８００ドットであれば１
６ビットのイメージデータを８００÷１６＝５０回上記
の処理をくり返せばよい）、サーマルヘッド７にドライ
ブ信号であるＳＴＲＯＢＥを入力して、サーマルヘッド
７の抵抗体を加熱して印字する。これにより、１行に相
当するビットイメージが印字される。

【００１４】一方、用紙に印字データを印字するために
は、サーマルヘッド７へのＳＴＲＯＢＥ出力に合わせて
用紙を送る必要がある。このため、本例ではＣＰＵ１に
含まれるタイマによって割込みが起動されるようになっ
ており、この割込み処理によりＣＰＵ１は用紙を所定の
１ステップだけ送るように、図示しない紙送り機構に連
結されたステッピングモータを回転駆動させる。このと
き、次の１行印字のためのデータ転送を行なう。

【００１５】このように、サーマルヘッド７へのデータ
転送と用紙送りのためのステッピングモータの回転制御
は割込み処理で行なわれ、割込み処理ではない時間（す
なわちメインルーチンが動いている時間）にＣＰＵ１は
ＲＡＭ３又はＲＡＭ４上に印字データを作成する。一般
に、どのような印字データをメモリ上に作成するかはド
ットプリンタに接続されるホストシステムからのコマン
ドの内容による。

【００１６】ＣＰＵ１は、必要であればこのコマンドを
解釈した後に印字データをメモリ上に作成する。ＣＰＵ
１は上のような構成のシステムにおいて、まず第１のＲ
ＡＭ３上に印字データを作成する。これはメインルーチ
ンにより行なう。印字ページ１ページ分の印字データの
作成が終了したら割込み処理ルーチンによりＲＡＭ３に
作成された印字データの印字部５への転送とその印字を
行なうとともに、メインルーチンでは第２のＲＡＭ４上
に２ページ目の印字データの作成を行なう。

【００１７】１ページ目の印字とＲＡＭ４上の印字デー
タの作成がともに終了したら、再び割込み処理ルーチン
によって、ＲＡＭ４上に作成された印字データを印字部
５へ転送して印字する。同時にメインルーチンでＲＡＭ
３上に３ページ目の印字データの作成を始める。このよ
うに、ＲＡＭ３とＲＡＭ４の印字データ作成と印字デー
タ転送・印字の処理を交互に切り換えながら印字を進め
ていく。

【００１８】あるページの印字データ作成とその前のペ
ージの印字部５への転送（場合によっては印字も）を実
行しているときの、ＣＰＵ１の処理時間分割の様子を図
７に示す。実際には印字データ作成・転送以外の処理も
存在するが、ここではその図示及び説明は省略する。

【００１９】このＡ方式の場合、印字データ転送処理を
プログラムで行なっているため、ＣＰＵ１の実行時間の
かなりの部分をこれに要してしまう。図７における印字
データ転送時間がこれを表わしており（図７において、
「印字データ転送・印字」とある時間のうち印字の時間
は、サーマルヘッドにＳＴＲＯＢＥ信号を出力するだけ
なので印字データ転送時間に比べきわめて短い）、この
点が印字速度の低下につながっていた。

【００２０】なお、図７においては次ページの印字デー
タ作成処理を１行処理時間の一部に必ず含まれるように
しているが、印字データ作成処理は割込み処理ルーチン
実行時間の合間に実行させる処理であるから、制御の方
法によってはプリンタの印字速度を上げようとして、割
込み処理ルーチンによる印字データ転送・処理時間がほ
ぼ１行処理時間と一致するように、タイミングを設定す
ることもできる。

【００２１】しかし、そのようにすると、あるページの
印字が終わった後に次のページの印字データ作成のため
の時間が多くかかることになるだけである。プリンタは
このとき動きを止めてしまう。また、このような動きに
なるのでは、そもそもメモリを２つ持つことによって印
字と印字データの転送を同時に行なうというダブルメモ
リ方式の意図に反するものである。

【００２２】このようなことから、ダブルメモリ方式で
は、ある印字パターンを前提として１ページの印字が終
了するタイミングとほぼ同様のタイミングで、次のペー
ジの印字パターンの作成が終了するようにタイミングを
設定するのが望ましい。図７における印字データ作成の
時間はこのような考えのもとに設定している。このよう
な１行処理時間内における印字データ作成時間の考え
は、後述するＢ方式の場合（図１１）及びこの発明によ
る場合（図４）においても同様である。

【００２３】Ａ方式の特異な例は、印字部５の部分を他
のＣＰＵに置きかえる方法である。この場合に印字部５
が代替される構成を図８に示す。この図８に示すＣＰＵ
１０は、図５のＣＰＵ１（これがマスタＣＰＵとなる）
の制御下に置かれるスレーブＣＰＵである。このスレー
ブＣＰＵ１０の下には、スレーブバス１１（図５のシス
テムバス６に相当）が配置され、プログラム格納用のＲ
ＯＭ１２，データ格納用のＲＡＭ１３，及び図６に示し
た印字部に相当する印字部１４が接続される。

【００２４】この構成では、マスタＣＰＵ１によりＲＡ
Ｍ３又はＲＡＭ４から転送されたデータは、一旦スレー
ブＣＰＵ１０に入力された後ＲＡＭ１３に格納されて、
ＣＰＵ１０の制御により印字部１４へ送られる。図５の
印字部５をこのような構成にする理由は、図５の構成で
はＣＰＵ１が１つしかないため、紙送り制御や印字制御
だけでなく、その他のセンサやキースイッチ，ソレノイ
ド等のアクチュエータの処理も全てこのＣＰＵ１で行な
うことになり、ＣＰＵ１の制御内容の多さがプリンタの
印字速度を落とす原因になってしまうためである。

【００２５】図５＋図８の構成をとり、アクチュエータ
の制御を全てスレーブＣＰＵ１０にもたせることによ
り、プリンタ全体の処理速度を上げることができる。し
かしこの場合においても、マスタＣＰＵ１に注目して考
えれば、図７に示したようにソフトウエアが印字データ
作成処理と印字データ転送処理をともに行なうため、上
述のＡ方式における欠点は避けがたい。

【００２６】次にＢ方式は、印字データ転送処理制御部
をＣＰＵの周辺に持ち、転送処理をソフトウエアで行な
わずにこの印字データ転送制御部を用いて行なうことに
よって転送処理を高速化させ、Ａ方式の欠点を是正しよ
うとしたものである。この場合のシステム構成は図９に
示すようになっており、図５に示したＡ方式の構成に、
専用の回路あるいは専用のデータ転送用の素子で構成さ
れた印字データ転送制御部１５が加わる。

【００２７】この印字データ転送制御部１５は、例えば
ＤＭＡコントローラのような素子であったり、同様の機
能をもつゲートアレイであったりする。第１のＲＡＭ３
又は第２のＲＡＭ４に印字データが作成されて、印字部
５への印字データ転送が可能になったとき、ＣＰＵ１は
印字データ転送制御部１５に転送すべきデータが格納さ
れているＲＡＭ３又はＲＡＭ４の先頭アドレスとそのデ
ータ量を送り、転送処理開始を信号またはコマンドで指
示する。

【００２８】印字データ転送制御部１５は、この指示を
受けるとＣＰＵ１にシステムバス６を使用する権利を要
求する信号を出し、ＣＰＵ１がそれに応じたらＣＰＵ１
の制御を介さずにＲＡＭ３又はＲＡＭ４の所定領域から
印字データを直接印字部５に転送する。この間ＣＰＵ１
はシステムバス６が使えないため止まっている。このデ
ータの転送が終了したら、ＣＰＵ１がシステムバス６の
使用を再開して印字データの作成を行なう。すなわち、
印字データの作成はＣＰＵ１のソフトウエアが、印字デ
ータの転送は印字データ転送制御部１５がそれぞれ行な
う。

【００２９】このＢ方式では、Ａ方式においてソフトウ
エアで行なっていた印字データ転送を、印字データ転送
制御部１５という専用の回路または専用の素子で行なう
ため印字データ転送処理に要する時間がＡ方式に比べて
短くなるという利点がある。

【００３０】しかしながら、上述の説明でも分かるよう
に、印字データ転送処理を行なっている間はＣＰＵ１の
動作が止まっている。本来この時間帯にＣＰＵ１を動作
させればさらにプリンタ全体の性能を上げられるにもか
かわらず、ＣＰＵ１の動作を妨げねばならず、このため
にプリンタの印字速度の限界を生じさせていたことがこ
の方式の最大の欠点であった。

【００３１】以下にこのＢ方式について、さらに具体的
に説明する。図９において、ＣＰＵ１，システムバス
６，ＲＯＭ２，ＲＡＭ３及びＲＡＭ４は図５におけるも
のと同じである。図９における印字部５は図６に示した
ものとほぼ同様であるが、この場合は、図５の構成にお
いてＣＰＵ１と接続されていた信号ＬＯＡＤとＲＤＹ／
ＢＵＳＹのラインは印字データ転送制御部１５と接続さ
れる。

【００３２】信号ＳＴＲＯＢＥのラインはこの例ではＣ
ＰＵ１に接続されるが、他の例として印字データ転送制
御部１５にゲートアレイ等を用いて、印字データの転送
後自動的に印字部５へ信号ＳＴＲＯＢＥを出力するよう
構成されているような場合には、この信号ラインは印字
データ転送制御部１５に接続されるようにすることも可
能である。

【００３３】ここでは、印字データ転送制御部１５とし
て、図１０に示すような信号を有するＤＭＡコントロー
ラ（以下「ＤＭＡＣ」と略称する）を用いるものとす
る。図１０において、信号ＨＬＤＲＱ（ホールドリクエ
スト）はシステムバス６をＤＭＡＣ１５が専有すること
をＣＰＵ１に要求し、その許可を得る信号である。

【００３４】ＣＰＵ１がそれに応じたとき、信号ＨＬＤ
ＡＫ（ホールドアクノリッジ）がＣＰＵ１から返ってき
て、その後ＤＭＡＣ１５はシステムバス６に信号を出力
しながらＲＡＭ３又はＲＡＭ４から印字部５に印字デー
タを送る。ＣＰＵ１から信号ＨＬＤＡＫが返ってきてか
らＤＭＡＣ１５からの信号ＨＬＤＲＱがＯＦＦされるま
でＣＰＵ１の動作は停止する。

【００３５】印字データ転送が終了したら、ＤＭＡＣ１
５は信号ＨＬＤＲＱをＯＦＦにしてシステムバス６の専
有権をＣＰＵ１に戻し、印字データ転送終了を知らせる
信号ＤＯＮＥをＣＰＵ１に割込み要求信号として出力す
るものとする。また、信号ＩＯＷＲは、メモリ（ＲＡＭ
３，４）からシステムバス６に読み出したデータを他の
外部素子に書き込むための信号で、この場合は印字部５
のＬＯＡＤと接続される。また、信号ＴＲＧは外部素子
よりＤＭＡＣ１５での転送を再開させるための信号であ
り、この場合は印字部５のＲＤＹ／ＢＵＳＹと接続され
る。

【００３６】図９と図１０に基づいてこのＢ方式を説明
する。ＣＰＵ１はまずＲＡＭ３上に印字データを作成す
る。これはメインルーチンにより行なう。印字ページ１
ページ分の印字データの作成が終了したら、ＤＭＡＣ１
５に対してシステムバス６を介して、印字データが格納
されるＲＡＭ３の先頭アドレスと印字ライン１行に相当
するデータ量情報を出力した後、ＤＭＡＣ１５に対して
ＤＭＡ制御を行なうように指示する。

【００３７】ＤＭＡ制御とはすなわち、ＣＰＵ１を介さ
ずにメモリ（ＲＡＭ３，４）のデータを印字部５にＤＭ
ＡＣ１５が直接転送する処理のことである。ＤＭＡＣ１
５はこの指示を受け、既述したようにＣＰＵ１へ信号Ｈ
ＬＤＲＱを出力する。そして、ＣＰＵ１からの信号ＨＬ
ＤＡＫが返ってきたら、システムバス６上にＲＡＭ３の
アドレス情報とリード信号を出力して、システムバス６
上にＲＡＭ３の該当するデータを読み出し、次に印字部
５へ信号ＩＯＷＲを出力して、そのデータを印字部５の
シフトレジスタ８（図６）にラッチさせる。

【００３８】このタイミングから、Ａ方式の場合に図６
によって説明したようにサーマルヘッド７に１６ビット
のデータが転送され、その転送が終了したら信号ＲＤＹ
／ＢＵＳＹがＲＥＡＤＹ状態となる。信号ＲＤＹ／ＢＵ
ＳＹはＤＭＡＣ１５の信号ＴＲＧに接続されているた
め、この信号の入力を受けてＤＭＡＣ１５はＲＡＭ３の
アドレス情報を次に進めて、再びＲＡＭ３からデータを
とり出して印字部５へ送る。

【００３９】このように、ＲＡＭ３からデータをとり出
して印字部５へのデータ転送を繰り返して、予め設定さ
れていた印字１行に相当するデータ量分を印字部５へ転
送し終えたら、ＣＰＵ１へ出力していた信号ＨＬＤＲＱ
をＯＦＦにし、信号ＤＯＮＥを出力する。この時点で、
ＣＰＵ１はシステムバス６の専有権をもつが、信号ＤＯ
ＮＥはＣＰＵ１の割込み要求と判断されるように構成さ
れているため、割込みルーチンが走り、印字部５へ信号
ＳＴＲＯＢＥを出力して１行分の印字を行なう。

【００４０】この後一定時間たつと、紙送りのためのタ
イマ割込みルーチンが起動され、図示しない紙送り用ス
テッピングモータが１ステップ分回転される。ここで再
びＤＭＡＣ１５に次の行に相当するＲＡＭ３のアドレス
情報と印字１行分に相当するデータ数を指示する。この
ように、ＤＭＡＣ１５に指示をするため及びステッピン
グモータを回転させるために割込み処理ルーチンが動く
が、メインルーチンではＲＡＭ４上に２ページ目の印字
データを作成する。

【００４１】こうして、ＲＡＭ３上の１ページ目の印字
データの転送及び印字と、ＲＡＭ４上における２ぺージ
目の印字データの作成がともに終了したら、ＲＡＭ４上
の２ページ目の印字データの転送・印字と並行して、Ｒ
ＡＭ３上に３ページ目の印字データを作成する。この場
合、ＣＰＵ１からＤＭＡＣ１５に指示するメモリのアド
レスが第１のＲＡＭ３のアドレスではなく第２のＲＡＭ
４のアドレスとなるだけで、その他の処理は前述内容と
同じである。

【００４２】したがって、Ａ方式と同じように印字デー
タの作成と印字データの転送・印字を、その対象となる
ＲＡＭを切り換えながら印字を進めていく。Ａ方式と異
なるのは、Ａ方式では印字データの転送をＣＰＵ１のソ
フトウエアが行なっていたのに対して、Ｂ方式では印字
データ転送制御部（ＤＭＡＣ）１５という専用の回路ま
たは素子を使うことによって、転送のために要する時間
が短くなり、全体としての処理時間が短くなるというこ
とである。

【００４３】このときのＣＰＵ１の処理時間分割の様子
を図１１に示す。Ａ方式の場合を図示した図７と比較す
ることによりＢ方式の特徴がわかる。図１１では図７と
同じく横軸を時間軸としているが、処理時間を示す矢印
の長さは図７と相対比較が出来るように示している。

【００４４】すなわち図１１から分かるように、ＣＰＵ
１はメインルーチンではＡ方式と同様に印字データ作成
を行なうが、割込みルーチンでは１行分の印字（すなわ
ち、印字部への信号ＳＴＲＯＢＥの出力とステッピング
モータ回転処理）とＤＭＡＣ１５への指示のみ行なう。
印字データのＲＡＭ３又はＲＡＭ４から印字部５への転
送はＤＭＡＣ１５によって行なう。

【００４５】ＤＭＡＣ１５という専用の素子を使うた
め、印字とＤＭＡＣ１５への指示と印字データの転送と
いう３つの処理時間を合計しても図７のソフトウエアで
行なう印字データ転送・印字処理時間よりも短くなる。
したがって、１行の処理時間もＡ方式の場合より短くな
る。

【００４６】しかしながら、図１１に破線で示すよう
に、ＤＭＡＣ１５の動作中はＣＰＵ１はＤＭＡＣ１５に
システムバス使用権を奪われているため、この時間はＣ
ＰＵ１の動作が停止してしまう。すなわち、ＣＰＵ１の
処理効率を下げていることになる。これがＢ方式の欠点
である。

【００４７】

【発明が解決しようとする課題】上述したように、現在
主流となっているＡ方式及びＢ方式では、ソフトウエア
による印字データ転送に時間がかかったり、あるいはＤ
ＭＡＣのような印字データ転送制御部を使うため、その
動作中はＣＰＵの動作を停止させなければならないとい
う問題点があった。プリンタ全体の処理効率を上げてプ
リンタの印字速度を上げようとしても、これらの各方式
では上記の欠点により、いずれも印字速度をあまり上げ
られなかった。

【００４８】この発明はこのような問題に鑑みてなされ
たものであり、ソフトウエアを使わずに、且つＣＰＵの
動作を止めずに印字データの転送を行なえるようにする
ことによって、プリンタ全体の処理効率を上げて印字速
度をさらに上げることを目的とする。

【００４９】

【課題を解決するための手段】この発明は上記の目的を
達成するため、次の（１）乃至（１２）によって構成さ
れたダブルメモリ方式のドットプリンタを提供する。

【００５０】（１）プログラムを格納するＲＯＭ、
（２）ＲＯＭに接続されるシステムバス、（３）ビット
イメージデータ作成用の第１のＲＡＭ、（４）ビットイ
メージデータ作成用の第２のＲＡＭ、（５）用紙にビッ
トイメージを印字する印字部、

【００５１】（６）第１のＲＡＭ及び第２のＲＡＭから
印字部に作成されたビットイメージデータを転送するた
め、第１のＲＡＭ，第２のＲＡＭ及び印字部に信号を出
力する印字データ転送制御部、（７）印字部と印字デー
タ転送制御部に接続されるグラフィックバス、（８）第
１のＲＡＭとシステムバスとの間に配置される第１のシ
ステムバス接続切換回路、

【００５２】（９）第１のＲＡＭとグラフィックバスと
の間に配置される第１のグラフィックバス接続切換回
路、（１０）第２のＲＡＭとシステムバスとの間に配置
される第２のシステムバス接続切換回路、（１１）第２
のＲＡＭとグラフィックバスとの間に配置される第２の
グラフィックバス接続切換回路、

【００５３】（１２）上記システムバスに接続されて上
記ＲＯＭに格納されたプログラムに従って動作し；上記
第１のＲＡＭでビットイメージデータを作成するときに
は、該第１のＲＡＭとシステムバスを接続させてグラフ
ィックバスを切り離し、同時に上記第２のＲＡＭに作成
されたビットイメージデータを印字部へ転送するために
該第２のＲＡＭとグラフィックバスを接続させてシステ
ムバスを切り離し、上記第２のＲＡＭでビットイメージ
データを作成するときには、該第２のＲＡＭとシステム
バスを接続させてグラフィックバスを切り離し、同時に
上記第１のＲＡＭに作成されたビットイメージデータを
印字部へ転送するために該第１のＲＡＭと前記グラフィ
ックバスを接続させてシステムバスを切り離すために；
上記第１のシステムバス接続切換回路と第１のグラフィ
ックバス接続切換回路と第２のシステムバス接続切換回
路と第２のグラフィックバス接続切換回路と印字データ
転送制御部とをそれぞれ制御する中央処理装置、

【００５４】また、上記の（１１）までの構成に次の
（１２′），（１３）及び（１４）を加えた構成におい
ても同等の効果を得ることができる。（１２′）印字デ
ータ転送制御部とシステムバスとの配置される第３のシ
ステムバス接続切換回路、（１３）印字データ転送制御
部とグラフィックバスとの間に配置される第３のグラフ
ィックバス接続切換回路、

【００５５】（１４）上記（２）のシステムバスに接続
されて上記（１）のＲＯＭに格納されたプログラムに従
って動作し、上記第１のシステムバス接続切換回路と第
１のグラフィックバス接続切換回路と第２のシステムバ
ス接続切換回路と第２のグラフィックバス接続切換回路
と第３のシステムバス接続切換回路と第３のグラフィッ
クバス接続切換回路と印字データ転送制御部とをそれぞ
れ制御する中央処理装置。

【００５６】

【作用】この発明によるダブルメモリ方式のドットプリ
ンタおいては、バスを印字データ作成用のシステムバス
と印字データ転送用のグラフィックバスに分け、第１，
第２のＲＡＭとこれらのバスとの接続を、ＣＰＵが第
１，第２のシステムバス接続切換回路及び第１，第２の
グラフィックバス接続切換回路、あるいはさらに第３の
システムバス接続切換回路と第３のグラフィックバス接
続切換回路をそれぞれ適時に制御して切り換えることに
より、一方のＲＡＭでＣＰＵが印字データの作成を行な
いながら、同時にもう一方のＲＡＭから既に作成された
印字データを印字データ転送制御部が印字部へ転送する
ことができる。

【００５７】そのため、これまでＣＰＵがそのソフトウ
エアで実行していたり、ＣＰＵの動作を止めて実行して
いた印字データの転送処理を、印字データ転送制御部が
ＣＰＵの動作と同時に並行して行なうことができ、ＣＰ
Ｕが印字データ転送処理に携わる時間が非常に短くなる
のでＣＰＵの処理効率が大きく向上し、プリンタの印字
速度を大幅に高めることができる。

【００５８】

【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。まず、この発明の第１実施例（請求項
１に対応する）を図１及び図２によって説明する。図１
はそのシステム構成を示すブロック図である。なお、図
９と対応する部分には同一の符号を付してあり、それら
の説明は省略する。

【００５９】このドットプリンタでは、システムバス６
とは別にグラフィックバス２０を設け、印字データ転送
回路（ＲＡＭ３，４と印字データ転送制御部２５によ
る）と印字部５をそのグラフィックバス２０と接続す
る。なお、このグラフィックバスの構成は、前述したシ
ステムバスの構成と同様にアドレスバス，データバス，
チップセレクト信号及びライト信号のライン等からな
る。

【００６０】そして、第１のＲＡＭ３と第２のＲＡＭ４
にはシステムバス６及びグラフィックバス２０を直接つ
ながず、それぞれシステムバス接続切換回路（以下「Ｓ
ＢＣ」と略称する）２１，２２及びグラフィックバス接
続切換回路（以下「ＧＢＣ」と略称する）２３，２４を
介して接続するようになっている。

【００６１】すなわち、第１のＲＡＭ３はＳＢＣ２１を
介してシステムバス６に、ＧＢＣ２３を介してグラフィ
ックバス２０にそれぞれ接続され、第２のＲＡＭ４はＳ
ＢＣ２２を介してシステムバス６に、ＧＢＣ２４を介し
てグラフィックバス２０にそれぞれ接続される。

【００６２】図示してはいないが、これらのバス接続切
換回路２１〜２４はＣＰＵ１からの信号により接続又は
切り離しを制御できるように構成されており、この各回
路は出力をハイインピーダンスに制御可能なバスバッフ
ァＩＣやアナログスイッチ、あるいはこれらと同等の機
能をもつ素子により実現される。

【００６３】印字データ転送制御部２５はグラフィック
バス２０に直接接続される。そして、例えば図２に示す
ように構成された回路を用いる。この図２に示す印字デ
ータ転送制御部２５に対して、ＣＰＵ１はまず印字デー
タが第１のＲＡＭ３に入っているか第２のＲＡＭ４に入
っているかを、ＲＡＭ選択信号によって知らせる。

【００６４】それにより、内部に固定情報として格納さ
れている第１のＲＡＭの印字データ格納先頭アドレスか
又は第２のＲＡＭの印字データ格納先頭アドレスがマル
チプレクサ２６によって選択される。同時に、そのアド
レスがラッチ回路２７によってアドレスカウンタ２８に
対してその初期値としてラッチされる。この状態でＣＰ
Ｕ１から転送開始信号が送られると、ＯＲ回路３１を介
して１行ワード数カウンタ２９（Ａ方式の詳細説明で述
べたように、サーマルヘッドのドット数が８００ドット
でバス幅が１６ビットであれば５０をカウントする）が
初期値にセットされる。

【００６５】このカウンタ２９は、印字部５からのシフ
トレジスタ８（図６）への転送完了信号ＲＤＹ／ＢＵＳ
ＹがＲＥＡＤＹ状態になったタイミングでカウントダウ
ンされて、アドレスカウンタ２８をカウントアップす
る。これに同期して、タイミング生成回路３４からＲＡ
Ｍ３又は４へのリード信号と印字部５への信号ＩＯＷＲ
（これが印字部５のＬＯＡＤに接続される）を出力す
る。このため、ＲＡＭ３又は４から読み出されたデータ
はその時点ですぐ印字部５のシフトレジスタ８に書き込
まれる。

【００６６】この動作をくり返し、１行ワード数カウン
タ２９がクロック生成回路３０からのクロックパルスに
よりカウントダウンされてキャリが発生し、キャリフリ
ップフロツプ（Ｆ／Ｆ）３２がセットされると、これが
ＣＰＵ１へのＤＯＮＥ信号となり、ＣＰＵ１はこれによ
って１行の転送が終了したと判断することができる。こ
のキャリは、ＡＮＤ回路３３を介してクロック生成回路
３０からのクロックパルスのタイミングでタイミング生
成回路３４にも入力し、リード信号と信号ＩＯＷＲの出
力を停止させる。

【００６７】以上の説明から、図２のような構成をもつ
回路は図１０に示したＤＭＡＣ１５と同様の機能をも
ち、例えばゲートアレイ等でこの回路を構成すればよい
し、また、第１のＲＡＭ３の印字データ格納先頭アドレ
スや第２のＲＡＭ４の印字データ格納先頭アドレス及び
１行ワード数のデータも、スイッチ等を使うことにより
可変し得るような構成にできる。

【００６８】さらに、図１の構成にそのままあてはまる
印字データ転送制御部２５の例は、ＭＣＵである。図示
しないシリアル通信線を想定して、ＣＰＵ１と印字デー
タ転送制御部２５のＭＣＵを接続し、ＣＰＵ１は印字デ
ータ転送に先立って印字データが格納されているＲＡＭ
３又はＲＡＭ４の先頭アドレスと転送ワード数を送った
後、転送指示をそのＭＣＵに与えればよい。

【００６９】ＭＣＵは、この指示に従ってグラフィック
バス２０にメモリの先頭アドレスとリード信号として所
定の信号を出力すると同時に、印字部５へも信号ＩＯＷ
Ｒを出力する。そして、印字部５よりＲＤＹ／ＢＵＳＹ
がＲＥＡＤＹ状態となった信号を受けて、アドレスをカ
ウントアップして転送を繰り返す。こうして、１行の転
送が終了したら、ＣＰＵ１にＤＯＮＥ信号を出力する。

【００７０】このように印字データ転送制御部２５をＭ
ＣＵで実現させても、図１に示す実施例はそのままあて
はまる。特にＭＣＵを用いる場合には、その処理内容に
柔軟性をもたせることができるため、上記処理や内容の
他にＣＰＵ１で行なっていた印字処理をさせることもで
きる。このときは、ＣＰＵ１にＤＯＮＥ信号を出力する
前にサーマルヘッド７（図６）へＳＴＲＯＢＥを出力す
る。したがって、ＣＰＵ１はＤＯＮＥ信号が入力された
とき、ＭＣＵによって１行分の印字データの転送と印字
が終了した状態であると判断することになる。

【００７１】次に、この発明の第２実施例（請求項２に
対応する）について説明する。図３はこの第２実施例に
よるドットプリンタのシステム構成を示すブロック図で
あり、図１に示した第１実施例のシステム構成と異なる
のは、印字データ転送制御部１５として図９に示した前
述のＢ方式の例と同様なＤＭＡコントローラ（ＤＭＡ
Ｃ）を使用し、その印字データ転送制御部１５とシステ
ムバス６及びグラフィックバス２０との間に、それぞれ
システムバス接続切換回路（ＳＢＣ）３５とグラフィッ
クバス接続切換回路（ＧＢＣ）３６を設け、ＣＰＵ１か
らの選択によりＣＰＵ１と印字データ転送制御部１５と
を接続できるようにして、印字データが格納されている
メモリ（ＲＡＭ３又は４）の先頭アドレスと転送ワード
数やその他必要な情報をＣＰＵ１から直接指示するよう
にした点だけである。

【００７２】したがって、この実施例の印字データ転送
制御部（以下「ＤＭＡＣ」という）１５のアドレスバ
ス，データバス，コントロールバスは、直接システムバ
ス６又はグラフィックバス２０にではなくＳＢＣ３５及
びＧＢＣ３６に接続される。また、ＤＭＡＣ１５から出
力される信号ＨＬＤＲＱはそのままＤＭＡＣ１５のＨＬ
ＤＡＫに入力されるようにする。

【００７３】図３において、ＣＰＵ１はまず第１のＲＡ
Ｍ３上に印字データを作成するため、ＳＢＣ２１，ＳＢ
Ｃ２２，ＳＢＣ３５を接続状態にし、ＧＢＣ２３，ＧＢ
Ｃ２４，ＧＢＣ３６を非接続状態にする。これをメイン
ルーチンが行なう。ＲＡＭ３上に印字ページ１ページ分
の印字データの作成が終了したら、ＤＭＡＣ１５に対し
て印字データが格納されたＲＡＭ３の先頭アドレスと印
字ライン１行に相当するデータ量情報を出力し、次いで
ＤＭＡ制御を行なうよう指示する。

【００７４】この直後にＣＰＵ１はＳＢＣ２１，ＳＢＣ
３５を非接続状態にし、ＧＢＣ２３とＧＢＣ３６を接続
状態にする。これによって、ＤＭＡＣ１５はＣＰＵ１へ
信号ＨＬＤＲＱを出力するが、その信号は前述したよう
にＤＭＡＣ１５のＨＬＤＡＫに入力されるから、すぐＤ
ＭＡ制御を開始する。

【００７５】ＤＭＡＣ１５は、ＧＢＣ３６を介してグラ
フィックバス２０上にＲＡＭ３のアドレス情報とリード
信号を出力して、前述したＢ方式の場合と同様にＲＡＭ
３上に作成された印字データを印字部５に送り、これを
繰り返して印字データ１行分を印字部５へ送り終える。
この状態でＣＰＵ１へＤＯＮＥ信号を送る。ＣＰＵ１に
この信号が入力されることにより割込み処理ルーチンが
走って、印字部５へ信号ＳＴＲＯＢＥを出力して１行分
の印字を行なう。その後一定時間たつと紙送りのための
タイマ割込みルーチンが起動され紙送り用ステッピング
モータが１ステップ分回転される。

【００７６】ここで、ＣＰＵ１は再びＳＢＣ３５を接続
状態にして、ＧＢＣ３６を非接続状態にし、ＤＭＡＣ１
５へ次の印字行に相当するＲＡＭ３のアドレス情報と印
字１行分に相当するデータ数を指示した後、再びＤＭＡ
制御を指示する。その後ＣＰＵ１は、ＳＢＣ３５を非接
続状態にしてＧＢＣ３６を接続状態にする。このように
して、ＲＡＭ３上に作成された１ページ分の印字データ
を印字部に転送して印字した後、紙を１ステップ分送
る。このときＣＰＵ１はＳＢＣ２２を介してメインルー
チンでＲＡＭ４上に２ページ目の印字データを作成す
る。

【００７７】ＲＡＭ３上に作成された１ページ目の印字
データの印字と、ＲＡＭ４上への２ページ目の印字デー
タの作成がともに終了したら、ＳＢＣ２１とＧＢＣ２４
を接続状態にし、ＧＢＣ２３とＳＢＣ２２を非接続状態
にする。これにより、ＲＡＭ４上に作成された印字デー
タの印字と、ＲＡＭ３上への３ページ目の印字データの
作成を行なう。

【００７８】このようにして、ＲＡＭ３で印字データを
作成するときには、ＲＡＭ４に既に作成されている印字
データをＤＭＡＣ１５を介して印字部５へ送って印字す
る。また、ＲＡＭ４上で印字データを作成するときに
は、ＲＡＭ３上に既に作成されている印字データをＤＭ
ＡＣ１５を介して印字部５へ送って印字する。

【００７９】以上のような制御を実現するため、ＣＰＵ
１はＳＢＣ２１，２２，３５及びＧＢＣ２３，２４，３
６の接続／非接続状態を切り換える。対象を印字データ
に限って考えれば、システムバス６は印字データを作成
するため及びＤＭＡＣ１５に印字データ転送指示情報を
出力するために使われるバスであり、グラフィックバス
２０は作成された印字データを印字部５へ転送するため
に使われるバスである。

【００８０】ＣＰＵ１はシステムバス６を用いて印字デ
ータを作成し、同時にグラフィックバス２０を用いて作
成された印字データを印字部５に送って印字する。そし
て、システムバス６と接続するかグラフィックバス２０
と接続するかを切り換えるのがＳＢＣ２１，２２，３５
及びＧＢＣ２３，２４，３６である。

【００８１】この実施例におけるＣＰＵ１の処理時間分
割の様子を図４に示す。これを従来のＢ方式の場合を図
示した図１１と比較することにより、この発明の特徴が
わかる。図４では図１１と同じく横軸を時間軸としてい
るが、処理時間を示す矢印の長さは図１１と相対比較が
できるようにしている。すなわち図４に示されるよう
に、Ｂ方式の場合と同様にＣＰＵ１のメインルーチンで
は印字データの作成を行ない、割込み処理ルーチンでは
１行分の印字とＤＭＡＣ１５への指示を行なう。

【００８２】Ｂ方式と大きく異なるのは、Ｂ方式の場合
にはＤＭＡＣ１５による印字データ転送の際にＣＰＵ１
の動作を停止させていた（図１１に破線部矢印で示す）
のに対し、この実施例では、印字データ作成と印字デー
タ転送を並行して行なうため、ＣＰＵ１を全く停止させ
ずにすべての処理を実行できる。

【００８３】これは、バス接続切換回路（各ＳＢＣ及び
ＧＢＣ）を制御することによって、印字データ作成時に
はシステムバス６、印字データ転送時にはグラフィック
バス２０と、用途によってバスを２種類に分け、印字デ
ータ作成と印字データ転送を同時に並行して行なえるよ
うにしたためである。こうすることにより、図１１と比
較しても分かるように、ＣＰＵ１の停止期間がない分だ
け１行の処理時間がさらに短くなり、ＣＰＵの処理効率
が大きく向上する。これがこの発明の最大の利点であ
る。

【００８４】なお、図４ではＣＰＵ１による各ＳＢＣ及
びＧＢＣの接続／非接続処理の時間が示されていない
が、ＣＰＵ１に含まれる入出力素子の論理を変えるだけ
でその処理が可能なため、これに要する時間は印字処理
やＤＭＡＣ１５への指示，印字データ作成，印字データ
転送等の処理に比べて一般に非常に短い。したがって、
図４及びその説明ではこの時間を省略している。

【００８５】また、図４では印字データ転送制御部とし
てＤＭＡＣを用いた場合におけるＣＰＵ１の処理時間の
様子を説明しているが、ＤＭＡＣを使わずに、既述した
他の構成の印字データ転送制御部を用いた第１実施例の
場合も、図４及びその説明がそのままあてはまる。

【００８６】さらに、これまでの説明においては、第１
のＲＡＭ３をシステムバス６に接続しているときは、第
２のＲＡＭ４はグラフィックバス２０に接続し、第１の
ＲＡＭ３をグラフィックバス２０に接続しているとき
は、第２のＲＡＭ４はシステムバス６に接続しているよ
うに記述したが、これは印字データ作成処理と印字デー
タ転送処理を同時に行なっている場合のことであって、
他の場合には電気的に悪影響のない範囲で、両方のＲＡ
Ｍ３，４がシステムバス６あるいはグラフィックバス２
０にともに接続されていてもかまわない。

【００８７】例えば、ＲＡＭ３において実行している印
字データ作成処理が終了する前に、ＲＡＭ４からの印字
部５への印字データ転送が終了したら、ＲＡＭ４をグラ
フィックバスから切り離してシステムバス６に接続して
もよい。印字データ転送制御部であるＤＭＡＣ１５につ
いても同様で、制御上問題のないタイミングでシステム
バス６あるいはグラフィックバス２０に適時切り換えて
もよい。

【００８８】このような、印字データ作成と印字データ
転送に関わる時期以外のバスの切換えタイミングについ
ては、この発明の趣旨とは関係なく、この発明を限定す
るものではない。

【００８９】

【発明の効果】以上説明してきたように、この発明によ
るドットプリンタは、バスを印字データ作成用のシステ
ムバスと印字データ転送用のグラフィックバスに分け、
第１，第２のＲＡＭとこれらのバスとの接続をＣＰＵが
適時に切り換えることにより、一方のＲＡＭでＣＰＵが
印字データの作成を行ないながら、同時に印字データ転
送制御部が、もう一方のＲＡＭから既に作成された印字
データを印字部へ転送するという処理形態をとることが
できる。

【００９０】このため、これまでＣＰＵがそのソフトウ
エアで実行していたり、ＣＰＵの動作を止めて実行して
いた印字データの転送処理を、印字データ転送制御部が
ＣＰＵの動作と同時に並行して行なうことができ、ＣＰ
Ｕが印字データ転送処理に携わる時間が非常に短くなっ
た。それによって、プリンタ全体から見たＣＰＵの処理
効率が大きく向上し、プリンタの印字速度を大幅に向上
させることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例のシステム構成を示すブ
ロック図である。

【図２】図１における印字データ転送制御部２５の具体
的な回路構成例を示すブロック図である。

【図３】この発明の第２実施例のシステム構成を示すブ
ロック図である。

【図４】この第２実施例におけるＣＰＵ１の処理時間分
割の様子を示す説明図である。

【図５】従来のＡ方式の場合のドットプリンタのシステ
ム構成を示すブロック図である。

【図６】図５における印字部５の回路構成例を示すブロ
ック図である。

【図７】図５におけるＣＰＵ１の処理時間分割の様子を
示す説明図である。

【図８】図５における印字部５の部分を他のＣＰＵに置
き換える場合の例を示すブロック図である。

【図９】従来のＢ方式の場合のドットプリンタのシステ
ム構成を示すブロック図である。

【図１０】図９における印字データ転送制御部１５とし
てＤＭＡＣを使用する場合の各入出力信号の説明図であ
る。

【図１１】図９におけるＣＰＵ１の処理時間分割の様子
を示す説明図である。

【符号の説明】

１ 中央処理装置（ＣＰＵ） ２ プログラム格
納用のＲＯＭ ３ 第１のＲＡＭ ４ 第２のＲＡＭ ５ 印字部 ６ システムバス ７ サーマルヘッド ８ パラレル／シリアル
変換シフトレジスタ ９ １６カウントカウンタ １５ 印字データ転送
制御部（ＤＭＡＣ） ２０ グラフィックバス ２１，２２，３５ システムバス接続切換回路（ＳＢ
Ｃ） ２３，２４，３６ グラフィックバス接続切換回路（Ｇ
ＢＣ） ２５ 印字データ転送制御部 ２６ マルチプレ
クサ ２７ ラッチ回路 ２８ アドレスカ
ウンタ ２９ １行ワード数カウンタ ３０ クロック生
成回路 ３２ キャリフリップフロップ ３４ タイミング
生成回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 次の（１）乃至（１２）によって構成さ
   れたことを特徴とするダブルメモリ方式のドットプリン
   タ。 （１）プログラムを格納するＲＯＭ、（２）ＲＯＭに接
   続されるシステムバス、（３）ビットイメージデータ作
   成用の第１のＲＡＭ、（４）ビットイメージデータ作成
   用の第２のＲＡＭ、（５）用紙にビットイメージを印字
   する印字部、（６）前記第１のＲＡＭ及び第２のＲＡＭ
   から前記印字部に作成されたビットイメージデータを転
   送するため、前記第１のＲＡＭ，第２のＲＡＭ及び印字
   部に信号を出力する印字データ転送制御部、（７）前記
   印字部と印字データ転送制御部に接続されるグラフィッ
   クバス、（８）前記第１のＲＡＭとシステムバスとの間
   に配置される第１のシステムバス接続切換回路、（９）
   前記第１のＲＡＭとグラフィックバスとの間に配置され
   る第１のグラフィックバス接続切換回路、（１０）前記
   第２のＲＡＭとシステムバスとの間に配置される第２の
   システムバス接続切換回路、（１１）前記第２のＲＡＭ
   とグラフィックバスとの間に配置される第２のグラフィ
   ックバス接続切換回路、（１２）前記システムバスに接
   続されて前記ＲＯＭに格納されたプログラムに従って動
   作し；前記第１のＲＡＭでビットイメージデータを作成
   するときには、該第１のＲＡＭと前記システムバスを接
   続させて前記グラフィックバスを切り離し、同時に前記
   第２のＲＡＭに作成されたビットイメージデータを前記
   印字部へ転送するために該第２のＲＡＭと前記グラフィ
   ックバスを接続させて前記システムバスを切り離し、前
   記第２のＲＡＭでビットイメージデータを作成するとき
   には、該第２のＲＡＭと前記システムバスを接続させて
   前記グラフィックバスを切り離し、同時に前記第１のＲ
   ＡＭに作成されたビットイメージデータを前記印字部へ
   転送するために該第１のＲＡＭと前記グラフィックバス
   を接続させて前記システムバスを切り離すために；前記
   第１のシステムバス接続切換回路と第１のグラフィック
   バス接続切換回路と第２のシステムバス接続切換回路と
   第２のグラフィックバス接続切換回路と印字データ転送
   制御部とをそれぞれ制御する中央処理装置、
2. 【請求項２】 次の（１）乃至（１４）によって構成
   されたことを特徴とするダブルメモリ方式のドットプリ
   ンタ。 （１）プログラムを格納するＲＯＭ、 （２）ＲＯＭに接続されるシステムバス、 （３）ビットイメージデータ作成用の第１のＲＡＭ、 （４）ビットイメージデータ作成用の第２のＲＡＭ、 （５）用紙にビットイメージを印字する印字部、 （６）前記第１のＲＡＭ及び第２のＲＡＭから前記印字
   部に作成されたビットイメージデータを転送するため、
   前記第１のＲＡＭ，第２のＲＡＭ及び印字部に信号を出
   力する印字データ転送制御部、 （７）前記印字部に接続されるグラフィックバス、 （８）前記第１のＲＡＭとシステムバスとの間に配置さ
   れる第１のシステムバス接続切換回路、 （９）前記第１のＲＡＭとグラフィックバスとの間に配
   置される第１のグラフィックバス接続切換回路、 （１０）前記第２のＲＡＭとシステムバスとの間に配置
   される第２のシステムバス接続切換回路、 （１１）前記第２のＲＡＭとグラフィックバスとの間に
   配置される第２のグラフィックバス接続切換回路、 （１２）前記印字データ転送制御部とシステムバスとの
   間に配置される第３のシステムバス接続切換回路、 （１３）前記印字データ転送制御部とグラフィックバス
   との間に配置される第３のグラフィックバス接続切換回
   路、 （１４）前記システムバスに接続されて前記ＲＯＭに格
   納されたプログラムに従って動作し； 前記第１のＲＡＭでビットイメージデータを作成すると
   きには、前記第１のＲＡＭと前記システムバスを接続さ
   せて前記グラフィックバスを切り離し、同時に前記第２
   のＲＡＭに作成されたビットイメージデータを前記印字
   部へ転送するために該第２のＲＡＭと前記グラフィック
   バスを接続させて前記システムバスを切り離し、前記第
   ２のＲＡＭでビットイメージデータを作成するときに
   は、該第２のＲＡＭと前記システムバスを接続させて前
   記グラフィックバスを切り離し、同時に前記第１のＲＡ
   Ｍに作成されたビットイメージデータを前記印字部へ転
   送するために該第１のＲＡＭと前記グラフィックバスを
   接続させて前記システムバスを切り離すために； 前記第１のシステムバス接続切換回路と第１のグラフィ
   ックバス接続切換回路と第２のシステムバス接続切換回
   路と第２のグラフィックバス接続切換回路と第３のシス
   テムバス接続切換回路と第３のグラフィックバス接続切
   換回路と印字データ転送制御部とをそれぞれ制御する中
   央処理装置、