JP2024520855A - Ｐｖｄ方法に基づいた低抵抗材料の比抵抗及び結晶性の制御方法 - Google Patents

Ｐｖｄ方法に基づいた低抵抗材料の比抵抗及び結晶性の制御方法 Download PDF

Info

Publication number
JP2024520855A
JP2024520855A JP2023576230A JP2023576230A JP2024520855A JP 2024520855 A JP2024520855 A JP 2024520855A JP 2023576230 A JP2023576230 A JP 2023576230A JP 2023576230 A JP2023576230 A JP 2023576230A JP 2024520855 A JP2024520855 A JP 2024520855A
Authority
JP
Japan
Prior art keywords
low
resistance material
forming
layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023576230A
Other languages
English (en)
Inventor
シム，チャンミン
オ，ドヒョン
カン，ハン
チョン，ビョンファ
高博 中山
友大 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of JP2024520855A publication Critical patent/JP2024520855A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3435—Applying energy to the substrate during sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】アモルファスＴｉＮ膜がＲｕの粒子サイズを増加させて結晶性を改善させ、Ｒｕのボイドの生成を抑制して結晶性を向上させ、ＴｉＮ層上にＲｕを成膜することで比抵抗の低いＲｕ膜を取得することのできる低抵抗材料の成膜方法。【解決手段】本発明における低抵抗材料の成膜方法は、物理気相蒸着を用いて半導体基板上に成膜する低抵抗材料の成膜方法であって、ａ）ＳｉＯ２ウェハー上に１～４０Ｐａの圧力、低温マグネトロンスパッタリングを用いてバリア層を積層するステップと、ｂ）バリア層の積層後、ＤＣ電力を印加せずにＡｒガスの雰囲気下でＲＦバイアスを印加してバリア層の表面を改質するステップと、ｃ）バリア層上にマグネトロンスパッタリングを用いて低抵抗材料を積層するステップと、を含み、低抵抗材料は、タングステン、ルテニウム、モリブデン、コバルト、及びロジウムからなる群より選択された１つ以上である。

Description

本発明は、物理気相蒸着（ＰｈｙｓｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を利用した半導体基板膜の比抵抗及び結晶性の制御方法に関し、具体的に、ＰＶＤを用いてＳｉＯ２ウェハー上に窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、又は窒化ケイ素（ＳｉＮｘ；ｘ＞０）からなるバリア層を積層し、アフターバイアス（Ａｆｔｅｒ Ｂｉａｓ）処理を実施した後、Ｗ、Ｒｕ、Ｃｏ、Ｒｈ、又はＭｏを積層するステップを含む半導体基板膜の比抵抗及び結晶性の制御方法又は低抵抗材料（Ｗ、Ｒｕ、Ｍｏ、Ｃｏ、Ｒｈなど）の成膜方法に関する。
半導体素子の微細化により次世代の配線構造において、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）のような比抵抗の低い材料が検討されており、そのうちＲｕは、Ｃｕの代替材料として盛んに研究開発されている物質の１つである。Ｒｕは、接着（Ａｄｈｅｓｉｏｎ）及びバリア層（Ｂａｒｒｉｅｒ ｌａｙｅｒ）としてＴｉＮ（ＴａＮ、ＳｉＮｘ）と共に積層されて使用され、下部層（ＴｉＮ）にＲｕを積層したとき、ＴｉＮのオリエンテーション（Ｏｒｉｅｎｔａｔｉｏｎ）に基づいてボイド（Ｖｏｉｄ）の発生及び結晶性が低下するという問題が発生した。
それを解決するために本発明では、下部膜ＴｉＮをＰＶＤ低温（１００℃以下）、高圧プロセスを介してアモルファス（Ａｍｏｒｐｈｏｕｓ）（非結晶性）類似膜を蒸着し、連続的にアフターバイアス（Ａｆｔｅｒ Ｂｉａｓ）処理を行ってＴｉＮの粗さ（Ｒｏｕｇｈｎｅｓｓ）を改善した。前記プロセスで作られたＴｉＮ層にＲｕを積層した場合、ボイドの改善及び比抵抗が減少するという効果を確認した。
（特許文献１）韓国公開特許公報第１０－２０１９－００５１０８２号（２０１９．０５．１４）
ＴｉＮの場合、膜密度、抵抗などの膜質を改善するためにＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相蒸着法）及びＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層蒸着法）工程を使用し、ＰＶＤ（ＰｈｙｓｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；物理気相蒸着法）工程では、ＲＦバイアス印加及び高温成膜プロセスを介してＴｉＮを蒸着する。しかし、本発明は、ＴｉＮ層をＰＶＤ工法を介して意図的にアモルファス類似（Ａｍｏｒｐｈｏｕｓ ｌｉｋｅ）（比抵抗の高い）膜質を取得し、それを介して、アモルファス（非結晶性）ＴｉＮ膜がＲｕの粒子サイズ（ｇｒａｉｎ ｓｉｚｅ）を増加させて結晶性を改善させるという効果を挙げることを目的とする。
また、Ｒｕを成膜する前にアモルファス類似膜のＴｉＮにアフターバイアス（Ｔｒｅａｔｍｅｎｔ、Ｂｏｍｂａｒｄｍｅｎｔ）を印加することで、ＴｉＮの粗さを改善させ、Ｒｕのボイドの生成を抑制して結晶性を向上させるだけでなく、ＴｉＮ層上にＲｕを成膜することで比抵抗の低いＲｕ膜を取得することを目的とする。
しかし、本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されない更なる課題は、下記の記載によって当技術分野の通常の知識を有する者にとって明確に理解できるものである。
本発明の一実施形態によれば、物理気相蒸着（ＰｈｙｓｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いて半導体基板上に成膜する低抵抗材料の成膜方法であって、ａ）ＳｉＯ２ウェハー上に１～４０Ｐａの圧力、低温マグネトロンスパッタリングを用いてバリア層を積層するステップと、ｂ）前記バリア層の積層後、ＤＣ電力を印加せずにＡｒガスの雰囲気下でＲＦバイアスを印加してバリア層の表面を改質するステップと、ｃ）バリア層上にマグネトロンスパッタリングを用いて低抵抗材料を積層するステップとを含み、前記低抵抗材料は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、及びロジウム（Ｒｈ）からなる群より選択された１つ以上であることを特徴とする低抵抗材料の成膜方法が提供される。
前記バリア層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、及び窒化ケイ素（ＳｉＮｘ；ｘ＞０）からなる群より選択された１つ以上であってもよい。
前記ステップｃ）は、低抵抗材料の核形成層（シード層）を形成するステップ、及び前記低抵抗材料の結晶層を形成するステップを含むことができる。
本発明の一実施形態に係る半導体基板膜のＲｕ、Ｗ、Ｍｏ、Ｃｏ、Ｒｈのような低抵抗材料の成膜方法は、ＴｉＮ層をＰＶＤ工法を用いてアモルファス（非結晶性）類似膜質を取得し、それを通じてＲｕなどの粒子サイズを増加させることで結晶性を改善させ得るという効果がある。また、前記ＴｉＮ層にアフターバイアスを処理することによってＴｉＮ層の粗さを改善させることができ、適正のＲＦバイアスと時間を調節することによって、ＴｉＮ層の粗さ改善を通した最適なボイド生成の抑制及び結晶性を向上させ得るという効果を示し、これにより窮極的に比抵抗及び結晶性を制御することができる。
また、ＴｉＮ層上にＲｕ層を２段階（２ｓｔｅｐｓ）に積層することによって、第２段階（２ｎｄ ｓｔｅｐ）の積層条件に関係なく、第１段階（１ｓｔ ｓｔｅｐ）の核形成（Ｎｕｃｌｅａｔｉｏｎ）を制御し、粒子サイズを大きくすると共に比抵抗を低減させ得るという効果がある。
さらに、ＴｉＮの成膜条件（ＤＣ電圧、ＲＦ電圧、Ａｒ、Ｎ２流量、圧力など）を調節することで、アフターバイアスの効果を最適に調節することができ、それを通じて究極的に、ボイドが改善されて比抵抗が減少した半導体基板膜を提供することができ、ＡＬＤ、ＣＶＤなどを利用せずにＰＶＤを介して半導体基板膜の比抵抗及び結晶性を制御できるという効果がある。
本発明の効果は、前記効果に限定されず、本発明の詳細な説明又は請求範囲に記載された発明の構成から推論可能な全ての効果を含むものとして理解しなければならない。
本発明の一実施形態に係るＴｉＮ及びＲｕの積層工程プロセスを示す図である。 ＴｉＮ膜を形成するための工程を示す図である。 アフターバイアス（Ａｆｔｅｒ Ｂｉａｓ）及びＲｕ膜を形成するための工程を示す図である。 （Ａ）は、ＴｉＮ（４ｎｍ）積層後、別途の処理なしにＲｕ（３０ｎｍ）を積層した場合、ＴｉＮ表面の不安定、ＴｉＮ結晶化、及びＴｉＮ表面の粗さに応じてＲｕ結晶性のランダム化が行われ、粒子サイズが減少して比抵抗の上昇される結果を示す図であり、（Ｂ）は、高圧（１～４０Ｐａ）及び低温（１００℃以下）でＴｉＮ（４ｎｍ）を成膜し、アフターバイアス処理後にＲｕ（３０ｎｍ）を積層した場合、粗さ及び比抵抗が改善された結果を示す図である。 互いに異なる条件（ＲＦ電力、時間）のアフターバイアス処理後に、Ｒｕを同じ条件で２段階（２ｓｔｅｐｓ）蒸着するＲｕ層の比抵抗値の変化を測定した結果を示す図である。 Ｒｕ層をＤＣ電力（０．５ｋＷ、２ｋＷ、４ｋＷ）ごとに１段階（１ｓｔｅｐ）蒸着を実施して粒子サイズ及び比抵抗の変化を示した結果と、Ｒｕ層の第１層（１ｓｔ ｌａｙｅｒ）を０．５ｋＷ ＤＣ電力で蒸着した後、第２層（２ｎｄ ｌａｙｅｒ）を２ｋＷ ＤＣ電力で蒸着した場合における粒子サイズ及び比抵抗を示した結果を比較した図である。 ＳｉＯ２上にＲｕ層（３０ｎｍ）を単一段階（１ｓｔｅｐ）で蒸着した後、粒子サイズ及び比抵抗値（１０．７９μΩｃｍ）を測定した結果を示す図である。 ＳｉＯ２上にＲｕ層（２６ｎｍ／４ｎｍ）を２段階（２ｓｔｅｐｓ）で蒸着した後、粒子サイズ及び比抵抗値（１０．５０μΩｃｍ）を測定した結果を示す図である。 ＳｉＯ２上にＴｉＮ（４ｎｍ）を積層した後、アフターバイアス処理を行わず、ＴｉＮ（４ｎｍ）上にＲｕ層を単一段階（１ｓｔｅｐ）で蒸着した後、粒子サイズ、粒子数及び比抵抗値（１２．７７μΩｃｍ）を測定した結果を示す図である。 ＳｉＯ２上にＴｉＮ（４ｎｍ）を積層した後、アフターバイアス処理し、ＴｉＮ（４ｎｍ）上にＲｕ層を単一段階（１ｓｔｅｐ）で蒸着した後、粒子サイズ、粒子数、及び比抵抗値（１１．６７μΩｃｍ）を測定した結果を示す図である。 ＳｉＯ２上にＴｉＮ（４ｎｍ）を積層した後、アフターバイアス処理を行わず、ＴｉＮ（４ｎｍ）上にＲｕ層を２段階（２ｓｔｅｐｓ）で蒸着した後、粒子サイズ、粒子数、及び比抵抗値（１２．１５μΩｃｍ）を測定した結果を示す図である。 ＳｉＯ２上にＴｉＮ（４ｎｍ）を積層した後、アフターバイアス処理し、ＴｉＮ（４ｎｍ）上にＲｕ層を２段階（２ｔｅｐｓ）に蒸着した後、粒子サイズ、粒子数及び比抵抗値（１１．０８μΩｃｍ）を測定した結果を示した図面である。
以下、添付する図面を参照しながら実施形態を詳細に説明する。しかし、実施形態には様々な変更が加えられてもよく、特許出願の権利範囲がこのような実施形態によって制限されたり限定されることはない。実施形態に対する全ての変更、均等物ないし代替物が権利範囲に含まれるものとして理解しなければならない。
実施形態で用いられる用語は、単に、説明を目的として使用されたものであり、限定しようとする意図として解釈されることはない。単数の表現は、文脈上、明白に異なる意味をもたない限り複数の表現を含む。本明細書において、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、ステップ、動作、構成要素、部品又はこれらを組み合わせたものが存在することを示すものであって、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、又はこれを組み合わせたものなどの存在又は付加の可能性を予め排除しないものとして理解しなければならない。
異なるように定義さがれない限り、技術的であるか又は科学的な用語を含むここで用いる全ての用語は、本実施形態が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に用いられる予め定義された用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈すべきであって、本明細書で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されることはない。
また、添付図面を参照して説明することにおいて、図面符号に関係なく、同じ構成要素は同じ参照符号を付与し、これに対する重複する説明は省略することにする。実施形態の説明において、関連する公知技術に対する具体的な説明が実施形態の要旨を不要に曖昧にするものと判断される場合、その詳細な説明を省略する。
本発明の一実施形態によれば、物理気相蒸着（ＰｈｙｓｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いて半導体基板上に成膜する低抵抗材料の成膜方法であって、
ａ）ＳｉＯ２ウェハー上に１～４０Ｐａの圧力、低温（１００℃以下）マグネトロンスパッタリングを用いてバリア層を積層するステップと、
ｂ）前記バリア層の積層後、ＤＣ電力を印加せずにＡｒガスの雰囲気下でＲＦバイアスを印加してバリア層の表面を改質するステップと、
ｃ）バリア層上にマグネトロンスパッタリングを用いて低抵抗材料を積層するステップと、
を含み、
前記低抵抗材料は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、及びロジウム（Ｒｈ）からなる群より選択された１つ以上であることを特徴とする低抵抗材料の成膜方法が提供される。
前記ステップａ）を介して形成されるバリア層は窒化チタン（ＴｉＮ）だけでなく、窒化タンタル（ＴａＮ）又は窒化ケイ素（ＳｉＮｘ；ｘ＞０）からなり、バリア層の厚さは、好ましくは４ｎｍ以下であってもよい。
一方、４ｎｍを超過する場合、Ｒｕ／ＴｉＮの成膜時にＲｕのような低抵抗材料の比抵抗が高くなるにつれ、信号遅延及び電圧下降の問題が生じる恐れがあり、デバイス性能が低下するという問題が発生する。
前記ステップａ）におけるマグネトロンスパッタリングの実施に係るＴｉＮなどの積層条件は様々な条件下で実施されるが、高圧及び低温（１００℃以下）でマグネトロンスパッタリングを用いてもよく、特に、従来のＰＶＤプロセスでは、普通０．１～０．９Ｐａの圧力下で実施される一方、本発明では１～４０Ｐａのような高圧で実施され得る特徴がある。
また、ＴｉＮなどの成膜条件に応じて、アフターバイアス（Ａｆｔｅｒ ｂｉａｓ）効果が一部相違に示され、最適化された成膜条件でアモルファス化されたＴｉＮなどで最も優れる結果（低い比抵抗性）を示すの点で、ＴｉＮの成膜条件はＤＣ電力：１０～３０ｋＷ、ＲＦ電力：２００Ｗ以下、Ａｒ／Ｎ２の比率が１／１０以下、圧力：１～４０Ｐａ、及び低温（１００℃以下）の条件に最も適する。
一方、接着（Ａｄｈｅｓｉｏｎ）及びバリア（Ｂａｒｒｉｅｒ）のためには、ＳｉＯ２ウェハー上に、ＴｉＮなどの下部膜と共にＲｕのような低抵抗材料がその上部に積層して使用されるが、この場合、Ｒｕ／ＴｉＮ構造により比抵抗が上昇するという問題が生じる。
このような問題点を解決するために、本発明の一実施形態により、ステップａ）のバリア層の積層後、低抵抗材料の積層以前に、Ａｒガスの雰囲気下でＲＦバイアスを印加してアフターバイアスを実施することによって、ＴｉＮ表面を改質させることができる。
ステップｂ）のアフターバイアスを介して低抵抗材料が最終成膜された半導体基板の比抵抗性は減少するが、これは、既存のアフターバイアスを実施しない場合に存在した不安定なＴｉＮ層の表面の粗さを改善し、結合内の不純物（酸素など）を除去することによって、その上に成膜されている低抵抗材料（Ｒｕ、Ｍｏ、Ｗ、Ｃｏ、Ｒｈなど）の粒子サイズが増大してボイドは減少し、最終的に比抵抗が改善されるという効果を有する。
一方、図５に示すように、前記ステップｂ）のＲＦ電力及び時間を調節することによって、このような比抵抗性が最終的に調節され得ることを確認でき、５０～３００Ｗ及び１０～１００秒の間、好ましくは、１００～３００Ｗ及び１０～１００秒の間、より好ましくは、１００～３００Ｗ及び１０～６０秒の間、特に好ましくは、３００Ｗ及び１０秒～５０秒の間にＲＦバイアスを印加した場合、比抵抗性が既存に比べて著しく減少し、粒子サイズの増加及びボイドが減少することが分かる。
本発明の一実施形態により、前記ステップｂ）のアフターバイアスを実施した後には、Ｒｕ、Ｗ、Ｍｏ、Ｃｏ、Ｒｈのような低抵抗材料をマグネトロンスパッタリングを用いて積層し、所望する厚さだけ積層されるまで蒸着を実施する（ステップｃ）。
この場合、前記ステップｃ）を通した低抵抗材料の積層の厚さは１０～３０ｎｍであってもよく、所望する厚さだけ蒸着される場合、チャンバーからウェハーを除去し、低抵抗材料の成膜工程を完了する。
一方、前記ステップｃ）は、前述したように、単一段階（１ｓｔｅｐ）で蒸着が行われるが、シード層である核形成層を形成する第１段階（１ｓｔ ｓｔｅｐ）と結晶層を形成する第２段階（２ｎｄ ｓｔｅｐ）に分類し、二重層に形成（２ｓｔｅｐｓ）することも可能である。
この場合、図７に示すように、低抵抗材料（Ｒｕなど）が二重層で形成されている図７Ｅ及び図７Ｆの場合が、単一段階で蒸着された図７Ｃ及び図７Ｄの場合に比べて粒子サイズがさらに大きく、粒子数がさらに少なく、比抵抗が小さいことが確認され、低抵抗材料を二重層で形成（２ｓｔｅｐｓ）することが単一段階（１ｓｔｅｐ）で形成することに比べてより好ましいと言える。ここで、粒子数はそれぞれのＳＥＭイメージにおいて、同じサイズの一定部分（区域）の粒子数を直接カウントして算出した。
一方、第１段階の実施条件を相違にして核形成（Ｎｕｃｌｅａｔｉｏｎ）を制御することで、第２段階の蒸着条件とは関係なく比抵抗を低下させることができ、また、結晶層の形成ステップで核形成層の形成ステップよりも高いＤＣ電力を印加したにもかかわらず、核形成層の形成ステップと同じＤＣ電力を単一段階で実施する場合と同等な程度の比抵抗が確保でき、これによって成膜時間の短縮及び分布が改善されるという長所がある。
一実施形態として、例えば、単一段階（１ｓｔｅｐ）として、０．５ｋＷ、２ｋＷ、及び４ｋＷのＤＣ電力をそれぞれ用いてＲｕ層を積層した場合、ＤＣ電力が増加することにより粒子サイズが小さくなり、比抵抗が大きくなることが確認され（図６）、単一段階として、０．５ｋＷのＤＣ電力を用いた場合の粒子サイズが、第１段階として０．５ｋＷを使用し、第２段階として２ｋＷを使用した場合の粒子サイズとほとんど同一であることが確認される（図６）。
一方、低抵抗材料を成膜することにおいて、単一段階（１ｓｔｅｐ）で蒸着される場合、低抵抗材料の成膜条件はＤＣ電力が２～８ｋＷであってもよく、ＲＦ電力が５０Ｗであってもよい。前記ＤＣ電力が２ｋＷよりも低い場合、成膜時間が長くなって量産に悪影響を及ぼすだけでなく、成膜分布が悪くなり、８ｋＷを超過する場合には、粒子サイズが極めて小さく形成され、比低抵抗値が大きくなるという結果を招く。
また、シード層である核形成層を形成する第１段階（１ｓｔ ｓｔｅｐ）と結晶層を形成する第２段階（２ｎｄ ｓｔｅｐ）に分類し、二重層で低抵抗材料の膜を形成（２ｓｔｅｐｓ）する場合には、第１段階における成膜時にＤＣ電力は０．３～１ｋＷであってもよく、この場合にＲＦ電力は印加されない。ＤＣ電力が０．３ｋＷよりも低い場合に放電し難く、１ｋＷを超過すれば、比抵抗値が大きくなるという問題が生じる。さらに、第２段階における成膜時に、ＤＣ電力が２ｋＷよりも低くなれば、成膜時間が長くなって量産に悪影響を与える恐れがあり、成膜分布が悪くなり、１０ｋＷを超過れば、粒子サイズが小さく形成されて比抵抗値が大きくなる結果を招くことから、２～１０ｋＷが好ましく、この場合にＲＦ電力は５０Ｗであってもよい。
また、前記核形成層（シード層）の厚さは４ｎｍ未満である場合には核形成（Ｎｕｃｌｅａｔｉｏｎ）が円満に行われないという点で４ｎｍ以上であることが好ましく、核形成層及び結晶層の厚さの和は１０～３０ｎｍであることが好ましい。一方、低いパワーで成膜された核形成層が厚いほど粒子サイズを大きくすることができ、これは比抵抗を改善することに繋がる点て、核形成層の厚さの上限は大きく存在せず、量産の側面を考慮したとき核形成層を厚くする場合、成膜工程が長時間費やされる点で、核形成層の厚さは４ｎｍであることが適切なものと考えられる。
以上で記述したような方法により製造されたＴｉＮなどのバリア層と、Ｒｕ、Ｗ、Ｍｏ、Ｃｏ、Ｒｈのような低抵抗材料が成膜された半導体基板は、半導体素子の微細化により次世代の配線構造に使用され、特に、２８ｎｍ未満のピッチ（ｐｉｔｃｈ）の微細パターン用として使用されることに適している。
以下、実施形態を介して本発明を詳細に説明する。下記の実施形態は、本発明を例示するための目的として記述されたもので、本発明の範囲がこれに限定されることはない。
＜実施形態＞
１）ＴｉＮの積層方法
ＥＮＴＲＯＮ－ＥＸという試験装備を用いて、物理気相蒸着（ＰＶＤ）システムを基盤に成膜を行った。ＴｉＮとＲｕ成膜は、互いに異なる工程チャンバーで行われ、基板はＳｉＯ２基板を使用した。
基板は、Ｌｏａｄ ｌｏｃｋチャンバーを経てＴｉＮチャンバーに伝えられ、基板を固定し、成膜に適切な基板温度のためにＥＳＣにパワーを印加し、チャンバー内のＡｒ／Ｎ２ガスを供給する。チャンバー内の放電のために、ターゲット部にＤＣを印加し、基板ステージ部にＲＦを印加し、ターゲットから蒸着物質が基板に向かうようにして成膜がなされる。ここで、ＲＦは、イオンをステージ側に引っ張ることにより膜質及び分布を制御する役割を果たし、ＴｉＮの成膜条件は次のとおりである。
ＤＣ：１０ｋＷ～３０ｋＷ、
ＲＦ：２００Ｗ以下、
Ａｒ／Ｎ２比率：１／１０以下、
圧力：１～４０Ｐａ（高圧）、
温度：低温（１００℃以下）
２）アフターバイアス（Ａｆｔｅｒ ｂｉａｓ）処理方法
アフターバイアスを処理するために、ＴｉＮ蒸着が完了した後、基板をＲｕチャンバーに移動する。チャンバー内のＡｒガスを供給し、ステージにＲＦバイアスを印加し、Ａｒイオンを基板に引っ張ることによって処理し、アフターバイアス条件は下記のとおりである。
ＤＣ：０ｋＷ、
Ａｒ：１７０ｓｃｃｍ、
ＲＦ：３００Ｗ、
時間及び温度：１０ｓｅｃ、２００℃以上の高温
３）低抵抗材料（Ｒｕ）の蒸着方法
－単一段階（１ｓｔｅｐ）成膜方法
アフターバイアスの処理後、同じＲｕチャンバー内でアフターバイアス処理されたＴｉＮ膜上にＲｕ膜を蒸着するために、ＤＣ電力２ｋＷ、ＲＦ電力５０Ｗ、Ａｒ流量１７０ｓｃｃｍ、４７０℃、６５秒間の成膜条件でＲｕを成膜し、その結果、３０ｎｍの厚さの単一層からなるＲｕ膜を取得した。
－２段階（２ｓｔｅｐｓ）成膜方法
前記単一成膜ステップと同様に、アフターバイアスの処理後、同じＲｕチャンバー内でアフターバイアス処理されたＴｉＮ膜上にＲｕ膜を３０ｎｍ蒸着した。ここで、Ｒｕの成膜は、低パワー条件の第１段階と、高パワー条件の第２段階を順に適用して蒸着し、該当段階における実施した条件と成膜の厚さは下記のとおりである。
第１段階：ＤＣ０．５ｋＷ、ＲＦ０Ｗ、Ａｒ１７０ｓｃｃｍ、７６ｓｅｃ、４７０℃、４ｎｍ（成膜の厚さ）
第２段階：ＤＣ２ｋＷ、ＲＦ５０Ｗ、Ａｒ１７０ｓｃｃｍ、５６ｓｅｃ、４７０℃、２６ｎｍ（成膜の厚さ）
一方、粒子サイズが大きくなるほど比抵抗は改善されるが、これは低パワーで行ったとき粒子サイズがさらに大きくなる傾向がある。但し、量産を考慮したとき時間的な部分も重要であるため、高パワー成膜に時間を短縮させる必要があることから、前記のように２段階（２ｓｔｅｐｓ）に分類して成膜を行う。
即ち、Ｒｕ成膜の第１段階で粒子サイズの影響を受け、第２段階で高パワーを行っても大きい粒子サイズを有し、これにより比抵抗及び量産性が部分的に改善された結果を有する。
Ｒｕ成膜後に、ウェハーはＴｒａｎｓｆｅｒ Ｃｈａｍｂｅｒを経てＦｏｕｐに戻り、本試験を終了した。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、当技術分野で通常の知識を有する者であれば、前記に基づいて様々な技術的な修正及び変形を適用することができる。例えば、説明された技術が説明された方法とは異なる順に実行されたり、及び／又は説明された構成要素が説明された方法とは異なる形態に結合又は組み合わせられたり、他の構成要素又は均等物によって代替、置換されても適切な結果を達成することができる。
従って、他の実現、他の実施形態、及び特許請求の範囲と均等なものなども後述する請求の範囲の範囲に属する。

Claims (14)

  1. 物理気相蒸着（ＰｈｙｓｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いて半導体基板上に成膜する低抵抗材料の成膜方法であって、
    ａ）ＳｉＯ２ウェハー上に１～４０Ｐａの圧力、低温マグネトロンスパッタリングを用いてバリア層を積層するステップと、
    ｂ）前記バリア層の積層後、ＤＣ電力を印加せずにＡｒガスの雰囲気下でＲＦバイアスを印加してバリア層の表面を改質するステップと、
    ｃ）バリア層上にマグネトロンスパッタリングを用いて低抵抗材料を積層するステップと、
    を含み、
    前記低抵抗材料は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、及びロジウム（Ｒｈ）からなる群より選択された１つ以上であることを特徴とする、低抵抗材料の成膜方法。
  2. 前記バリア層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）及び窒化ケイ素（ＳｉＮｘ；＞０）からなる群より選択された１つ以上であることを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  3. 前記バリア層の厚さは４ｎｍ以下であることを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  4. 前記バリア層はＴｉＮ層であり、
    前記ステップａ）におけるマグネトロンスパッタリングの実施条件は、ＤＣ１０～３０ｋＷ、ＲＦ２００Ｗ以下、Ａｒ／Ｎ２比率が１／１０以下、及び圧力１～４０Ｐａであることを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  5. 前記ステップｂ）は、１００～３００Ｗ及び１０～６０秒の間にＲＦバイアスを印加することを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  6. 前記ステップｂ）は、３００Ｗ及び１０秒の間にＲＦバイアスを印加することを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  7. 前記ステップｃ）における積層の厚さは、１０～３０ｎｍであることを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  8. 前記ステップｃ）は、低抵抗材料の核形成層（シード層）を形成するステップ、及び前記低抵抗材料の結晶層を形成するステップを含むことを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
  9. 前記核形成層（シード層）の厚さは、４ｎｍ以上であることを特徴とする、請求項８に記載の低抵抗材料の成膜方法。
  10. 前記結晶層形成ステップは、核形成層形成ステップよりも高いＤＣ電力を印加することを特徴とする、請求項８に記載の低抵抗材料の成膜方法。
  11. 前記核形成層形成ステップのＲＦは０Ｗであることを特徴とする、請求項８に記載の低抵抗材料の成膜方法。
  12. 前記核形成層（シード層）及び結晶層の厚さの和が１０～３０ｎｍであることを特徴とする、請求項９に記載の低抵抗材料の成膜方法。
  13. 前記低抵抗材料は、ルテニウム（Ｒｕ）であることを特徴とする、請求項１又は８に記載の低抵抗材料の成膜方法。
  14. 前記バリア層と低抵抗材料が成膜された半導体基板は、２８ｎｍ未満のピッチ（ｐｉｔｃｈ）の微細パターン用であることを特徴とする、請求項１に記載の低抵抗材料の成膜方法。
JP2023576230A 2021-06-30 2022-06-08 Ｐｖｄ方法に基づいた低抵抗材料の比抵抗及び結晶性の制御方法 Pending JP2024520855A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020210085404A KR20230003836A (ko) 2021-06-30 2021-06-30 Pvd 방법을 통한 저저항 재료의 비저항 및 결정성 제어 방법
KR10-2021-0085404 2021-06-30
PCT/KR2022/008042 WO2023277370A1 (ko) 2021-06-30 2022-06-08 Pvd 방법을 통한 저저항 재료의 비저항 및 결정성 제어 방법

Publications (1)

Publication Number Publication Date
JP2024520855A true JP2024520855A (ja) 2024-05-24

Family

ID=84692835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023576230A Pending JP2024520855A (ja) 2021-06-30 2022-06-08 Ｐｖｄ方法に基づいた低抵抗材料の比抵抗及び結晶性の制御方法

Country Status (6)

Country Link
US (1) US20240355626A1 (ja)
JP (1) JP2024520855A (ja)
KR (1) KR20230003836A (ja)
CN (1) CN117461123A (ja)
TW (1) TW202303763A (ja)
WO (1) WO2023277370A1 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460997B2 (en) * 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
TWI717554B (zh) 2016-10-03 2021-02-01 美商應用材料股份有限公司 使用pvd釕的方法與裝置
US10734277B2 (en) * 2018-11-19 2020-08-04 International Business Machines Corporation Top via back end of the line interconnect integration
JP7202230B2 (ja) * 2019-03-20 2023-01-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US11289329B2 (en) * 2019-05-03 2022-03-29 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate

Also Published As

Publication number Publication date
TW202303763A (zh) 2023-01-16
KR20230003836A (ko) 2023-01-06
CN117461123A (zh) 2024-01-26
WO2023277370A1 (ko) 2023-01-05
US20240355626A1 (en) 2024-10-24

Similar Documents

Publication Publication Date Title
US6488823B1 (en) Stress tunable tantalum and tantalum nitride films
US7704886B2 (en) Multi-step Cu seed layer formation for improving sidewall coverage
US9640434B2 (en) Method for processing an electroplated copper film in copper interconnect process
US6664636B2 (en) Cu film deposition equipment of semiconductor device
JP2023182638A (ja) 銅配線のためのシード層
CN111058090B (zh) 金属氮化物硬掩膜的制备方法
US8252690B2 (en) In situ Cu seed layer formation for improving sidewall coverage
US6077782A (en) Method to improve the texture of aluminum metallization
JP3672941B2 (ja) 半導体集積回路の配線構造体
JP5526189B2 (ja) Ｃｕ膜の形成方法
CN103413781B (zh) 一种金属硬掩膜层及铜互连结构的制备方法
JP2002141424A (ja) 半導体素子のキャパシタ製造方法
JP2024520855A (ja) Ｐｖｄ方法に基づいた低抵抗材料の比抵抗及び結晶性の制御方法
JP5025679B2 (ja) 半導体装置
JP2005203569A (ja) 半導体装置の製造方法及び半導体装置
US20090127097A1 (en) Forming Seed Layer in Nano-Trench Structure Using Net Deposition and Net Etch
KR20070082887A (ko) 반도체 장치 및 그 제조방법
JP6799843B2 (ja) Ｒｕ成膜方法、Ｒｕ成膜装置
TWI573208B (zh) 半導體內連線結構及其製造方法
US20240258103A1 (en) Plasma treatment of barrier and liner layers
TW202431541A (zh) 阻障層與襯墊層的電漿處置
KR20240154897A (ko) Pvd 스퍼터링법을 통한 반도체 소자의 다층 금속 배선 제조 방법
CN116411241A (zh) 操作物理气相沉积设备的方法
US7378744B2 (en) Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
JP2012074714A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231211