JP2024512844A - 表示パネル、その駆動方法、及び表示装置 - Google Patents

Abstract

表示パネル、及びその駆動方法、表示装置を提供する。該表示パネル（１）はゲート駆動回路（１０）を含み、ゲート駆動回路（１０）は順番に配列された多段シフトレジスタを含み、順番に配列された多段シフトレジスタは組み合わせられてＮ組のゲート駆動サブ回路になり、Ｎ組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続され、Ｎ組のゲート駆動サブ回路の第ｍ組のゲート駆動サブ回路はカスケード接続される第ｍ段のシフトレジスタと、第ｍ＋Ｌ＊Ｎ段のシフトレジスタと、を含み、ｍは１以上Ｎ以下の整数であり、Ｌは１以上の整数であり、Ｎは２以上の偶数である。該表示パネルはＨ－１Ｌｉｎｅ画面を鮮明に表示することができ、行ずれの問題がなく、業界のＣＭ値のテスト基準を満たし、表示製品の性能を向上させる。

Description

本開示は２０２１年４月９日に提出された中国特許出願第２０２１１０３８１８３４．１号の優先権を主張しており、上記の中国特許出願で開示されるすべての内容は引用により本開示の一部として組み込まれている。

本開示の実施例は表示パネル、その駆動方法、及び表示装置に関する。

表示技術分野では、例えば液晶表示パネル又は有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示パネルの画素アレイは、通常、複数行のゲート走査信号線とゲート走査信号線と交差する複数列のデータ線と、を含む。ゲート走査信号線に対する駆動はバインドされる集積駆動回路により行われ得る。近年、非晶質シリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスが絶えずに発展するに伴い、ゲート走査信号線駆動回路を薄膜トランジスタアレイ基板上に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成し、ゲート走査信号線を駆動することも可能になる。例えば、カスケード接続される複数のシフトレジスタユニットのＧＯＡを画素アレイとして含む複数行のゲート走査信号線を用いてオンオフ状態電圧信号（走査信号）を供給し、例えば複数行のゲート走査信号線を制御して順次オンにさせ、また、データ線を介して画素アレイの対応する行の画素ユニットにデータ信号を供給することにより、各画素ユニットで画像の各グレースケールを表示するのに必要なグレー電圧を形成し、１フレームの画像を表示する。

本開示の少なくとも１つの実施例は、ゲート駆動回路を含む表示パネルであって、
前記ゲート駆動回路は順番に配列された多段のシフトレジスタを含み、前記順番に配列された多段のシフトレジスタは組み合わせられてＮ組のゲート駆動サブ回路になり、前記Ｎ組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続され、
前記Ｎ組のゲート駆動サブ回路の第ｍ組のゲート駆動サブ回路はカスケード接続される第ｍ段のシフトレジスタと第ｍ＋Ｌ＊Ｎ段のシフトレジスタを含み、
ｍは１以上Ｎ以下の整数であり、Ｌは１以上の整数であり、Ｎは２以上の偶数である表示パネルを提供する。

例えば、本開示の少なくとも１つの実施例による表示パネルは、それぞれ前記Ｎ組のゲート駆動サブ回路に接続されるＮ本のトリガー信号線をさらに含み、
前記Ｎ本のトリガー信号線のうち第ｍ本のトリガー信号線は第ｍ段のシフトレジスタの入力端子に接続される。

例えば、本開示の少なくとも１つの実施例による表示パネルは、４Ｋ本のクロック信号線をさらに含み、
前記４Ｋ本のクロック信号線は、それぞれ前記多段のシフトレジスタのクロック信号端子に接続されてクロック信号を供給する第１クロック信号線～第４Ｋクロック信号線を含み、
Ｋは１以上の整数である。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、Ｋ＝１の場合、前記４Ｋ本のクロック信号線は、第１クロック信号線と、第２クロック信号線と、第３クロック信号線と、第４クロック信号線と、を含み、
前記第１クロック信号線は第４ｎ－３段のシフトレジスタのクロック信号端子に接続され、前記第２クロック信号線は第４ｎ－２段のシフトレジスタのクロック信号端子に接続され、前記第３クロック信号線は第４ｎ－１段のシフトレジスタのクロック信号端子に接続され、前記第４クロック信号線は第４ｎ段のシフトレジスタのクロック信号端子に接続され、
ｎは１以上の整数である。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、Ｋ＝３の場合、前記４Ｋ本のクロック信号線は第１クロック信号線、第２クロック信号線、第３クロック信号線、第４クロック信号線、第５クロック信号線、第６クロック信号線、第７クロック信号線、第８クロック信号線、第９クロック信号線、第１０クロック信号線、第１１クロック信号線、第１２クロック信号線を含み、
前記第１クロック信号線は第１２ｎ－１１段のシフトレジスタのクロック信号端子に接続され、前記第２クロック信号線は第１２ｎ－１０段のシフトレジスタのクロック信号端子に接続され、前記第３クロック信号線は第１２ｎ－９段のシフトレジスタのクロック信号端子に接続され、前記第４クロック信号線は第１２ｎ－８段のシフトレジスタのクロック信号端子に接続され、前記第５クロック信号線は第１２ｎ－７段のシフトレジスタのクロック信号端子に接続され、前記第６クロック信号線は第１２ｎ－６段のシフトレジスタのクロック信号端子に接続され、前記第７クロック信号線は第１２ｎ－５段のシフトレジスタのクロック信号端子に接続され、前記第８クロック信号線は第１２ｎ－４段のシフトレジスタのクロック信号端子に接続され、前記第９クロック信号線は第１２ｎ－３段のシフトレジスタのクロック信号端子に接続され、前記第１０クロック信号線は第１２ｎ－２段のシフトレジスタのクロック信号端子に接続され、前記第１１クロック信号線は第１２ｎ－１段のシフトレジスタのクロック信号端子に接続され、前記第１２クロック信号線は第１２ｎ段のシフトレジスタのクロック信号端子に接続され、ｎは１以上の整数である。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、Ｎ＝２の場合、前記Ｎ本のトリガー信号線は第１トリガー信号線と第２トリガー信号線を含み、
前記第１トリガー信号線は最初のＫ個の奇数段のシフトレジスタの入力端子に接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子は、これとＫ－１個の奇数段だけ離れている上段のシフトレジスタの出力端子に接続され、
前記第２トリガー信号線は最初のＫ個の偶数段のシフトレジスタの入力端子に接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子は、これとＫ－１個の偶数段だけ離れている上段のシフトレジスタの出力端子に接続される。

例えば、本開示の少なくとも１つの実施例による表示パネルは、クロックコントローラをさらに含み、
前記クロックコントローラは、前記４Ｋ本のクロック信号線に接続され、
前記Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給するときに、前記Ｎ組のゲート駆動サブ回路ののうちの偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給し、
前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給するときに、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記無効クロック信号を供給するように構成される。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号間の時間差が２Ｔであり、
前記偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号間の時間差が２Ｔであり、
Ｔは１行のサブ画素の充電時間である。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記クロックコントローラは、さらに、前記Ｎ本のトリガー信号線に接続され、
前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給するときに、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は前記有効トリガー信号を供給せず、
前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に前記有効トリガー信号を供給するときに、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に前記無効トリガー信号を供給するか、又は前記有効トリガー信号を供給しないように構成される。

例えば、本開示の少なくとも１つの実施例による表示パネルは、前記ゲート駆動回路に接続される画素アレイをさらに含み、
前記画素アレイは多行多列のサブ画素を含み、
前記Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路はそれぞれ奇数行のサブ画素に接続され、
前記Ｎ組のゲート駆動サブ回路ののうちの偶数組のゲート駆動サブ回路はそれぞれ偶数行のサブ画素に接続される。

例えば、本開示の少なくとも１つの実施例による表示パネルは、データ駆動回路と複数本のデータ線をさらに含み、
前記複数本のデータ線は複数列のサブ画素に電気的に接続され、前記データ駆動回路によって供給されるデータ信号を前記複数列のサブ画素に伝送するように構成され、
前記データ駆動回路は、
前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のデータ線に第１レベルを有するデータ信号を供給し、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記複数本のデータ線に第２レベルを有するデータ信号を供給するように構成され、
ｘは１以上の整数である。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記ゲート駆動回路は前記画素アレイの一方側に位置する。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記ゲート駆動回路は前記画素アレイの両側に位置し、前記両側に位置するゲート駆動回路において同段のシフトレジスタは同一行のサブ画素を駆動する。

例えば、本開示の少なくとも１つの実施例による表示パネルでは、前記順番に配列された多段のシフトレジスタは複数のダミーシフトレジスタを含み、前記複数のダミーシフトレジスタのうちのＮ段ダミーシフトレジスタの入力端子はそれぞれ前記Ｎ本のトリガー信号線に接続されてトリガー信号を受信する。

本開示の少なくとも１つの実施例は、また、本開示のいずれかの実施例による表示パネルを含む表示装置を提供する。

本開示の少なくとも１つの実施例は、また、
前記表示パネルは画素アレイと複数本のゲート走査信号線を含み、前記画素アレイは多行多列のサブ画素を含み、前記複数本のゲート走査信号線はそれぞれ前記複数行のサブ画素に接続され、
前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のゲート走査信号線のうちの奇数行のゲート走査信号線はゲート走査信号を出力し、前記複数本のゲート走査信号線のうちの偶数行のゲート走査信号線は無効ゲート走査信号を出力するか、又は前記ゲート走査信号を出力しないステップと、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数行のゲート走査信号線は前記ゲート走査信号を出力し、前記奇数行のゲート走査信号線は前記無効ゲート走査信号を出力するか、又は前記ゲート走査信号を出力しないステップと、を含み、
ｘは１以上の奇数である表示パネルの駆動方法を提供する。

例えば、本開示の少なくとも１つの実施例による駆動方法では、前記奇数行のゲート走査信号線はさらに奇数組のゲート駆動サブ回路に接続され、偶数行のゲート走査信号線はさらに偶数組のゲート駆動サブ回路に接続され、
前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給し、前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は無効クロック信号を供給し、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給し、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記無効クロック信号を供給する。

例えば、本開示の少なくとも１つの実施例による駆動方法では、前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号間の時間差が２Ｔであり、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号間の時間差が２Ｔであり、
Ｔは１行のサブ画素の充電時間である。

例えば、本開示の少なくとも１つの実施例による駆動方法は、前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給し、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップと、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給し、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップと、をさらに含む。

例えば、本開示の少なくとも１つの実施例による駆動方法では、前記表示パネルは、前記複数列のサブ画素に電気的に接続されるデータ線をさらに含み、
前記方法は、前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のデータ線に第１レベルを供給するステップと、
前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記複数本のデータ線に第２レベルを供給するステップと、をさらに含む。

本発明の実施例の技術的解決手段をより明確に説明するために、以下、実施例の図面を簡単に説明するが、明らかに、以下の説明における図面は本発明のいくつかの実施例に過ぎず、本発明を制限するものではない。

Ｈ－１Ｌｉｎｅのタイミング概略図である。 Ｈ－１Ｌｉｎｅの行ずれタイミングの概略図である。 理想状態でのＨ－１Ｌｉｎｅの表示画面の概略図である。 実際状態でのＨ－１Ｌｉｎｅの表示画面の行ずれの概略図である。 本開示の少なくとも１つの実施例による表示パネルの概略図である。 本開示の少なくとも１つの実施例によるゲート駆動回路の概略図である。 本開示の少なくとも１つの実施例による別のゲート駆動回路の概略図である。 本開示の少なくとも１つの実施例による４ＣＬＫ（Ｋ＝１）を含む表示パネルの概略図である。 本開示の少なくとも１つの実施例による８ＣＬＫ（Ｋ＝２）を含む表示パネルの概略図である。 本開示の少なくとも１つの実施例による１２ＣＬＫ（Ｋ＝３）を含む表示パネルの概略図である。 本開示の少なくとも１つの実施例による１６ＣＬＫ（Ｋ＝４）を含む表示パネルの概略図である。 本開示の少なくとも１つの実施例による第ｘフレームの表示画面に対応するタイミング概略図である。 本開示の少なくとも１つの実施例による第ｘフレームの表示画面の概略図である。 本開示の少なくとも１つの実施例による第ｘ＋１フレームの表示画面に対応するタイミング概略図である。 本開示の少なくとも１つの実施例による第ｘ＋１フレームの表示画面の概略図である。 本開示の少なくとも１つの実施例によるゲート駆動回路の位置関係概略図である。 本開示の少なくとも１つの実施例による別のゲート駆動回路の位置関係の概略図である。 本開示の少なくとも１つの実施例による明暗線を組み合わせた表示画面の概略図である。 本開示の少なくとも１つの実施例による表示装置の概略図である。 本開示の少なくとも１つの実施例による表示パネルの駆動方法のフローチャートである。

本発明の実施例の目的、技術的解決手段及び利点をより明確にするために、以下、本発明の実施例の図面を参照して、本発明の実施例の技術的解決手段を明確かつ完全に説明する。明らかに、説明する実施例は本発明の実施例の一部であり、すべての実施例ではない。説明する本発明の実施例に基づいて当業者が創造的な努力を必要とせずに得る他のすべての実施例は本発明の特許範囲に属する。

特に断らない限り、本開示で使用される技術用語又は科学用語は当業者が理解する通常の意味を有する。本開示で使用される「第１」、「第２」及び類似の用語は順序、数量又は重要性を表すものではなく、異なる構成要素を区別するものである。同様に、「１つ」、「一」又は「該」などの用語も数を制限するものではなく、少なくとも１つが存在することを示す。「含む」又は「包含」などの用語はこの用語の前に記載の素子又は物品がこの用語の後に挙げられる素子又は物品及びこれらの等同物をカバーするが、他の素子又は物品を排除しないことを指す。「結合」又は「連結」などの用語は物理的又は機械的結合に限定されるものではなく、直接か間接かを問わず電気的結合を含む。「上」、「下」、「左」、「右」などは相対位置関係を表すにすぎず、説明対象の絶対位置が変わると、該相対位置関係もその分変わる。

以下、いくつかの具体的な実施例をもって本開示を説明する。本発明の実施例の以下の説明を明確かつ明瞭にするために、既知機能や既知部材の詳細な説明が省略されてもよい。本発明の実施例のいずれかの部材が１つ以上の図面に現れる場合、当該部材は各々の図面において同じ符号で表される。

８Ｋ解像度＋５Ｇ通信というのは現在の科学技術発展の話題となっており、各テレビメーカーは８Ｋ解像度を持つ製品（以下「８Ｋ製品」と略す）を発売しており、各パネル工場も市場の需要に迅速に応え、研究開発に迅速に人材を投入している。８Ｋ解像度を持つ製品は、ハイエンドディスプレイ製品として高い画素数が求められるほか、高いリフレッシュレートが求められる。８Ｋ解像度に１２０ヘルツ（Ｈｚ）のリフレッシュレートを組み合わせた製品（以下、「８Ｋ、１２０Ｈｚ製品」と略す）は、ハイエンドディスプレイ製品の標準装備となっている。しかし、８Ｋ、１２０Ｈｚの製品では、１行の画素の充電時間は１／１２０Ｈｚ／４５００行＝１．８５μｓ（マイクロ秒）しかないため、ゲート走査信号の遅延及びデータ信号の遅延が、画素の充電時間に大きく影響する可能性がある。また、家電製品のエネルギー効率基準に基づいて、消費電力要件を満たすには、８Ｋ、１２０Ｈｚの製品の透過率は、リフレッシュレート６０Ｈｚの製品と同じでなければならない。したがって、８Ｋ、１２０Ｈｚ製品のゲート走査信号線やデータ線は、線幅を大きくしても負荷を下げることができない。このため、Ｈ－１ｌｉｎｅ画面（Ｐａｔｔｅｒｎ）を表示する場合、８Ｋ、１２０Ｈｚ製品では、ゲート走査信号の遅延が大きく、データ信号が１行ごとに反転するため、行ずれの問題が発生する。

行ずれの問題については、業界共通のテスト基準がある。例えば、ＣＭ（Ｃｏｎｔｒａｓｔ Ｍｏｄｕｌａｔｉｏｎ、コントラスト変調と略す）の値でテストを行う。ＣＭ値とは、Ｈ－１ＬｉｎｅモードとＶ－１Ｌｉｎｅモードにおける、表示画面上の相間の白黒線輝度差の値である。例えば、Ｈ－１Ｌｉｎｅ又はＶ－１ＬｉｎｅのＣＭ値に基づいて、顧客は表示製品の性能を判断することができる。例えば、ＣＭ値が高いほど、白黒線の輝度差が大きく（図１Ｃ参照）、表示製品の性能が良いことを示している。例えば、ＩＣＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｍｍｉｔｔｅｅ ｆｏｒ Ｄｉｓｐｌａｙ Ｍｅｔｒｏｌｏｇｙ、国際ディスプレイ測定委員会）は８Ｋ製品のＣＭを５０％以上にすることを求めている。

例えば、ＣＭ値は以下の表現式で表されてもよい。

ここで、Ｌｗは白線の発光輝度、Ｌｋは黒線の発光輝度を表す。

例えば、８Ｋ製品の場合、Ｖ－１Ｌｉｎｅでは行ずれの問題はないが、Ｈ－１Ｌｉｎｅでは、画像の特殊性のため、データ信号の高低ジャンプがあり、ゲート走査信号の遅延が大きい場合、ゲート走査信号のレベルが時間的に遷移しないため、画素回路のデータ書き込みトランジスタが適時にオフにならないうちに、データ信号が反転しているため、Ｈ－１Ｌｉｎｅで行ずれが発生する。

図１ＡはＨ－１Ｌｉｎｅのタイミング概略図であり、図１ＢはＨ－１Ｌｉｎｅの行ずれタイミング概略図であり、図１Ｃは理想状態でのＨ－１Ｌｉｎｅの表示画面の概略図であり、図１Ｄは実際状態でのＨ－１Ｌｉｎｅの表示画面の行ずれの概略図である。

例えば、図１Ａのレベル設定は以下に示される。

例えば、図１Ａ及び図１Ｂに示すように、データ信号Ｄａｔａｎのレベルは、サブ画素の１行の充電毎に１回（例えば、ハイレベルからローレベルに）反転される。例えば、現在行のサブ画素（例えば、第１行Ｒ１）に対応するデータ信号Ｄａｔａｎがハイレベルである場合、次行のサブ画素（例えば、第２行Ｒ２）に対応するデータ信号Ｄａｔａｎはローレベルである。現在行のサブ画素Ｖｐｉｘｅｌの現在行のデータ信号Ｄａｔａｎ（例えばハイレベルＨ）による充電が完了した後、ゲート走査信号Ｇｎの立ち下がりエッジの遅延が大きいため、ゲート走査信号はまだ有効レベルであり、これにより、画素回路のデータ書き込みトランジスタがオフにならないうちに、次の行のサブ画素のデータ信号（例えば、ＬｏｗレベルＬ）は現在のサブ画素に入力されて充電を行い、これにより、現在行のサブ画素Ｖｐｉｘｅｌには次の行のデータのデータ信号（ＬｏｗレベルＬ）が入力されてしまう。したがって、現在行のサブ画素Ｖｐｉｘｅｌの充電レベルは理想状態から実際状態へと変化し、例えば、図１Ｂの破線から実線へと変化し、行ずれが発生し、表示製品が表示する画面は、理想状態でのＨ－１Ｌｉｎｅの表示画面（例えば、図１Ｃに示すように、黒線が黒のみ、白線が白のみを表示する画面）ではなく、例えば図１Ｄに示すような黒線が十分に黒ではなく、白線が十分に白ではない画面となり、Ｈ－１Ｌｉｎｅ画面には行ずれが生じる。行ずれがひどい場合、Ｈ－１ｌｉｎｅ画面が全行点灯している。

本開示の少なくとも１つの実施例は、ゲート駆動回路を含む表示パネルであって、該ゲート駆動回路は順番に配列された多段のシフトレジスタを含み、順番に配列された多段のシフトレジスタは組み合わせられてＮ組のゲート駆動サブ回路になり、Ｎ組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続され、Ｎ組のゲート駆動サブ回路中の第ｍ組のゲート駆動サブ回路は、カスケード接続される第ｍ段のシフトレジスタと第ｍ＋Ｌ＊Ｎ段のシフトレジスタを含み、ｍは１以上Ｎ以下の整数であり、Ｌは１以上の整数であり、Ｎは２以上の偶数である表示パネルを提供する。

本開示の実施例の表示パネルでは、表示製品のＨ－１Ｌｉｎｅ画面を検出することにより、奇数フレームがデータ信号と協働して奇数行を表示し、偶数フレームがデータ信号と協働して偶数行を表示し、これにより、Ｈ－１Ｌｉｎｅ画面を鮮明に表示し、行ずれの問題をなくし、業界のＣＭ値のテスト基準を満たし、表示製品の性能を向上させることができる。

以下、図面を参照して、本開示の実施例及びそのいくつかの例について詳細に説明する。

図２は本開示の少なくとも１つの実施例による表示パネルの概略図である。例えば、該表示パネルは解像度が８Ｋ、リフレッシュレートが１２０Ｈｚの表示パネルであってもよいが、もちろん、他の解像度又はリフレッシュレートを持つ表示パネルであってもよく、本開示の実施例はこれを限定しない。例えば、図２に示すように、いくつかの例では、該表示パネル１はゲート駆動回路１０を含む。例えば、図２に示すように、別のいくつかの例では、該表示パネル１は表示領域４０をさらに含み、表示領域４０は、ゲート駆動回路１０に接続される画素アレイを含み、画素アレイは多行多列のサブ画素４１０を含む。例えば、別のいくつかの例では、該表示パネル１はデータ駆動回路３０と複数本のデータ線ＤＬをさらに含んでもよい。複数本のデータ線ＤＬは複数列のサブ画素４１０に電気的に接続され、データ駆動回路３０によって供給されるデータ信号を複数列のサブ画素４１０に伝送するように構成される。

例えば、データ駆動回路３０はデータ信号を画素アレイに供給し、ゲート駆動回路１０はゲート走査信号を画素アレイに供給するためのものである。データ駆動回路３０はデータ線ＤＬを介してサブ画素４１０に電気的に接続され、ゲート駆動回路１０はゲート走査信号線ＧＬを介してサブ画素４１０に電気的に接続される。

例えば、該ゲート駆動回路は、例えば液晶表示パネル、有機発光ダイオードの表示パネルなどの表示パネルを駆動し、表示パネルの複数本のゲート走査信号線に走査信号を順次供給し、表示パネルが１フレームの画面を表示する期間にプログレッシブ走査やインターレース走査等を行うためのものである。

図３Ａは本開示の少なくとも１つの実施例によるゲート駆動回路の概略図であり、図３Ｂは本開示の少なくとも１つの実施例による別のゲート駆動回路の概略図である。以下、図３Ａ及び図３Ｂを参照して本開示の実施例によるゲート駆動回路について詳細に説明する。

例えば、図３Ａ及び３Ｂに示すように、該ゲート駆動回路１０は、順番に配列された多段のシフトレジスタを含む。例えば、図３Ａ及び３Ｂに示すように、順番に配列された多段のシフトレジスタは順次カスケード接続される第１段のシフトレジスタＧＯＡ１、第２段のシフトレジスタＧＯＡ２、第３段のシフトレジスタＧＯＡ３などを含む。例えば、８Ｋ解像度の表示パネルの場合、順番に配列された多段のシフトレジスタは、順次カスケード接続される第１段のシフトレジスタＧＯＡ１、第２段のシフトレジスタＧＯＡ２、第３段のシフトレジスタＧＯＡ３、……、第４３２０段のシフトレジスタ又は第４３２２段のシフトレジスタ又は第４３２４段のシフトレジスタ又はより多段のシフトレジスタなどを含むが、本開示の実施例はこれを限定しない。

なお、明瞭かつ簡潔にするために、図３Ａには、順番に配列された１２段のシフトレジスタのみが示されており、図３Ｂには、順番に配列された１６段のシフトレジスタのみが示されているが、もちろん、順次カスケード接続された複数のシフトレジスタユニットが含まれていてもよく、本開示の実施例はこれを限定せず、また、これらのカスケード接続方式は下記のカスケード接続方式を参照してもよく、ここでは詳しく説明しない。該シフトレジスタの段数は例示的なものに過ぎず、具体的には、実際の状況に応じて決定されてもよく、本開示の実施例はこれを限定しない。

例えば、順番に配列された多段のシフトレジスタは組み合わせられてＮ組のゲート駆動サブ回路になり、該Ｎ組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続される。例えば、いくつかの例では、図３Ａに示すように、順番に配列された多段のシフトレジスタは組み合わせられて２（Ｎ＝２）組のゲート駆動サブ回路、すなわち、第１組のゲート駆動サブ回路と第２組のゲート駆動サブ回路になる。例えば、別のいくつかの例では、図３Ｂに示すように、順番に配列された多段のシフトレジスタは組み合わせられて４（Ｎ＝４）組のゲート駆動サブ回路、すなわち、第１組のゲート駆動サブ回路、第２組のゲート駆動サブ回路、第３組のゲート駆動サブ回路及び第４組のゲート駆動サブ回路になる。

例えば、Ｎ組のゲート駆動サブ回路の第ｍ組のゲート駆動サブ回路はカスケード接続される第ｍ段のシフトレジスタと第ｍ＋Ｌ＊Ｎ段のシフトレジスタを含み、ｍは１以上Ｎ以下の整数であり、Ｌは１以上の整数であり、Ｎは２以上の偶数である。

以下、図３Ａ及び図３Ｂに示すゲート駆動回路を例にして説明し、すなわち、Ｎ＝２（２組のゲート駆動サブ回路を含む）及びＮ＝４（４組のゲート駆動サブ回路を含む）を例にして説明するが、本開示の実施例はこれを限定しない。

例えば、図３Ａに示すように、Ｎ＝２の場合、第１組のゲート駆動サブ回路（すなわち、ｍ＝１の場合）はカスケード接続される奇数段のシフトレジスタを含み、例えば、該カスケード接続される奇数段のシフトレジスタ（図３Ａに示す白色矩形枠）はカスケード接続される第１（ｍ）、３（Ｌ＝１、ｍ＋Ｌ＊Ｎ＝３）、５（Ｌ＝２、ｍ＋Ｌ＊Ｎ＝５）、７（Ｌ＝３、ｍ＋Ｌ＊Ｎ＝７）、９（Ｌ＝４、ｍ＋Ｌ＊Ｎ＝９）、１１（Ｌ＝５、ｍ＋Ｌ＊Ｎ＝１１）……段のシフトレジスタＧＯＡ１、ＧＯＡ３、ＧＯＡ５、ＧＯＡ７、ＧＯＡ９、ＧＯＡ１１などを含み、第２組のゲート駆動サブ回路（すなわち、ｍ＝２の場合）はカスケード接続される偶数段のシフトレジスタを含み、例えば、該カスケード接続される偶数段のシフトレジスタ（図３Ａに示すハッチング矩形枠）はカスケード接続される第２（ｍ）、４（Ｌ＝１、ｍ＋Ｌ＊Ｎ＝４）、６（Ｌ＝２、ｍ＋Ｌ＊Ｎ＝６）、８（Ｌ＝３、ｍ＋Ｌ＊Ｎ＝８）、１０（Ｌ＝４、ｍ＋Ｌ＊Ｎ＝１０）、１２（Ｌ＝５、ｍ＋Ｌ＊Ｎ＝１２）……段のシフトレジスタＧＯＡ２、ＧＯＡ４、ＧＯＡ６、ＧＯＡ８、ＧＯＡ１０、ＧＯＡ１２などを含むが、本開示実施例はこれを限定しない。

例えば、図３Ｂに示すように、Ｎ＝４の場合、第１組のゲート駆動サブ回路（すなわち、ｍ＝１の場合）はカスケード接続される奇数段のシフトレジスタを含み、例えば、該カスケード接続される奇数段のシフトレジスタはカスケード接続される第１、５、９、１３……段のシフトレジスタＧＯＡ１、ＧＯＡ５、ＧＯＡ９、ＧＯＡ１３などを含み、第２組のゲート駆動サブ回路（すなわち、ｍ＝２の場合）はカスケード接続される偶数段のシフトレジスタを含み、例えば、該カスケード接続される偶数段のシフトレジスタはカスケード接続される第２、６、１０、１４……段のシフトレジスタＧＯＡ２、ＧＯＡ６、ＧＯＡ１０、ＧＯＡ１４などを含み、第３組のゲート駆動サブ回路（すなわち、ｍ＝３の場合）はカスケード接続される奇数段のシフトレジスタを含み、例えば、該カスケード接続される奇数段のシフトレジスタはカスケード接続される第３、７、１１、１５……段のシフトレジスタＧＯＡ３、ＧＯＡ７、ＧＯＡ１１、ＧＯＡ１５などを含み、第４組のゲート駆動サブ回路（すなわち、ｍ＝４の場合）はカスケード接続される偶数段のシフトレジスタを含み、例えば、該カスケード接続される偶数段のシフトレジスタはカスケード接続される第４、８、１２、１６……段のシフトレジスタＧＯＡ４、ＧＯＡ８、ＧＯＡ１２、ＧＯＡ１６などを含むが、本開示実施例はこれを限定しない。

例えば、前記のように、奇数組のゲート駆動サブ回路（例えば、図３Ａに示す第１組のゲート駆動サブ回路又は図３Ｂに示す第１組のゲート駆動サブ回路、及び第３組のゲート駆動サブ回路はカスケード接続される奇数段のシフトレジスタを含む）はすべてカスケード接続される奇数段のシフトレジスタを含み、偶数組のゲート駆動サブ回路（例えば、図３Ａに示す第２組のゲート駆動サブ回路又は図３Ｂに示す第２組のゲート駆動サブ回路、及び第４組のゲート駆動サブ回路はカスケード接続される奇数段のシフトレジスタを含む）はすべて、カスケード接続される偶数段のシフトレジスタを含む。例えば、各組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続され、それぞれ個別のカスケード接続関係を形成し、各組のゲート駆動サブ回路同士は互いにカスケード接続されておらず、これにより、奇数フレームの表示の場合、奇数行のサブ画素を単独して駆動し、又は偶数フレームの表示の場合、偶数行のサブ画素を単独して駆動することができる。

例えば、該表示パネル１は、それぞれＮ組のゲート駆動サブ回路に接続されるＮ本のトリガー信号線をさらに含む。

例えば、いくつかの例では、図３Ａに示すように、順番に配列された多段のシフトレジスタは組み合わせられて２組のゲート駆動サブ回路（すなわち、第１組のゲート駆動サブ回路と第２組のゲート駆動サブ回路）になる場合、該表示パネルは、それぞれ２組のゲート駆動サブ回路に接続される２本のトリガー信号線を含む。例えば、別のいくつかの例では、図３Ｂに示すように、順番に配列された多段のシフトレジスタは組み合わせられて４組のゲート駆動サブ回路（すなわち、第１組のゲート駆動サブ回路、第２組のゲート駆動サブ回路、第３組のゲート駆動サブ回路及び第４組のゲート駆動サブ回路）になる場合、該表示パネルは、それぞれ４組のゲート駆動サブ回路に接続される４本のトリガー信号線を含む。

例えば、Ｎ本のトリガー信号線のうちの第ｍホのトリガー信号線は第ｍ段のシフトレジスタの入力端子Ｉｎｐｕｔに接続される。すなわち、１本目のトリガー信号線ＳＴＶ１は第１組のゲート駆動サブ回路の第１段のシフトレジスタの入力端子Ｉｎｐｕｔに接続され、２本目のトリガー信号線ＳＴＶ２は第２段のシフトレジスタ（すなわち、第２組のゲート駆動サブ回路の１番目のシフトレジスタ）の入力端子Ｉｎｐｕｔに接続され、３本目のトリガー信号線は第３段のシフトレジスタ（すなわち、第３組のゲート駆動サブ回路の１番目のシフトレジスタ）の入力端子Ｉｎｐｕｔに接続され、４本目のトリガー信号線は第４段のシフトレジスタ（すなわち、第４組のゲート駆動サブ回路の１番目のシフトレジスタ）の入力端子Ｉｎｐｕｔに接続される。

なお、各本のトリガー信号線は、各組のゲート駆動サブ回路の第１段のシフトレジスタに接続されるに加えて、他の段数のシフトレジスタに接続されてもよく、具体的には、実際の状況に応じて決定されてもよく、具体的には、クロック信号線の本数に応じて設定されてもよく、具体的な接続関係は本分野の設計を参照すればよいので、ここでは詳しく説明しない。

以下、表示パネルが２組のゲート駆動サブ回路及び２本のトリガー信号線（１本目のトリガー信号線ＳＴＶ１及び２本目のトリガー信号線ＳＴＶ２）を含む場合を例にして説明するが、本開示の実施例はこれを限定しない。他の組数のゲート駆動サブ回路の接続関係もこれと類似しているので、ここでは詳しく説明しない。

例えば、いくつかの例では、該表示パネルは４Ｋ本のクロック信号線をさらに含む。例えば、該４Ｋ本のクロック信号線は、それぞれ多段のシフトレジスタのクロック信号端子ＣＬＫに接続されてクロック信号を供給する第１クロック信号線～第４Ｋクロック信号線を含み、Ｋは１以上の整数であり、４Ｋは多段のシフトレジスタの段数以下である。例えば、Ｋは１、２、３、４、５などであってもよい。例えば、クロック信号線の本数は４の整数倍であり、例えば４ＣＬＫ（４本のクロック信号線、Ｋ＝１）、８ＣＬＫ（８本のクロック信号線、Ｋ＝２）、１２ＣＬＫ（１２本のクロック信号線、Ｋ＝３）、１６ＣＬＫ（１６本のクロック信号線、Ｋ＝４）などであり、本開示の実施例はこれを限定しない。

図４は本開示の少なくとも１つの実施例による４ＣＬＫ（Ｋ＝１）を含む表示パネルの概略図であり、図５は本開示の少なくとも１つの実施例による８ＣＬＫ（Ｋ＝２）を含む表示パネルの概略図であり、図６Ａは本開示の少なくとも１つの実施例による１２ＣＬＫ（Ｋ＝３）を含む表示パネルの概略図であり、図６Ｂは本開示の少なくとも１つの実施例による１６ＣＬＫ（Ｋ＝４）を含む表示パネルの概略図である。

例えば、Ｋ＝１の場合、図４に示すように、４Ｋ本のクロック信号線は第１クロック信号線ＣＬＫ１、第２クロック信号線ＣＬＫ２、第３クロック信号線ＣＬＫ３及び第４クロック信号線ＣＬＫ４を含む。

例えば、図４に示すように、第１クロック信号線ＣＬＫ１は第４ｎ－３（ｎは１以上の整数）段のシフトレジスタのクロック信号端子ＣＬＫに接続され、第２クロック信号線ＣＬＫ２は第４ｎ－２段のシフトレジスタのクロック信号端子ＣＬＫに接続され、第３クロック信号線ＣＬＫ３は第４ｎ－１段のシフトレジスタのクロック信号端子ＣＬＫに接続され、第４クロック信号線ＣＬＫ４は第４ｎ段のシフトレジスタのクロック信号端子ＣＬＫに接続される。

例えば、Ｋ＝３の場合、図６Ａに示すように、４Ｋ本のクロック信号線は第１クロック信号線ＣＬＫ１、第２クロック信号線ＣＬＫ２、第３クロック信号線ＣＬＫ３、第４クロック信号線ＣＬＫ４、第５クロック信号線ＣＬＫ５、第６クロック信号線ＣＬＫ６、第７クロック信号線ＣＬＫ７、第８クロック信号線ＣＬＫ８、第９クロック信号線ＣＬＫ９、第１０クロック信号線ＣＬＫ１０、第１１クロック信号線ＣＬＫ１１、第１２クロック信号線ＣＬＫ１２を含む。

例えば、図６Ａに示すように、第１クロック信号線ＣＬＫ１は第１２ｎ－１１段のシフトレジスタのクロック信号端子に接続され、第２クロック信号線ＣＬＫ２は第１２ｎ－１０段のシフトレジスタのクロック信号端子に接続され、第３クロック信号線ＣＬＫ３は第１２ｎ－９段のシフトレジスタのクロック信号端子に接続され、第４クロック信号線ＣＬＫ４は第１２ｎ－８段のシフトレジスタのクロック信号端子に接続され、第５クロック信号線ＣＬＫ５は第１２ｎ－７段のシフトレジスタのクロック信号端子に接続され、第６クロック信号線ＣＬＫ６は第１２ｎ－６段のシフトレジスタのクロック信号端子に接続され、第７クロック信号線ＣＬＫ７は第１２ｎ－５段のシフトレジスタのクロック信号端子に接続され、第８クロック信号線ＣＬＫ８は第１２ｎ－４段のシフトレジスタのクロック信号端子に接続され、第９クロック信号線ＣＬＫ９は第１２ｎ－３段のシフトレジスタのクロック信号端子に接続され、第１０クロック信号線ＣＬＫ１０は第１２ｎ－２段のシフトレジスタのクロック信号端子に接続され、第１１クロック信号線ＣＬＫ１１は第１２ｎ－１段のシフトレジスタのクロック信号端子に接続され、第１２クロック信号線ＣＬＫ１２は第１２ｎ段のシフトレジスタのクロック信号端子に接続され、ｎは１以上の整数である。

なお、他の本数のクロック信号線の場合は、シフトレジスタユニットとの接続方式は図４及び図６Ａと類似しているので、ここでは詳しく説明せず、もちろん、他の接続方式を採用してもよく、本開示の実施例はこれを限定しない。

例えば、図４～６Ｂに示すように、Ｎ＝２の場合、Ｎ本のトリガー信号線は第１トリガー信号線ＳＴＶ１と第２トリガー信号線ＳＴＶ２を含む。

例えば、第１トリガー信号線ＳＴＶ１は最初のＫ個の奇数段のシフトレジスタの入力端子Ｉｎｐｕｔに接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これとＫ－１個の奇数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ－１段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、第２トリガー線ＳＴＶ２は、最初のＫ個の偶数段のシフトレジスタの入力端子Ｉｎｐｕｔに接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これとＫ－１個の偶数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ－１段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。

例えば、図４に示すように、４本本（Ｋ＝１）のクロック信号線を含む場合、第１組のゲート駆動サブ回路に対しては、第１トリガー信号線ＳＴＶ１はゲート駆動回路の最初の奇数段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の入力端子Ｉｎｐｕｔに接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと０個の奇数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され（すなわち、これに隣接する上段の奇数段のシフトレジスタの出力端子ＯＵＴに接続され）、又はこれと１段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第３段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第３段のシフトレジスタＡ３の入力端子Ｉｎｐｕｔは、これに隣接する上段の奇数段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続され、又はこれと１段（すなわち、第２段のシフトレジスタＡ２だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続される。

例えば、図４に示すように、４本（Ｋ＝１）のクロック信号線を含む、第２組のゲート駆動サブ回路に対しては、第２トリガー線ＳＴＶ２は、最初の偶数段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の入力端子Ｉｎｐｕｔに接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと０個の偶数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され（すなわち、これに隣接する上段の偶数段のシフトレジスタの出力端子ＯＵＴに接続され）、又はこれと１段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの偶数段のシフトレジスタとして第４段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第４段のシフトレジスタＡ４の入力端子Ｉｎｐｕｔは、これに隣接する上段の偶数段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続され、又はこれと１段（すなわち、第３段のシフトレジスタＡ３だけ離れている上）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続される。

例えば、図５に示すように、８本（Ｋ＝２）のクロック信号線を含む場合、第１組のゲート駆動サブ回路に対しては、第１トリガー信号線ＳＴＶ１はゲート駆動回路の最初の２つの奇数段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１と第３段のシフトレジスタＡ３）の入力端子Ｉｎｐｕｔに接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと１つの奇数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと３段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第５段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第５段のシフトレジスタＡ５の入力端子Ｉｎｐｕｔは、これと１つの奇数段（すなわち、第３段のシフトレジスタＡ３）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続され、又はこれと３段（すなわち、第２段のシフトレジスタＡ２、第３段のシフトレジスタＡ３、第４段のシフトレジスタＡ４だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続される。

例えば、図５に示すように、８本（Ｋ＝２）のクロック信号線を含む場合、第２組のゲート駆動サブ回路に対しては、第２トリガー線ＳＴＶ２は最初の２つの偶数段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２と第４段のシフトレジスタＡ４）の入力端子Ｉｎｐｕｔに接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと１つの偶数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと３段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第６段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第６段のシフトレジスタＡ６の入力端子Ｉｎｐｕｔは、これと１つの偶数段（すなわち、第４段のシフトレジスタＡ４だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続され、又はこれと３段（すなわち、第３段のシフトレジスタＡ３、第４段のシフトレジスタＡ４、第５段のシフトレジスタＡ５だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続される。

例えば、図６Ａに示すように、１２本（Ｋ＝３）のクロック信号線を含む場合、第１組のゲート駆動サブ回路に対しては、第１トリガー信号線ＳＴＶ１はゲート駆動回路の最初の３つの奇数段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１、第３段のシフトレジスタＡ３及び第５段のシフトレジスタＡ５）の入力端子Ｉｎｐｕｔに接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと２（Ｋ－１＝２）個の奇数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと５（２Ｋ－１＝５）段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第７段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第７段のシフトレジスタＡ７の入力端子Ｉｎｐｕｔは、これと３つの奇数段（すなわち、第３段のシフトレジスタＡ３と第５段のシフトレジスタＡ５）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続され、又はこれと５段（すなわち、第２段のシフトレジスタＡ２～第６段のシフトレジスタＡ６）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続される。

例えば、図６Ａに示すように、１２本（Ｋ＝３）のクロック信号線を含む場合、第２組のゲート駆動サブ回路に対しては、第２トリガー線ＳＴＶ２は、最初の３つの偶数段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２、第４段のシフトレジスタＡ４及び第６段のシフトレジスタＡ６）の入力端子Ｉｎｐｕｔに接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと２つの偶数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと５段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第８段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第８段のシフトレジスタＡ８の入力端子Ｉｎｐｕｔは、これと２つの偶数段（すなわち、第４段のシフトレジスタＡ４と第６段のシフトレジスタＡ６だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続され、又はこれと５段（すなわち、第３段のシフトレジスタＡ３～第７段のシフトレジスタＡ７だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続される。

例えば、図６Ｂに示すように、１６本（Ｋ＝４）のクロック信号線を含む場合、第１組のゲート駆動サブ回路に対しては、第１トリガー信号線ＳＴＶ１は、ゲート駆動回路の最初の４つの奇数段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１、第３段のシフトレジスタＡ３、第５段のシフトレジスタＡ５、第７段のシフトレジスタＡ７）の入力端子Ｉｎｐｕｔに接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと３つの奇数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと７段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第９段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第９段のシフトレジスタＡ９の入力端子Ｉｎｐｕｔは、これと３つの奇数段（すなわち、第３段のシフトレジスタＡ３、第５段のシフトレジスタＡ５、第７段のシフトレジスタＡ７だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続され、又はこれと７段（すなわち、第２段のシフトレジスタＡ２～第８段のシフトレジスタＡ８だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第１段のシフトレジスタＡ１）の出力端子ＯＵＴに接続される。

例えば、図６Ｂに示すように、１６本（Ｋ＝４）のクロック信号線を含む場合、第２組のゲート駆動サブ回路に対しては、第２トリガー線ＳＴＶ２は、最初の４つの偶数段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２、第４段のシフトレジスタＡ４、第６段のシフトレジスタＡ６及び第８段のシフトレジスタＡ８）の入力端子Ｉｎｐｕｔに接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子Ｉｎｐｕｔは、これと３つの偶数段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと７段だけ離れている上段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第１０段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第１０段のシフトレジスタＡ１０の入力端子Ｉｎｐｕｔは、これと３つの偶数段（すなわち、第４段のシフトレジスタＡ４、第６段のシフトレジスタＡ６及び第８段のシフトレジスタＡ８だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続され、又はこれと７段（すなわち、第３段のシフトレジスタＡ３～第９段のシフトレジスタＡ９だけ離れている）だけ離れている上段のシフトレジスタ（すなわち、第２段のシフトレジスタＡ２）の出力端子ＯＵＴに接続される。

例えば、図４及び図５に示す例では、Ｋ＝１又は２の場合、最後のＫ個の奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと２Ｋ－２個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと４Ｋ－３段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、最後のＫ個の偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと２Ｋ－２個の偶数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと４Ｋ－３段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。

例えば、図４に示すように、４本（Ｋ＝１）のクロック信号線を含む場合、最後の奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと０個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第１段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第１段のシフトレジスタＡ１のリセット端子Ｒｅｓｅｔは、これと０個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタ（すなわち、第３段のシフトレジスタＡ３）の出力端子ＯＵＴに接続され、又はこれと１段（すなわち、第２段のシフトレジスタＡ２）だけ離れている下段のシフトレジスタ（すなわち、第３段のシフトレジスタＡ３）の出力端子ＯＵＴに接続される。

例えば、図４に示すように、４本（Ｋ＝１）のクロック信号線を含む場合、最後の偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと０個の偶数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第２段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第２段のシフトレジスタＡ２のリセット端子Ｒｅｓｅｔは、これと０個の偶数段のシフトレジスタだけ離れている下段のシフトレジスタ（すなわち、第４段のシフトレジスタＡ４）の出力端子ＯＵＴに接続され、又はこれと１段（すなわち、第３段のシフトレジスタＡ３）だけ離れている下段のシフトレジスタ（すなわち、第４段のシフトレジスタＡ４）の出力端子ＯＵＴに接続される。

例えば、図５に示すように、８本（Ｋ＝２）のクロック信号線を含む場合、最後の２つの奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと２つの奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと５段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第１段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第１段のシフトレジスタＡ１のリセット端子Ｒｅｓｅｔは、これと２つの奇数段のシフトレジスタ（すなわち、第３段のシフトレジスタＡ３及び第５段のシフトレジスタＡ５だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第７段のシフトレジスタＡ７）の出力端子ＯＵＴに接続され、又はこれと５段（すなわち、第２段のシフトレジスタＡ２～第６段のシフトレジスタＡ６）だけ離れている下段のシフトレジスタ（すなわち、第７段のシフトレジスタＡ７）の出力端子ＯＵＴに接続される。

例えば、図５に示すように、８本（Ｋ＝２）のクロック信号線を含む場合、最後の２つの偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと２つの偶数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと５段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第２段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第２段のシフトレジスタＡ２のリセット端子Ｒｅｓｅｔは、これと２つの偶数段のシフトレジスタ（すなわち、第４段のシフトレジスタＡ４及び第６段のシフトレジスタＡ６だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第８段のシフトレジスタＡ８）の出力端子ＯＵＴに接続され、又はこれと５段（すなわち、第３段のシフトレジスタＡ３～第７段のシフトレジスタＡ７）だけ離れている下段のシフトレジスタ（すなわち、第８段のシフトレジスタＡ８）の出力端子ＯＵＴに接続される。

例えば、別のいくつかの例では、Ｋ＝３（すなわち、図６Ａに示すように１２本のクロック信号線を含む）又は４（すなわち、図６Ｂに示すように１６本のクロック信号線を含む）の場合、例えば、図６Ａに示す例では、最後のＫ個の奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これとＫ個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ＋１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、最後のＫ個の偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これとＫ個の偶数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ＋１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、例えば、図６Ｂに示す例では、最後のＫ個の奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これとＫ個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ＋１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。最後のＫ個の偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これとＫ個の偶数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと２Ｋ＋１段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。

例えば、図６Ａに示すように、１２本（Ｋ＝３）のクロック信号線を含む場合、最後の３つの奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと３（Ｋ＝３）個の奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと７（２Ｋ＋１＝７）段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第１段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第１段のシフトレジスタＡ１のリセット端子Ｒｅｓｅｔは、これと４つの奇数段のシフトレジスタ（すなわち、第３段のシフトレジスタＡ３、第５段のシフトレジスタＡ５、第７段のシフトレジスタＡ７だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第９段のシフトレジスタＡ９）の出力端子ＯＵＴに接続され、又はこれと７段（すなわち、第２段のシフトレジスタＡ２～第８段のシフトレジスタＡ８だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第９段のシフトレジスタＡ９）の出力端子ＯＵＴに接続される。

例えば、図６Ａに示すように、１２本（Ｋ＝３）のクロック信号線を含む場合、最後の３つの偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと３つの偶数段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと７段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第２段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第２段のシフトレジスタＡ２のリセット端子Ｒｅｓｅｔは、これと３つの偶数段のシフトレジスタ（すなわち、第４段のシフトレジスタＡ４、第６段のシフトレジスタＡ６、第８段のシフトレジスタＡ８だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第１０段のシフトレジスタＡ１０）の出力端子ＯＵＴに接続され、又はこれと７段（すなわち、第３段のシフトレジスタＡ３～第９段のシフトレジスタＡ９）だけ離れている下段のシフトレジスタ（すなわち、第１０段のシフトレジスタＡ１０）の出力端子ＯＵＴに接続される。

例えば、図６Ｂに示すように、１６本（Ｋ＝４）のクロック信号線を含む場合、最後の４つの奇数段のシフトレジスタ以外、残りの各奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと４つの奇数段のシフトレジスタだけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと９段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各奇数段のシフトレジスタとして第１段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第１段のシフトレジスタＡ１のリセット端子Ｒｅｓｅｔは、これと４つの奇数段のシフトレジスタ（すなわち、第３段のシフトレジスタＡ３、第５段のシフトレジスタＡ５、第７段のシフトレジスタＡ７、第９段のシフトレジスタＡ９だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第１１段のシフトレジスタＡ１１）の出力端子ＯＵＴに接続され、又はこれと９段（すなわち、第２段のシフトレジスタＡ２～第１０段のシフトレジスタＡ１０）だけ離れている下段のシフトレジスタ（すなわち、第１１段のシフトレジスタＡ１１）の出力端子ＯＵＴに接続される。

例えば、図６Ｂに示すように、１６本（Ｋ＝４）のクロック信号線を含む場合、最後の４つの偶数段のシフトレジスタ以外、残りの各偶数段のシフトレジスタのリセット端子Ｒｅｓｅｔは、これと４つの偶数段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続され、又はこれと９段だけ離れている下段のシフトレジスタの出力端子ＯＵＴに接続される。例えば、残りの各偶数段のシフトレジスタとして第２段のシフトレジスタを例にして説明するが、本開示の実施例はこれを限定しない。例えば、第２段のシフトレジスタＡ２のリセット端子Ｒｅｓｅｔは、これと４つの偶数段のシフトレジスタ（すなわち、第４段のシフトレジスタＡ４、第６段のシフトレジスタＡ６、第８段のシフトレジスタＡ８、第１０段のシフトレジスタＡ１０だけ離れている）だけ離れている下段のシフトレジスタ（すなわち、第１２段のシフトレジスタＡ１２）の出力端子ＯＵＴに接続され、又はこれと９段（すなわち、第３段のシフトレジスタＡ３～第１１段のシフトレジスタＡ１１）だけ離れている下段のシフトレジスタ（すなわち、第１２段のシフトレジスタＡ１２）の出力端子ＯＵＴに接続される。

例えば、最後のＫ個の（すなわち、Ｋ段）奇数段のシフトレジスタのリセット端子Ｒｅｓｅｔはリセット信号線（図示せず）に接続されてリセット信号を受信する。

例えば、順番に配列された多段のシフトレジスタは、複数のダミー（ｄｕｍｍｙ）シフトレジスタを含み、該複数のダミーシフトレジスタのうちのＮ個のダミーシフトレジスタの入力端子はＮ本のトリガー信号線に接続されてトリガー信号を受信する。

トリガー信号線に直接接続されるシフトレジスタユニットの出力が不安定である可能性があるなどの因素により、トリガー信号線に接続されるシフトレジスタをダミー（ｄｕｍｍｙ）シフトレジスタとしてもよく、例えば、該ダミーレジスタはサブ画素に接続されるか又はダミーサブ画素に接続され、該ダミーサブ画素は、例えば発光に用いられず、すなわち、データ信号が書き込まれない。

例えば、図４の例では、８Ｋ解像度のディスプレイは、４３２０行のサブ画素と、４３２０行のサブ画素に接続される４３２２段のシフトレジスタと、を含んでもよく、第１トリガー信号線ＳＴＶ１に接続される第１段のシフトレジスタＡ１及び第２トリガー信号線ＳＴＶ２に接続される第２段のシフトレジスタＡ２は、ダミーシフトレジスタとしてサブ画素に接続されず、又は８Ｋ解像度のディスプレイは、４３２２行のサブ画素と、４３２２行のサブ画素に接続されるシフトレジスタと、を含んでもよく、４３２０行（例えば、第３行～第４３２０行）のサブ画素は表示用であり、残りの２行（例えば、第１行及び第２行）に設定されるサブ画素（第１段～第２段のダミーシフトレジスタに接続される）はダミーサブ画素として表示用ではない（例えば、データ信号が入力されない）。

例えば、図５に示す例では、８Ｋ解像度のディスプレイは、４３２０行のサブ画素と、４３２０行のサブ画素に接続される４３２４段のシフトレジスタと、を含んでもよく、第１トリガー信号線ＳＴＶ１に接続される第１段のシフトレジスタＡ１と第３段のシフトレジスタＡ３及び第２トリガー信号線ＳＴＶ２に接続される第２段のシフトレジスタＡ２と第４段のシフトレジスタＡ４はダミーシフトレジスタとしてサブ画素に接続されず、又は、８Ｋ解像度のディスプレイは、４３２４行のサブ画素と、４３２４行のサブ画素に接続されるシフトレジスタと、を含んでもよく、４３２０行（例えば、第３行～第４３２０行）のサブ画素は表示用であり、残りの４行（例えば、第１行～第４行）に設定されるサブ画素（第１段～第４段のダミーシフトレジスタに接続される）はダミーサブ画素として表示用ではない（例えば、データ信号が入力されない）。

例えば、図６Ａに示す例では、８Ｋ解像度のディスプレイは、４３２０行のサブ画素と、４３２０行のサブ画素に接続される４３２６段のシフトレジスタと、を含んでもよく、第１トリガー信号線ＳＴＶ１に接続される第１段のシフトレジスタＡ１、第３段のシフトレジスタＡ３及び第５段のシフトレジスタＡ５と、第２トリガー信号線ＳＴＶ２に接続される第２段のシフトレジスタＡ２、第４段のシフトレジスタＡ４及び第６段のシフトレジスタとは、ダミーシフトレジスタとしてサブ画素に接続されず、又は、８Ｋ解像度のディスプレイは、４３２６行のサブ画素と、４３２６行のサブ画素に接続されるシフトレジスタと、を含んでもよく、４３２０行（例えば、第７行～第４３２０行）のサブ画素は表示用であり、残りの６行（例えば、第１行～第６行）に設定されるサブ画素（第１段～第６段のダミーシフトレジスタに接続される）はダミーサブ画素として表示用ではない（例えば、データ信号が入力されない）。

図６Ｂは図６Ａと類似しており、８Ｋ解像度のディスプレイに含まれるダミーシフトレジスタは第１段のシフトレジスタ～第８段のシフトレジスタであり、又はこれに含まれるダミーサブ画素は第１行～第８行であり、ここでは詳しく説明しない。

なお、実際のニーズに応じて、ダミーシフトレジスタの個数及びダミーサブ画素の行数は増減してもよく、図４～図６Ｂはそれぞれの数の例示に過ぎず、本開示の実施例はこれを限定しない。

以下、ダミーシフトレジスタ及びダミーサブ画素（すなわち、トリガー信号線に接続される多段のシフトレジスタから出力されるゲート走査信号によって、このシフトレジスタに接続される複数行のサブ画素を表示用に駆動する）が設けられていない場合を例にして説明するが、本開示の実施例はこれを限定しない。

例えば、図４～６Ｂに示すように、該表示パネル１はクロックコントローラ３００をさらに含み、上記クロックコントローラ３００は、４Ｋ本のクロック信号線に接続され、Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給するときに、Ｎ組のゲート駆動サブ回路のうちの偶数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給しないか、又は偶数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給し、偶数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給するときに、奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給しないか、又は奇数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給するように構成される。

図７Ａは本開示の少なくとも１つの実施例による第ｘフレームの表示画面に対応するタイミング概略図であり、図７Ｂは本開示の少なくとも１つの実施例による第ｘフレームの表示画面の概略図であり、図８Ａは本開示の少なくとも１つの実施例による第ｘ＋１フレームの表示画面に対応するタイミング概略図であり、図８Ｂは本開示の少なくとも１つの実施例による第ｘ＋１フレームの表示画面の概略図である。図７Ａ及び図８Ａは図４に示すゲート駆動回路に対応する信号タイミング図であり、残りのゲート駆動回路の信号タイミングは図７Ａ～図７Ｂの説明を参照すればよいので、ここでは詳しく説明しない。

例えば、第ｘ（ｘは１以上の整数）フレームが奇数フレームである場合、第ｘ＋１フレームは偶数フレームであり、第ｘフレームが偶数フレームである場合、第ｘ＋１フレームは奇数フレームである。以下、第ｘフレームが奇数フレーム、第ｘ＋１フレームが偶数フレームである場合を例にして説明するが、本開示の実施例はこれを限定しない。

例えば、ＳＴＶ１は第１トリガー信号線と第１トリガー信号の両方を表し、ＳＴＶ２は第２トリガー信号線と第２トリガー信号の両方を表し、ＣＬＫ１は第１クロック信号線と第１クロック信号の両方を表し、ＣＬＫ２は、第２クロック信号線と第２クロック信号の両方を表し、ＣＬＫ３は第３クロック信号線と第３クロック信号の両方を表し、ＣＬＫ４は第４クロック信号線と第４クロック信号の両方を表し、Ｇ１－Ｇｎは順番に配列された多段のシフトレジスタに接続されるゲート走査信号線とゲート走査信号の両方を表し、Ｄａｔａｎはデータ信号を表し、Ｈは有効レベルを表し、Ｌは無効レベルを表す。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、奇数組（例えば、第１組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第１クロック信号ＣＬＫ１及び第３クロック信号線ＣＬＫ３）にクロック信号を供給し、これにより、複数本のゲート走査信号線のうちの奇数行のゲート走査信号線Ｇ１、Ｇ３はゲート走査信号を出力し、例えば、有効レベルＨを出力し、偶数組（例えば、第２組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第２クロック信号ＣＬＫ２及び第４クロック信号線ＣＬＫ４）にクロック信号を供給しないか、又は偶数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号（例えば、ローレベルＬ信号）を供給し、これにより、複数本のゲート走査信号線のうちの偶数行のゲート走査信号線Ｇ２、Ｇ４は無効ゲート走査信号（例えば、出力無効レベルＬ）を出力するか、又は前記ゲート走査信号を出力せず、奇数行のゲート走査信号線Ｇ１、Ｇ３に接続されるサブ画素中のデータトランジスタは該ゲート走査信号の有効レベルＨに応答して導通し、データ信号Ｄａｔａｎ（例えば、ハイレベルを有する）の書き込みを実現し、これにより、第ｘ＋１フレームの画面中の偶数行のサブ画素は全白表示する。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、偶数組（例えば、第２組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第２クロック信号ＣＬＫ２及び第４クロック信号線ＣＬＫ４）にクロック信号を供給し、これにより、偶数行のゲート走査信号線Ｇ２、Ｇ４はゲート走査信号を出力し、例えば、有効レベルＨを出力し、奇数組（例えば、第１組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第１クロック信号ＣＬＫ１及び第３クロック信号線ＣＬＫ３）にクロック信号を供給しないか、又は奇数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給し、これにより、奇数行のゲート走査信号線は無効ゲート走査信号を出力するか又はゲート走査信号を出力せず、例えば、無効レベルＬを出力し、偶数行のゲート走査信号線Ｇ２、Ｇ４に接続されるデータトランジスタは該ゲート走査信号の有効レベルＨに応答して導通し、データ信号Ｄａｔａｎ（例えば、ローレベルを有する）の書き込みを実現し、これにより、第ｘ＋１フレームの画面中の偶数行のサブ画素は全黒表示する。

例えば、無効レベルはトランジスタを導通しないようにする信号であり、有効レベルはトランジスタを導通するようにする信号である。

例えば、図７Ａに示すように、奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号（例えば、第１クロック信号ＣＬＫ１と第３クロック信号ＣＬＫ３）間の時間差が２Ｔ（Ｔ＝ｔ１又はｔ２）であり、例えば、図８Ａに示すように、偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号（例えば、第２クロック信号ＣＬＫ２と第４クロック信号ＣＬＫ４）間の時間差が２Ｔである。例えば、Ｔは１行のサブ画素の充電時間である。

例えば、図４～６Ｂに示すように、該クロックコントローラ３００はさらに前記Ｎ本のトリガー信号線に接続され、奇数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第１トリガー信号線ＳＴＶ１）に有効トリガー信号を供給するときに、偶数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第２トリガー信号線ＳＴＶ２）に無効トリガー信号を供給するか、又は有効トリガー信号を供給せず、偶数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第２トリガー信号線ＳＴＶ２）に有効トリガー信号を供給するときに、奇数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第１トリガー信号線ＳＴＶ１）に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないように構成される。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、第１トリガー信号線ＳＴＶ１に有効トリガー信号を供給し、これにより、第１組のゲート駆動サブ回路はゲート走査信号を奇数行ごとに出力し、第２トリガー信号線ＳＴＶ２に無効トリガー信号を供給するか、又は有効トリガー信号を供給せず、これにより、第２組のゲート駆動サブ回路は作動せず、すなわち、ゲート走査信号を出力しない。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、第２トリガー信号線ＳＴＶ２に有効トリガー信号を供給し、これにより、第２組のゲート駆動サブ回路はゲート走査信号を偶数行ごとに出力し、第１トリガー信号線ＳＴＶ１に無効トリガー信号を供給するか、又は有効トリガー信号を供給せず、これにより、第１組のゲート駆動サブ回路は作動せず、すなわち、ゲート走査信号を出力しない。

例えば、いくつかの例では、Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路（例えば、図３Ａの第１組のゲート駆動サブ回路又は図３Ｂの第１組のゲート駆動サブ回路と第２組のゲート駆動サブ回路）は、それぞれ奇数行のサブ画素に接続されて、奇数行のサブ画素にゲート走査信号を供給し、Ｎ組のゲート駆動サブ回路のうちの偶数組のゲート駆動サブ回路（例えば、図３Ａの第２組のゲート駆動サブ回路又は図３Ｂの第２組のゲート駆動サブ回路と第４組のゲート駆動サブ回路）は、それぞれ偶数行のサブ画素に接続されて、偶数行のサブ画素にゲート走査信号を供給する。

例えば、いくつかの例では、データ駆動回路３０は、画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のデータ線に第１レベルを有するデータ信号を供給し、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、複数本のデータ線に第２レベルを有するデータ信号を供給するように構成される。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のデータ線に第１レベル（例えば、ハイレベル）を有するデータ信号を供給し、これにより、奇数行のサブ画素は奇数行のゲート駆動信号（例えば、Ｇ１、Ｇ３など）に応答して充電される場合、第１レベルを有するデータ信号が書き込まれ、奇数行のサブ画素（例えば、第１行のサブ画素Ｒ１及び第３行のサブ画素Ｒ３）は全白表示し、具体的な表示画面は例えば図７Ｂに示す。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、複数本のデータ線に第２レベル（例えば、ローレベル）を有するデータ信号を供給し、これにより、偶数行のサブ画素は偶数行のゲート駆動信号（例えば、Ｇ２、Ｇ４など）に応答して充電される場合、第２レベルを有するデータ信号が書き込まれ、偶数行のサブ画素（例えば、第２行のサブ画素Ｒ２と第４行のサブ画素Ｒ４）は全黒表示し、具体的な表示画面は例えば図８Ｂに示す。

なお、画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のデータ線に第２レベル（例えば、ローレベル）を有するデータ信号を供給してもよく、これにより、奇数行のサブ画素は奇数行のゲート駆動信号（例えば、Ｇ１、Ｇ３など）に応答して充電される場合、第２レベルを有するデータ信号が書き込まれ、奇数行のサブ画素（例えば、第１行のサブ画素Ｒ１と第３行のサブ画素Ｒ３）は全黒表示し、具体的な表示画面は例えば図８Ｂに示す。画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、複数本のデータ線に第１レベル（例えば、ハイレベル）を有するデータ信号を供給し、これにより、偶数行のサブ画素は偶数行のゲート駆動信号（例えば、Ｇ２、Ｇ４など）に応答して充電される場合、第１レベルを有するデータ信号が書き込まれ、偶数行のサブ画素（例えば、第２行のサブ画素Ｒ２と第４行のサブ画素Ｒ４）は全白表示し、具体的な表示画面は例えば図７Ｂに示し、具体的には、実際の状況に応じて決定され、隣接する２フレームの表示画面の奇数行及び偶数行は黒と白が交互している表示画面として表示すればよく、本開示の実施例はこれを限定しない。

例えば、上記の駆動に基づいて、奇数行のサブ画素が全白表示する第ｘフレームの表示画面及び偶数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面を得ることができる。もちろん、偶数行のサブ画素が全白表示する第ｘフレームの表示画面及び奇数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面であってもよい。

人の視覚存続効果によれば、図７Ｂに示す奇数行のサブ画素が全白表示する第ｘフレームの表示画面及び図８Ｂに示す偶数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面に基づいて、人眼は図１Ｃに示す鮮明なＨ－１ｌｉｎｅ画面が見え、これにより、奇数フレームはデータ信号と協働して奇数行を表示し、偶数フレームはデータ信号と協働して偶数行を表示し、Ｈ－１Ｌｉｎｅ画面を鮮明に表示することができ、行ずれの問題がなく、業界のＣＭ値のテスト基準を満たし、表示製品の性能を向上させる。

例えば、本開示の実施例では、奇／偶行のゲート走査信号を出力するときにデータ信号Ｄａｔａｎのレベルと組み合わせて白／黒画面に供給することによりＨ－１Ｌｉｎｅを実現する。例えば、奇数フレーム：第１トリガー信号線ＳＴＶ１＋奇数行のゲート走査信号出力＋データ信号Ｄａｔａｎの第１レベルを白画面に供給し、奇数行のサブ画素が白表示し、このフレームが終了した後に偶数行のサブ画素は以前のデータを保持した状態であり、偶数フレーム：第２トリガー信号線ＳＴＶ２＋偶数行のゲート走査信号出力＋データ信号Ｄａｔａｎの第２レベルを黒画面に供給し、偶数行のサブ画素が黒表示し、このフレームが終了した後に、奇数行のサブ画素は以前のデータを保持した状態である。偶数フレームと奇数フレームデータとを組み合わせることにより、サブ画素は図１Ｃに示すＨ－１ｌｉｎｅ画面を鮮明に表示することができる。

図９Ａは本開示の少なくとも１つの実施例によるゲート駆動回路の位置関係の概略図であり、図９Ｂは本開示の少なくとも１つの実施例による別のゲート駆動回路の位置関係の概略図である。

例えば、いくつかの例では、図９Ａに示すように、該ゲート駆動回路１０は画素アレイ（例えば表示領域４０内）の一方側に位置し、各段のシフトレジスタユニットはそれぞれ１行のサブ画素に接続され、当該行のサブ画素を作動駆動する（例えばデータ信号の書き込み）。

例えば、別のいくつかの例では、図９Ｂに示すように、該ゲート駆動回路１０は前記画素アレイの両側に位置し、デュアルサイドドライブを実現し、本開示の実施例はゲート駆動回路１０の配置方式を限定しない。例えば、両側に位置するゲート駆動回路のうち同段に位置するシフトレジスタは同一行のサブ画素を駆動する。例えば、図９Ｂに示すように、両側に位置するゲート駆動回路は構造や作動原理が同じであり、しかも、同段に位置するシフトレジスタは同一行のサブ画素を駆動する。例えば、両側に位置する第１段のシフトレジスタユニットＧＯＡ１はいずれも第１行のサブ画素に接続され、第１行のサブ画素を作動駆動し、両側に位置する第２段のシフトレジスタユニットＧＯＡ１はいずれも第２行のサブ画素に接続され、第２行のサブ画素を作動駆動し、これによって類推する。これによって、ゲート走査信号線の駆動負荷を下げ、ゲート駆動回路の駆動能力を高めることができる。

例えば、シフトレジスタ及びサブ画素の構造や作動原理は本分野の設計を採用してもよく、例えば、サブ画素は画素駆動回路と発光素子を含み、画素駆動回路は４Ｔ１Ｃ、４Ｔ２Ｃ、７Ｔ１Ｃなどであってもよく、発光素子は有機発光ダイオード又は量子ドット発光ダイオードなどであってもよく、ここでは詳しく説明しない。本開示の実施例はこれを限定しない。

本開示の実施例では、奇数組のトリガー信号線（例えば、第１トリガー信号線ＳＴＶ１）は奇数組のゲート駆動サブ回路に接続されるクロック信号線（例えば、第１クロック信号線ＣＬＫ１又は第３クロック信号線ＣＬＫ３）と協働して作動し、これにより、偶数行のシフトレジスタのオンオフが実現され、データ信号Ｄａｔａｎの第１レベル又は第２レベルと協働して、フレーム全体の奇数行は全黒又は全白表示し、偶数組のトリガー信号線（例えば、第２トリガー信号線ＳＴＶ２）は偶数組のゲート駆動サブ回路に接続されるクロック信号線（例えば、第２クロック信号線ＣＬＫ２又は第４クロック信号線ＣＬＫ４）と協働して作動し、奇数行のシフトレジスタのオンオフが実現され、データ信号Ｄａｔａｎの第２レベル又は第１レベルと協働して、フレーム全体の偶数行は全白又は全黒表示し、すなわち、奇数フレーム及び偶数フレームに対応するデータ信号Ｄａｔａｎのハイレベルとローレベルが反対しており、これにより、Ｈ－１Ｌｉｎｅの表示画面のＣＭ値≒１００％を達成させ、業界のテスト基準を満たす。すなわち、信号フレーミング表示技術により、奇数フレームは奇数行を表示し、偶数フレームは偶数行を表示し、このようにして、明暗線を組み合わせた表示画面の行ずれの問題を回避する。

なお、本開示の実施例による表示パネルでは、フレーミング駆動技術（例えば、上記の奇数フレームは奇数行を表示し、偶数フレームは偶数行を表示する技術）は、Ｈ－１Ｌｉｎｅの表示画面における行ずれの問題を解決することに限定されず、明暗線を組み合わせた表示画面のすべての問題（図９Ｃ参照）を解決することに用いられてもよく、線のような表示画面を検出すれば、ブランキングを通じてフレーミングを行い（例えば、奇数フレームでは偶数行をブランキングし、偶数フレームでは奇数行をブランキングする）、画素の充電時間を倍増し、行ずれの問題を解決する。また、表示パネルの解像度を下げ、表示パネルのリフレッシュレートを向上させることもでき、例えば、このフレーミング表示によれば、２組のゲート駆動サブ回路を含む場合、フレームごとの表示画面の駆動において、２本のトリガー信号線のトリガー信号に応答して、２本のゲート走査信号線は２行のサブ画素を駆動するためにゲート走査信号を同時に出力し、これにより、表示パネルのリフレッシュレートを向上させ、表示パネルの解像度を下げることができ、例えば、表示パネルの解像度を８Ｋから４Ｋに下げ、リフレッシュレートを１２０Ｈｚから２４０Ｈｚに向上させ、このため、奇数行のデータ信号Ｄａｔａｎ（例えば、図７Ａに示すハイレベル）が奇数フレームとして表示され、偶数行のデータ信号Ｄａｔａｎ（例えば、図８Ａに示すローレベル）が偶数フレームとして表示されるこのフレーミング技術によれば、解像度が８Ｋ、リフレッシュレートが１２０Ｈｚ及び解像度が４Ｋ、リフレッシュレートが２４０Ｈｚなど、１行のサブ画素の充電時間Ｔが短い製品のＨ－１ｌｉｎｅの行ずれの問題を解決し、表示パネルの適用場面を多くすることができる。

図９Ｃは本開示の少なくとも１つの実施例による明暗線を組み合わせた表示画面の概略図である。例えば、図９Ｃに示すように、元の画像は奇数フレームの表示画面と偶数フレームの表示画面を組み合わせることにより得られ得、具体的な駆動タイミングは図７Ａ及び図８Ａによる駆動タイミングと類似しているので、ここでは詳しく説明しない。

例えば、本開示の少なくとも１つの実施例はまた表示装置を提供する。図１０は本開示の少なくとも１つの実施例による表示装置の概略図である。例えば、図１０に示すように、該表示装置１００は本開示のいずれかの実施例による表示パネル１を含む。

なお、本実施例の表示装置１００は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット、ラップトップ、デジタルフレーム、ナビゲータなど、表示機能を有する任意の製品又は部材であってもよい。該表示装置１００は表示パネルなど他の一般的な部材を含んでもよく、本開示の実施例はこれを限定しない。

本開示の実施例による表示装置１００の技術的効果は上記の実施例における表示パネルについての対応する説明を参照すればよいので、ここでは詳しく説明しない。

なお、明確かつ簡潔にするために、該表示装置１００のすべての構造が示されていない。表示装置の必須な機能を実現するために、当業者は具体的な適応場面に応じて示されていない他の構造を設置してもよく、本開示の実施例はこれを制限しない。

本開示の少なくとも１つの実施例は、また、表示パネルの駆動方法を提供し、例えば、表示パネルは図２に示す表示パネルであってもよいし、本分野の他の表示パネルであってもよく、本開示の実施例はこれを限定しない。

以下、図２に示す表示パネルの駆動方法を例にして説明するが、他の構造を有する表示パネルの駆動方法はこれと類似しているので、ここでは詳しく説明しない。

例えば、図２に示すように、表示パネル１は、画素アレイ（例えば、表示領域４０に位置する）と複数本のゲート走査信号線ＧＬと、を含み、画素アレイは多行多列のサブ画素４１０を含み、複数本のゲート走査信号線ＧＬは複数行のサブ画素４１０に接続される。

図１１は本開示の少なくとも１つの実施例による表示パネルの駆動方法のフローチャートである。例えば、図１１に示すように、該駆動方法はステップＳ１１０とステップＳ１２０を含む。

ステップＳ１１０：画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のゲート走査信号線のうちの奇数行のゲート走査信号線はゲート走査信号を出力し、複数本のゲート走査信号線のうちの偶数行のゲート走査信号線は無効ゲート走査信号を出力するか、又は前記ゲート走査信号を出力しない。

例えば、いくつかの例では、例えば、図４～６Ｂに示すように、奇数行のゲート走査信号線（例えばゲート走査信号線Ｇ１、Ｇ３、Ｇ５など）はまた奇数組のゲート駆動サブ回路（例えば、第１組のゲート駆動サブ回路）に接続され、偶数行のゲート走査信号線（例えばゲート走査信号線Ｇ２、Ｇ４、Ｇ６など）はまた、偶数組のゲート駆動サブ回路（例えば、第２組のゲート駆動サブ回路）に接続される。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、奇数組（例えば、第１組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第１クロック信号ＣＬＫ１及び第３クロック信号線ＣＬＫ３）にクロック信号を供給し、これにより、複数本のゲート走査信号線のうちの奇数行のゲート走査信号線Ｇ１、Ｇ３はゲート走査信号を出力し、例えば、有効レベルＨを出力し、偶数組（例えば、第２組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第２クロック信号ＣＬＫ２及び第４クロック信号線ＣＬＫ４）にクロック信号を供給しないか、又は偶数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号（例えば、ローレベルＬ信号）を供給し、これにより、複数本のゲート走査信号線のうちの偶数行のゲート走査信号線Ｇ２、Ｇ４は無効ゲート走査信号（例えば、出力無効レベルＬ）を出力するか、又は前記ゲート走査信号を出力せず、奇数行のゲート走査信号線Ｇ１、Ｇ３に接続されるサブ画素中のデータトランジスタは該ゲート走査信号の有効レベルＨに応答して導通し、データ信号Ｄａｔａｎ（例えば、ハイレベルを有する）の書き込みを実現し、これにより、第ｘフレームの画面中の奇数行のサブ画素は全白表示する。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号（例えば、第１クロック信号ＣＬＫ１と第３クロック信号ＣＬＫ３）間の時間差が２Ｔ（Ｔ＝ｔ１又はｔ２）であり、例えば、Ｔは１行のサブ画素の充電時間である。

例えば、図７Ａに示すように、該表示駆動方法は、画素アレイを駆動して第ｘフレームの画面を表示する場合、奇数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第１トリガー信号線ＳＴＶ１）に有効トリガー信号を供給し、偶数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第２トリガー信号線ＳＴＶ２）に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップをさらに含む。

例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、第１トリガー信号線ＳＴＶ１に有効トリガー信号を供給し、これににょり、第１組のゲート駆動サブ回路はゲート走査信号（例えば、第１行Ｇ１、第３行Ｇ３）を奇数行ごとに出力し、第２トリガー信号線ＳＴＶ２に無効トリガー信号を供給するか、又は有効トリガー信号を供給せず、これにより、第２組のゲート駆動サブ回路は作動せず、すなわち、ゲート走査信号を出力しない。

例えば、表示パネル１は複数列のサブ画素に電気的に接続されるデータ線をさらに含む場合、該駆動方法は、画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のデータ線に第１レベルを供給するステップをさらに含む。例えば、図７Ａに示すように、画素アレイを駆動して第ｘフレームの画面を表示する場合、複数本のデータ線に第１レベル（例えば、ハイレベル）を有するデータ信号を供給し、これにより、奇数行のサブ画素は奇数行のゲート駆動信号（例えば、Ｇ１、Ｇ３など）に応答して充電される場合、第１レベルを有するデータ信号が書き込まれ、奇数行のサブ画素（例えば、第１行のサブ画素Ｒ１及び第３行のサブ画素Ｒ３）は全白表示し、具体的な表示画面は例えば図７Ｂに示す。

ステップＳ１２０：画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、偶数行のゲート走査信号線はゲート走査信号を出力し、奇数行のゲート走査信号線は無効ゲート走査信号を出力するか、又はゲート走査信号を出力しない。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、偶数組（例えば、第２組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第２クロック信号ＣＬＫ２及び第４クロック信号線ＣＬＫ４）にクロック信号を供給し、これにより、偶数行のゲート走査信号線Ｇ２、Ｇ４はゲート走査信号を出力し、例えば、有効レベルＨを出力し、奇数組（例えば、第１組）のゲート駆動サブ回路に接続されるクロック信号線（例えば、第１クロック信号ＣＬＫ１及び第３クロック信号線ＣＬＫ３）にクロック信号を供給しないか、又は奇数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給し、これにより、奇数行のゲート走査信号線は無効ゲート走査信号を出力するか、又はゲート走査信号を出力せず、例えば、無効レベルＬを出力し、これにより、偶数行のゲート走査信号線Ｇ２、Ｇ４に接続されるサブ画素中のデータトランジスタは該ゲート走査信号の有効レベルＨに応答して導通し、データ信号Ｄａｔａｎ（例えば、ローレベルを有する）の書き込みを実現し、これにより、第ｘ＋１フレームの画面中の偶数行のサブ画素は全黒表示する。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号（例えば、第２クロック信号ＣＬＫ２と第４クロック信号ＣＬＫ４）間の時間差が２Ｔである。

例えば、図８Ａに示すように、該表示駆動方法は、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、偶数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第２トリガー信号線ＳＴＶ２）に有効トリガー信号を供給し、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線（例えば、第１トリガー信号線ＳＴＶ１）に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップをさらに含む。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、第２トリガー信号線ＳＴＶ２に有効トリガー信号を供給し、これにより、第２組のゲート駆動サブ回路はゲート走査信号（例えば、第２行Ｇ２、第４行Ｇ４）を偶数行ごとに出力し始め、第１トリガー信号線ＳＴＶ１に無効トリガー信号を供給するか、又は有効トリガー信号を供給せず、これにより、第１組のゲート駆動サブ回路は作動せず、すなわち、ゲート走査信号を出力しない。

例えば、表示パネル１が複数列のサブ画素に電気的に接続されるデータ線をさらに含む場合、該駆動方法は、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、複数本のデータ線に第２レベルを供給するステップをさらに含む。

例えば、図８Ａに示すように、画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、複数本のデータ線に第２レベル（例えば、ローレベル）を有するデータ信号を供給し、これにより、偶数行のサブ画素は偶数行のゲート駆動信号（例えば、Ｇ２、Ｇ４など）に応答して充電される場合、第２レベルを有するデータ信号が書き込まれ、偶数行のサブ画素（例えば、第２行のサブ画素Ｒ２及び第４行のサブ画素Ｒ４）は全黒表示し、具体的な表示画面は例えば図８Ｂに示す。

例えば、上記の駆動に基づいて、奇数行のサブ画素が全白表示する第ｘフレームの表示画面及び偶数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面を得ることができる。もちろん、偶数行のサブ画素が全白表示する第ｘフレームの表示画面及び奇数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面であってもよく、具体的には、実際の状況に応じて決定されてもよく、隣接する２フレームの表示画面の奇数行及び偶数行は黒と白が交互している表示画面として表示すればよく、本開示の実施例はこれを限定しない。

人の視覚存続効果によれば、図７Ｂに示す奇数行のサブ画素が全白表示する第ｘフレームの表示画面及び図８Ｂに示す偶数行のサブ画素が全黒表示する第ｘ＋１フレームの表示画面に基づいて、人眼は図１Ｃに示す鮮明なＨ－１ｌｉｎｅ画面が見え、これにより、奇数フレームはデータ信号と協働して奇数行を表示し、偶数フレームはデータ信号と協働して偶数行を表示し、Ｈ－１Ｌｉｎｅ画面を鮮明に表示することができ、行ずれの問題がなく、業界のＣＭ値のテスト基準を満たし、表示製品の性能を向上させる。

本開示の実施例による表示パネルの駆動方法の技術的効果及び作動原理は上記の実施例における表示パネルについての対応する説明を参照すればよいので、ここでは詳しく説明しない。

なお、以下のことを説明するべきである。
（１）本開示の実施例の図面は本開示の実施例に係る構造にのみ関し、他の構造は通常の設計を参照することができる。
（２）矛盾がない限り、本開示の実施例及び実施例の特徴を互いに組み合わせて新しい実施例を得ることができる。

以上は本開示の例示的な実施形態であり、本開示の特許範囲を制限するものではなく、本開示の特許範囲は添付の特許請求の範囲により定められる。

Claims (20)

1. ゲート駆動回路を含む表示パネルであって、
   前記ゲート駆動回路は順番に配列された多段のシフトレジスタを含み、前記順番に配列された多段のシフトレジスタは組み合わせられてＮ組のゲート駆動サブ回路になり、前記Ｎ組のゲート駆動サブ回路のシフトレジスタはそれぞれカスケード接続され、
   前記Ｎ組のゲート駆動サブ回路の第ｍ組のゲート駆動サブ回路はカスケード接続される第ｍ段のシフトレジスタと第ｍ＋Ｌ＊Ｎ段のシフトレジスタを含み、
   ｍは１以上Ｎ以下の整数であり、Ｌは１以上の整数であり、Ｎは２以上の偶数である表示パネル。
2. それぞれ前記Ｎ組のゲート駆動サブ回路に接続されるＮ本のトリガー信号線をさらに含み、
   前記Ｎ本のトリガー信号線のうち第ｍ本のトリガー信号線は第ｍ段のシフトレジスタの入力端子に接続される請求項１に記載の表示パネル。
3. ４Ｋ本のクロック信号線をさらに含み、
   前記４Ｋ本のクロック信号線は、それぞれ前記多段のシフトレジスタのクロック信号端子に接続されてクロック信号を供給する第１クロック信号線～第４Ｋクロック信号線を含み、
   Ｋは１以上の整数である請求項２に記載の表示パネル。
4. Ｋ＝１の場合、前記４Ｋ本のクロック信号線は、第１クロック信号線と、第２クロック信号線と、第３クロック信号線と、第４クロック信号線と、を含み、
   前記第１クロック信号線は第４ｎ－３段のシフトレジスタのクロック信号端子に接続され、前記第２クロック信号線は第４ｎ－２段のシフトレジスタのクロック信号端子に接続され、前記第３クロック信号線は第４ｎ－１段のシフトレジスタのクロック信号端子に接続され、前記第４クロック信号線は第４ｎ段のシフトレジスタのクロック信号端子に接続され、
   ｎは１以上の整数である請求項３に記載の表示パネル。
5. Ｋ＝３の場合、前記４Ｋ本のクロック信号線は、第１クロック信号線、第２クロック信号線、第３クロック信号線、第４クロック信号線、第５クロック信号線、第６クロック信号線、第７クロック信号線、第８クロック信号線、第９クロック信号線、第１０クロック信号線、第１１クロック信号線、第１２クロック信号線を含み、
   前記第１クロック信号線は第１２ｎ－１１段のシフトレジスタのクロック信号端子に接続され、前記第２クロック信号線は第１２ｎ－１０段のシフトレジスタのクロック信号端子に接続され、前記第３クロック信号線は第１２ｎ－９段のシフトレジスタのクロック信号端子に接続され、前記第４クロック信号線は第１２ｎ－８段のシフトレジスタのクロック信号端子に接続され、前記第５クロック信号線は第１２ｎ－７段のシフトレジスタのクロック信号端子に接続され、前記第６クロック信号線は第１２ｎ－６段のシフトレジスタのクロック信号端子に接続され、前記第７クロック信号線は第１２ｎ－５段のシフトレジスタのクロック信号端子に接続され、前記第８クロック信号線は第１２ｎ－４段のシフトレジスタのクロック信号端子に接続され、前記第９クロック信号線は第１２ｎ－３段のシフトレジスタのクロック信号端子に接続され、前記第１０クロック信号線は第１２ｎ－２段のシフトレジスタのクロック信号端子に接続され、前記第１１クロック信号線は第１２ｎ－１段のシフトレジスタのクロック信号端子に接続され、前記第１２クロック信号線は第１２ｎ段のシフトレジスタのクロック信号端子に接続され、
   ｎは１以上の整数である請求項３に記載の表示パネル。
6. Ｎ＝２の場合、前記Ｎ本のトリガー信号線は第１トリガー信号線と第２トリガー信号線を含み、
   前記第１トリガー信号線は最初のＫ個の奇数段のシフトレジスタの入力端子に接続されて第１トリガー信号を供給し、残りの各奇数段のシフトレジスタの入力端子は、これとＫ－１個の奇数段だけ離れている上段のシフトレジスタの出力端子に接続され、
   前記第２トリガー信号線は最初のＫ個の偶数段のシフトレジスタの入力端子に接続されて第２トリガー信号を供給し、残りの各偶数段のシフトレジスタの入力端子は、これとＫ－１個の偶数段だけ離れている上段のシフトレジスタの出力端子に接続される請求項３～５のいずれか１項に記載の表示パネル。
7. クロックコントローラをさらに含み、
   前記クロックコントローラは、前記４Ｋ本のクロック信号線に接続され、
   前記Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給するときに、前記Ｎ組のゲート駆動サブ回路のうちの偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に無効クロック信号を供給し、
   前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給するときに、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記無効クロック信号を供給するように構成される請求項６に記載の表示パネル。
8. 前記奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号間の時間差が２Ｔであり、
   前記偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって受信されるクロック信号間の時間差が２Ｔであり、
   Ｔは１行のサブ画素の充電時間である請求項７に記載の表示パネル。
9. 前記クロックコントローラは、さらに、前記Ｎ本のトリガー信号線に接続され、
   前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給するときに、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は前記有効トリガー信号を供給せず、
   前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に前記有効トリガー信号を供給するときに、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に前記無効トリガー信号を供給するか、又は前記有効トリガー信号を供給しないように構成される請求項７又は８に記載の表示パネル。
10. 前記ゲート駆動回路に接続される画素アレイをさらに含み、
    前記画素アレイは多行多列のサブ画素を含み、
    前記Ｎ組のゲート駆動サブ回路のうちの奇数組のゲート駆動サブ回路はそれぞれ奇数行のサブ画素に接続され、
    前記Ｎ組のゲート駆動サブ回路のうちの偶数組のゲート駆動サブ回路はそれぞれ偶数行のサブ画素に接続される請求項１～９のいずれか１項に記載の表示パネル。
11. データ駆動回路と複数本のデータ線をさらに含み、
    前記複数本のデータ線は複数列のサブ画素に電気的に接続され、前記データ駆動回路によって供給されるデータ信号を前記複数列のサブ画素に伝送するように構成され、
    前記データ駆動回路は、
    前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のデータ線に第１レベルを有するデータ信号を供給し、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記複数本のデータ線に第２レベルを有するデータ信号を供給するように構成され、
    ｘは１以上の整数である請求項１０に記載の表示パネル。
12. 前記ゲート駆動回路は前記画素アレイの一方側に位置する請求項１０又は１１に記載の表示パネル。
13. 前記ゲート駆動回路は前記画素アレイの両側に位置し、前記両側に位置するゲート駆動回路において同段のシフトレジスタは同一行のサブ画素を駆動する請求項１０又は１１に記載の表示パネル。
14. 前記順番に配列された多段のシフトレジスタは複数のダミーシフトレジスタを含み、前記複数のダミーシフトレジスタのうちのＮ段ダミーシフトレジスタの入力端子はそれぞれ前記Ｎ本のトリガー信号線に接続されてトリガー信号を受信する請求項２～１３のいずれか１項に記載の表示パネル。
15. 請求項１～１４のいずれか１項に記載の表示パネルを含む表示装置。
16. 前記表示パネルは画素アレイと複数本のゲート走査信号線を含み、前記画素アレイは多行多列のサブ画素を含み、前記複数本のゲート走査信号線はそれぞれ前記複数行のサブ画素に接続され、
    前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のゲート走査信号線のうちの奇数行のゲート走査信号線はゲート走査信号を出力し、前記複数本のゲート走査信号線のうちの偶数行のゲート走査信号線は無効ゲート走査信号を出力するか、又は前記ゲート走査信号を出力しないステップと、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数行のゲート走査信号線は前記ゲート走査信号を出力し、前記奇数行のゲート走査信号線は前記無効ゲート走査信号を出力するか、又は前記ゲート走査信号を出力しないステップと、を含み、
    ｘは１以上の奇数である表示パネルの駆動方法。
17. 前記奇数行のゲート走査信号線はさらに奇数組のゲート駆動サブ回路に接続され、偶数行のゲート走査信号線はさらに偶数組のゲート駆動サブ回路に接続され、
    前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線にクロック信号を供給し、前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は無効クロック信号を供給し、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給し、前記奇数組のゲート駆動サブ回路に接続されるクロック信号線に前記クロック信号を供給しないか、又は前記無効クロック信号を供給する請求項１６に記載の駆動方法。
18. 前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号間の時間差が２Ｔであり、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続される２本の隣接するクロック信号線によって供給されるクロック信号間の時間差が２Ｔであり、
    Ｔは１行のサブ画素の充電時間である請求項１７に記載の駆動方法。
19. 前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給し、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップと、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記偶数組のゲート駆動サブ回路に接続されるトリガー信号線に有効トリガー信号を供給し、前記奇数組のゲート駆動サブ回路に接続されるトリガー信号線に無効トリガー信号を供給するか、又は有効トリガー信号を供給しないステップと、をさらに含む請求項１７又は１８に記載の駆動方法。
20. 前記表示パネルは、前記複数列のサブ画素に電気的に接続されるデータ線をさらに含み、
    前記画素アレイを駆動して第ｘフレームの画面を表示する場合、前記複数本のデータ線に第１レベルを供給するステップと、
    前記画素アレイを駆動して第ｘ＋１フレームの画面を表示する場合、前記複数本のデータ線に第２レベルを供給するステップと、をさらに含む請求項１６～１９のいずれか１項に記載の駆動方法。

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