JP2024073587A - クロック及び電圧の自律セキュリティ及び機能安全のための装置 - Google Patents

クロック及び電圧の自律セキュリティ及び機能安全のための装置 Download PDF

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Abstract

【課題】クロックと電圧の自律セキュリティと機能安全（ＦＵＳＡ）のための装置を提供する。【解決手段】装置は：ダイの外部で第１のクロックを受信するためにピンに通信可能に結合される第１の入力、および分周器の出力に結合される第２の入力を有するマルチプレクサと；第２のクロックを提供するオシレータと；マルチプレクサの出力およびオシレータに結合されるカウンタであって、第２のクロックで動作するとともに、第１のクロックの周波数を決定する、カウンタと；を含み得る。この装置は、さらに、ＦＵＳＡのために電圧を監視するための電圧モニタ回路と、ＦＵＳＡのための基準発生器と、ＦＵＳＡのためにデューティサイクルモニタと、ＦＵＳＡのための周波数劣化モニタと、ＦＵＳＡのための位相誤差劣化モニタとを含み得る。【選択図】図１

Description

［優先権の主張］
本出願は、その全体が参照により援用される、“Apparatus for Autonomous Security and Functional Safety of Clock and Voltages”と題する、２０１８年６月２７日に出願された米国特許出願第１６／０２０，９１８号の優先権を主張する。
ハードウェアおよびソフトウェアのセキュリティは、コンピュータデバイス（例えば、ラップトップ、タブレット、スマートフォン、コンピュータ、サーバー、モノのインターネットなど）が日常的なユーザのファブリック（fabric）になるとき、最も重要である。プロセッサの物理ピン上の信号は、プロセッサに意図しない機能を実行させるように操作される可能性がある。例えば、プロセッサの内部使用のための不揮発性メモリに記憶されたデータは、プロセッサのピン上の異なる信号を使用する権限のないユーザによって検索される可能性がある。同様に、プロセッサ上で実行されるソフトウェアは、プロセッサのハードウェアに、認可されていない機能（例えば、位相ロックループの分周比（divider ratＩ／Ｏ）を低下させる）を実行させる可能性がある。コンピューティングデバイスからソフトウェアウィルスを鎮静するおよび／または除去するために多くの努力がなされてきたが、ハードウェアは、洗練されたハッカーに対しては、ほとんど保護されていないままである。
本開示の実施形態は、以下に与えられる詳細な説明から、および本開示の様々な実施形態の添付の図面からより完全に理解されるであろうが、これらは、本開示を特定の実施形態に限定するものと解釈されるべきではなく、単に説明および理解のためのものである。
本開示のいくつかの実施形態による、機能安全（ＦＵＳＡ）をプロセッサに提供するためのクロックおよび電圧モニタの高レベルアーキテクチャを示す。 いくつかの実施形態による、高レベルアーキテクチャのタイミング図を示すプロットを示す。 いくつかの実施形態による、ＦＵＳＡのためにクロックの周波数を監視するための狭い範囲の単一周波数オシレータを示す。 いくつかの実施形態による、ＦＵＳＡのために電圧を監視するための電圧モニタ回路を示す。 いくつかの実施形態による、ＦＵＳＡのための基準発生器を示す。 いくつかの実施形態による、ＦＵＳＡを監視するための１つまたは複数の性能監視回路に結合されるクロックアーキテクチャを示す。 いくつかの実施形態による、ＦＵＳＡを提供するための並列プレフィックスツリーアーキテクチャに基づくスケーラブルコンパレータを示す。 いくつかの実施形態による、ＦＵＳＡのデューティサイクルモニタを示す。 いくつかの実施形態による、ＦＵＳＡのための周波数劣化モニタおよび経年変化の影響を示すプロットをそれぞれ示す。 いくつかの実施形態による、ＦＵＳＡのための周波数劣化モニタおよびエイジングの影響を示すプロットをそれぞれ示す。 いくつかの実施形態による、基準クロックをフィードバッククロックと比較し、位相ロックのインジケータを生成する回路を示す。 いくつかの実施形態による、ＦＵＳＡ目的のための位相誤差劣化を決定するためのロジックを示す。 いくつかの実施形態による、図１のアーキテクチャのためのパワーアップ検出器を示す。 本開示のいくつかの実施形態による、ＦＵＳＡを改良するための装置を有するスマートデバイスまたはコンピュータシステムまたはＳｏＣ（システムオンチップ）を示す。
様々な実施形態が、厳密なセキュリティおよび機能安全（ＦＵＳＡ）要件を満たすために、関心のあるすべての外部および内部クロック周波数を連続的かつ正確に監視するための方法および装置を記載する。いくつかの実施形態では、ＦＵＳＡのための装置は、ブートまたはヒューズダウン負荷（fuse down loads）に先立って、外部電圧およびクロックパラメータを自律的に監視する。例えば、種々の回路のトリミングまたは較正から独立して、装置は、外部電圧およびクロックパラメータを監視し、外部電圧およびクロックパラメータに対する予期しない変化を識別し、フラグを立てる。いくつかの実施形態では、組み合わされた電圧／クロックの正確なモニタが、１つの統合されたソリューションにおけるセキュリティおよび機能安全のために提供される。
いくつかの実施形態は、関心のあるクロック周波数および電圧を連続的に追跡し、最小および最大しきい値を超過した場合に、１つまたは複数の機能およびセキュリティコントローラにエラーを報告するモニタを提供する。これらのしきい値は、製品ごとにあらかじめプログラムされることができる、または、後の段階でプログラム可能であることができる。いくつかの実施形態では、非常に狭い周波数範囲のオシレータ（例えば、インダクタ－キャパシタ（ＬＣ）高周波タンク）が設けられ、これは、安定したクロックを送出して、外部および／または内部クロックを正確に監視および／またはサンプリングする。いくつかの実施形態では、いつ外部クロックがモニタに係合する（engage）ように切り換わる（toggles）かを検出するトグルモニタが設けられる。いくつかの実施形態では、電圧基準発生器（例えば、バンドギャップ（ＢＧ）回路）および電圧レギュレータ（例えば、低ドロップアウトレギュレータ）が、ＦＵＳＡモニタが必要とする内部電圧を独立して発生するために設けられる。いくつかの実施形態では、電圧基準発生器および電圧レギュレータは、広い入力供給電圧範囲をサポートする。また、内蔵パワーオン検出器（ＰＯＤ）が、電源電圧および基準電圧発生を可能にするために設けられる。いくつかの実施形態では、電圧モニタは、電圧を常に追跡し、設定したしきい値からの任意の変化を報告する。そのような一実施形態では、セキュリティのために、ハードウェアのデフォルト値が、ヒューズダウン負荷の前に使用され、機能安全のための種々の回路のためのトリミングまたは較正コードが、トリミングまたは較正手順を可能にする前に適用されることができる。
いくつかの実施形態では、モニタによって見出されるいくつかのまたは全ての異常（例えば、オーバークロック、外部基準クロックの周波数の変化、供給電圧の変化など）は、下流の回路およびロジックの回路パラメータを再調整することによって緩和される（mitigated）ことができる。例えば、外部クロックの周波数が変化する場合、対応する位相ロックループ（ＰＬＬ）は、正しいクロックを生成しない可能性がある。これを固定するために、外部クロック周波数が決定され、ＰＬＬ出力クロックがその期待周波数に留まるように、ＰＬＬ分周比に対する適切な変更が行われる。
いくつかの実施形態では、位相ロックループ（ＰＬＬ）のフィードバッククロックを監視するための装置が設けられる。いくつかの実施形態では、フィードバッククロックは、モニタの精度を高めるために、それらのクロックをモニタする前に、分周器によって周波数で分割される。いくつかの実施形態は、ＰＬＬのためのフィードバッククロックを監視することに関連して説明されているが、既知の基準クロック周波数によって設定された既知の周波数を有する任意のクロックを監視することができる。いくつかの実施形態では、高速カウンタ／ロジックの複製を回避しながら、関心のあるいくつかのクロックの中から監視するクロックを交替させる（rotates）ＦＵＳＡコントローラが設けられる。いくつかの実施形態では、モニタは、指定されたロックタイマーの後にＰＬＬクロック分周比を内部的に変更するために、ＢＩＳＴ（内蔵セルフテスト）を伴うＨＶＭ（大量モニタリング）に使用される。例えば、様々な実施形態のモニタは、正確さについてＨＤＭＩ（登録商標）を３００以上の周波数で試験する（test HDMI 300+ frequencies）ために使用され、これは、試験時間を大幅に短縮する。
以下の説明では、本開示の実施形態のより完全な説明を提供するために、多数の詳細が議論される。しかし、当業者には、本開示の実施形態が、これらの特定の詳細なしに実施され得ることが明らかであろう。他の例では、本開示の実施形態を曖昧にしてしまうことを回避するために、良く知られた構造及びデバイスは、詳細にではなくブロック図の形態で示される。
なお、実施の形態の対応する図面では、信号を線で表している。幾つかの線は、より多くの構成信号経路を示すためにより太くされ得る、および／または主要な情報の流れる方向を示すために、１つまたは複数の端部に矢印を有し得る。このような指示は、限定することを意図しない。むしろ、線は、回路又は論理ユニットのより容易な理解を促進するために、１つまたは複数の例示的な実施形態に関連して使用される。設計の必要性又は好みによって規定される任意の表現される信号は、実際には、何れかの方向に進行し得る１つ又は複数の信号を含んでもよく、任意の適切なタイプの信号方式で実装されてよい。
明細書及び特許請求の範囲において、「接続される」という用語は、仲介装置なしで、接続された物の間の電気的、機械的又は磁気的接続などの直接的な接続を意味する。
「結合される」という用語は、１つまたは複数のパッシブまたはアクティブな仲介装置による、接続されたまたは間接的接続である物体間の直接的な電気的、機械的、または磁気的接続などの直接的または間接的接続を意味する。
ここで、「隣接」という用語は、概して、物が他の物の隣にある（例えば、それらの間の１つまたは複数の物をはさんですぐ隣にまたは近接している）または別の物の隣り合っている（例えば、境を接している）位置を指す。
「回路」または「モジュール」という用語は、互いに協働して所望の機能を提供するように構成される１つまたは複数のパッシブおよび／またはアクティブな構成要素を指し得る。
「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、またはデータ／クロック信号を指し得る。「１つの（“a”、“an”）」および「その（“the”）」の意味は複数の参照を含む。「～の中に（“in”）」意味は「～の中に（“in”）」および「～の上に（“on”）」を含む。
「スケーリング」という用語は、概して、設計（概略図およびレイアウト）をあるプロセス技術から別のプロセス技術に変換し、その後、レイアウト領域を縮小することを意味する。また、「スケーリング」という用語は、概して、同じ技術ノード内でレイアウトおよびデバイスを縮小することを意味する。また、「スケーリング」という用語は、例えば、電源レベルなどの他のパラメータに対する信号周波数の調整（例えば、スローダウンまたはスピードアップ、すなわち、それぞれ縮小または拡大）を意味する。「実質的に」、「近接」、「近傍」および「約」という用語は、概して、目標値の＋／－１０％以内にあることを意味する。
共通のオブジェクトを記述するための序数の形容詞「第１」、「第２」及び「第３」等の使用は、特に指定しない限り、単に、類似のオブジェクトの異なる例が参照されていることを示し、そのように記述されたオブジェクトが、時間的に、空間的に、ランク付けにおいて、又は他の方法で、所与の順序になければならないことを意味するものではない。
本開示の目的では、「Ａおよび／またはＢ」および「ＡまたはＢ」という句は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的では、「Ａ、Ｂおよび／またはＣ」という句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。
明細書及び、もしあれば、特許請求の範囲において、「左」、「右」、「前」、「後」、「頂部」、底部」、「上」、「下」等の用語は、説明の目的のために使用され、永続的な相対的位置を記載するためには必ずしも使用されない。
他の図の要素と同一の参照番号（又は名称）を有する図の要素は、記載されたものと同様の方法で作動又は機能することができるが、これらに限定されないことが指摘されている。
実施形態の目的のために、本明細書で説明される様々な回路およびロジックブロック内のトランジスタは、金属酸化物半導体（ＭＯＳ）トランジスタまたはそれらの派生物（derivatives）であり、ＭＯＳトランジスタは、ドレイン、ソース、ゲート、およびバルク端子を含む。トランジスタおよび／またはＭＯＳトランジスタ派生物はまた、トライゲート（Tri‐Gate）およびＦｉｎＦＥＴトランジスタ、全周ゲート円筒形トランジスタ（Gate All Around Cylindrical Transistors）、トンネルＦＥＴ（Tunneling FET）（ＴＦＥＴ）、角線（Square Wire）、または長方形リボントランジスタ（Rectangular Ribbon Transistors）、強誘電体ＦＥＴ（ＦｅＦＥＴ）、またはカーボンナノチューブまたはスピントロニックデバイスなどのトランジスタ機能を実施する他のデバイスを含む。ＭＯＳＦＥＴの対称的なソースおよびドレイン端子は、すなわち、同一の端子であり、ここでは交換可能に使用される。一方、ＴＦＥＴデバイスは、非対称のソース端子およびドレイン端子を有する。当業者は、他のトランジスタ、例えば、バイポーラ接合トランジスタ（ＢＪＴ ＰＮＰ／ＮＰＮ）、ＢｉＣＭＯＳ、ＣＭＯＳなどが、本開示の範囲から逸脱することなく使用され得ることを理解するであろう。
図１は、本開示のいくつかの実施形態による、プロセッサに機能安全（ＦＵＳＡ）を提供するためのクロックおよび電圧モニタの高レベルアーキテクチャ１００を示す。いくつかの実施形態では、ＦＵＳＡのためのアーキテクチャ１００は、ボックス１０１にまとめられたバンドギャップ（ＢＧ）回路、低ドロップアウト（ＬＤＯ）レギュレータ、パワーオン検出器（ＰＯＤ）、および電圧モニタ（ＶＭ）；、オシレータ（例えば、ＬＣタンクオシレータ）１０２；複数のカウンタおよびコンパレータ１０３１－ｎ（「ｎ」は１より大きい整数である）；トグル検出器１０４；分周器１０５；マルチプレクサ１０６；コントローラ１０７；マルチプレクサ１０８；および分割器１０９を有する。いくつかの実施形態では、トグル検出器１０４、コントローラ１０７、およびＦＵＳＡを提供するプロセスを制御する他の回路は、ＦＵＳＡコントローラの一部である。
いくつかの実施形態では、ブロック１０１のＰＯＤは、ＶＣＣＩＮ電源レール上の電圧（例えば、１．２Ｖから２Ｖ）を検出し、電圧を最小（Ｍｉｎ）しきい値および最大（Ｍａｘ）しきい値と比較する。図１１を参照して、ＰＯＤの１つの可能な実装を示す。図１に戻って参照すると、いくつかの実施形態では、ブロック１０１のバンドギャップ（ＢＧ）回路は、１つまたは複数の電圧モニタおよびＬＤＯのための基準電圧として使用される基準電圧を生成する。いくつかの実施形態では、電圧モニタ（複数可）は、ＶＣＣＩＮの電圧を常に追跡し、設定したしきい値からの任意の変化を報告する。セキュリティについては、しきい値のハードウェアデフォルト値がヒューズダウン負荷の前に使用される。いくつかの実施形態では、機能安全のためのトリミングコード（トリム）または較正コードが、有効にする前にＢＧ回路に適用されることができる。いくつかの実施形態では、ブロック１０１の電圧モニタ（ＶＭ）は、供給電圧ＶＣＣＩＮを既知の最小（ｍｉｎ）および最大（ｍａｘ）しきい値と比較する。ＶＣＣＩＮ電圧レベルがｍｉｎ／ｍａｘしきい値を外れている場合、エラー信号が生成される（例えば、Ｅｒｒｏｒ＿０がアサートされる）。電圧レギュレータを持つＢＧ回路の１つの可能なアーキテクチャを、図５を参照して説明する。
図１に戻って参照すると、いくつかの実施形態では、狭い範囲のオシレータ１０２が、アーキテクチャ１００の種々のロジックのための発振クロックＯＳＣ＿Ｃｌｋを提供するために使用される。例えば、発振クロックＯＳＣ＿Ｃｌｋは、特定の（またはプログラム可能な）時間ウィンドウ内に見られるエッジをカウントするためにカウンタおよび／またはコンパレータ１０３１－ｎに提供される。いくつかの実施形態では、狭い範囲のオシレータ１０２は、例えば+／－４００ＭＨｚ未満の全範囲を共に有するデフォルトの中間粗帯域および微細コードを備えるＬＣ－Ｔａｎｋを有する。ＬＣ－Ｔａｎｋの１つの可能なアーキテクチャを、図３を用いて説明する。
図１に戻って参照すると、いくつかの実施形態では、カウンタ１０３１－ｎは、入力クロック（例えば、ＸＴＡＬのバージョン、選択されたフィードバッククロックＦＢ＿Ｃｌｋ）の所定のサイクル数によって決定される時間ウィンドウの間、入力クロックＯＳＣ＿Ｃｌｋをサンプリングするために使用される。カウンタの一次精度は、サンプリングされたクロックの公称周波数とそのフリップフロップのメタ安定性によって設定され、ＬＣタンク周波数ＯＳＣ＿Ｃｌｋの変動に弱く敏感である。
いくつかの実施態様では、トグル検出器（又はモニタ）１０４は、外部クロックＸＴＡＬが切り替わると検出し、ＸＴＡＬ又は他の基準モニタと自律的に係合する。例えば、トグル検出器１０４は、ＸＴＡＬクロックに対して遷移（例えば、低から高または高から低）が観察されたときを識別するエッジ検出回路を有する。ＸＴＡＬクロックは、例えば、クリスタルによって生成されるオフダイクロックであり得る。
様々な実施形態では、トグル検出器１０４はダイ上にあり、外部クロックＸＴＡＬを受信するピンに通信可能に結合されている。いくつかの実施形態では、トグル検出器１０４がＸＴＡＬクロック内の遷移を識別すると、イネーブル信号ＥＮ＿ＸＴＡＬを生成する。イネーブル信号ＥＮ＿ＸＴＡＬは、ＸＴＡＬの周波数をカウントし、カウントされた周波数を最小（ｍｉｎ）および／または最大（ｍａｘ）しきい値周波数数と比較することを開始するカウンタおよびコンパレータをイネーブルにするために使用される。各カウンタおよびコンパレータブロック１０３１－ｎからの出力は、カウント値（例えば、ブロック１０３１からのＣｏｕｎｔ＿１）および周波数カウント値が最小または最大期待カウント値から外れていることを示すエラーインジケータ（例えば、ブロック１０３１からのＥｒｒｏｒ＿１）を示す。ここでは、セキュリティのために、固定ＸＴＡＬ／リファレンスがＦＵＳＡのために使用される。例えば、複数のＸＴＡＬ／リファレンス周波数がサポートされている場合、ストラップまたはヒューズを使用して、最小／最大しきい値を事前に定めることができる。
カウンタ１０３１－ｎの精度を高めるために、入力クロックは周波数で分割される。いくつかの実施形態では、分周器１０５は、ＸＴＡＬクロックの周波数を分割するために使用される。次いで、分割された周波数は、マルチプレクサ（Ｍｕｘ．）１０６に供給され、該マルチプレクサは、カウンタ１０３１のためにＸＴＡＬクロックまたは（選択された信号Ｓｅｌ１にしたがって）分割されたＸＴＡＬクロックの１つを提供する。いくつかの実施形態では、コントローラ（図示せず）は、Ｓｅｌ１信号を提供する。このコントローラは、ＦＵＳＡコントローラとも呼ばれる。Ｍｕｘ１０６は、ＸＴＡＬの周波数を直接または分割し他形態でカウントする柔軟性を可能にする。
いくつかの実施形態では、カウンタのうちの１つ（例えば、１０３ｎ）は、いくつかのＰＬＬフィードバッククロック（ＰＬＬ＿ＦＢ１からＰＬＬ＿ＦＢｎ）のうちの１つの周波数をカウントする。ＰＬＬフィードバッククロックＰＬＬ＿ＦＢ１～ＰＬＬ＿ＦＢｎは、それぞれの分周比から導出される既知の周波数または固定周波数を有する。ＸＴＡＬクロックの場合のように、マルチプレクサ１０８および分周器１０９は、フィードバッククロックの１つを選択し、その周波数を分割してより正確にカウントするためにカウンタ１０３ｎのためのＦＢ＿Ｃｌｋを生成するために提供される。一般に、分周比が高いほど、クロックモニタの精度は良好である。いくつかの実施形態では、コントローラ１０７（例えば、ＦＵＳＡコントローラの一部）が提供され、これは、ＰＬＬ＿ＦＢ１からＰＬＬ＿ＦＢｎの間でどのクロックを交替させて、各クロックおよび周波数遷移の間のマスクエラーへの状態遷移の知識とともに逐次的に監視することができる。クロック交替のこの解決法は、ＰＬＬのフィードバッククロックがＰＬＬ分周器比に関係なく一定の周波数を有することを考慮すると、実際の分周器比を知る必要がなくてもよい。カウンタ１０３ｎは、ＦＢ＿Ｃｌｋがカウント可能な場合、ＥＮｎによりイネーブルにされる。様々な実施形態では、このイネーブル信号ＥＮｎは、コントローラ１０７がトグルＦＢ＿Ｃｌｋ、またはＰＬＬ＿ＦＢ１からＰＬＬ＿ＦＢｎのクロックの１つ、一部、またはすべてのトグルを検出するときに、コントローラ１０７によってアサートされる。
図２は、いくつかの実施形態による、高レベルアーキテクチャのタイミング図を示すプロット２００を示す。プロット２００は、アーキテクチャ１００の動作を示す例として、ＸＴＡＬ、ＯＳＣ＿Ｃｌｋ、ＥＮ、およびＣｏｕｎｔ＿１の４つの波形を示す。トグル検出器１０４は、ＸＴＡＬクロックの遷移を検出すると、イネーブル信号ＥＮがアサートされる。いったんＥＮがアサートされると、カウンタ１０３１は、その２つの立ち上がりエッジ間のＯＳＣ＿Ｃｌｋのエッジの周波数をカウントし始める。カウンタの値は、マルチビットコードであるＣｏｕｎｔ＿１で示される。
図３は、いくつかの実施形態による、ＦＵＳＡのためにクロックの周波数を監視するための狭い範囲の単一周波数オシレータ３００（ＬＣタンクオシレータとも呼ばれる）を示す。ＬＣタンクオシレータ３００は、直列に且つ一緒にコンデンサバンク３０１及び３０２に並列に結合されたインダクタＬ１及びＬ２を含む。いくつかの実施形態では、コンデンサバンク３０１は、バイナリ重み付けされたコンデンサを含む粗い（coarse）バンクである。いくつかの実施形態では、コンデンサバンク３０２は、温度計で重み付けされるコンデンサを含む微細（fine）バンクである。ここで、粗いバンクとは、各キャパシタをキャパシタンスネットワークに加えると、微細バンクからのキャパシタがキャパシタンスネットワークに加えられる場合よりも、キャパシタンスをはるかに多く増加させるキャパシタのグループをいう。
いくつかの実施形態では、ｎ型トランジスタＭＮ０およびＭＮ１は、交差結合され、また、インダクタＬ１及びＬ２、並びにキャパシタバンク３０１及び３０２に結合されて、発振を引き起こし、また、発振周波数を制御する。様々な実施形態では、発振振幅は、トランジスタＭＮ０およびＭＮ１のソース上の抵抗Ｒ［０］～Ｒ［ｎ］を加減するＩＶＣＯ［０］～ＩＶＣＯ［ｎ］によって制御されるスイッチによって調整することができる。このようにして、ＬＣタンクオシレータのバイアス電流が修正される。いくつかの実施形態では、ＬＣタンクオシレータ３００の出力ＶＣＯｏｕｔは、ポストＶＣＯ（電圧制御オシレータ）バッファ（ＰＶＢ）３０３によってバッファされる。ＬＣタンクオシレータ３００のバランスを取るために、レプリカまたはダミーＰＶＢ３０４がインダクタＬ１に結合され、ＶＣＯｏｕｔクロックに対して同じ立ち上がりおよび立ち下がり時間を提供する。様々な実施形態では、ＶＣＯｏｕｔ（例えば、ＯＳＣ＿Ｃｌｋ）は、外部および／または内部クロックを正確に監視またはサンプリングするために使用される安定したクロックである。
図４は、いくつかの実施形態による、ＦＵＳＡの電圧を監視するための電圧モニタ（ＶＭ）回路４００を示す。いくつかの実施形態では、ＶＭ回路４００は、第１のコンパレータ４０１及び第２のコンパレータ４０２を含む。いくつかの実施形態では、第１のコンパレータ４０１及び第２のコンパレータ４０２からの出力ＶｍａｘＣｍｐＯｕｔ及びＶｍｉｎＣｍｐＯｕｔは、それぞれ、スティッキー出力（sticky outputs）である。例えば、ノードの信号ＶｍａｘＣｍｐＯｕｔおよびＶｍｉｎＣｍｐＯｕｔが変化した場合、それらの信号はラッチされ、それらの論理状態に留まる。いくつかの実施形態では、第１のコンパレータ４０１及び第２のコンパレータ４０２は、クロックドコンパレータ（clocked comparators）である。任意の適切なクロックドコンパレータを、第１のコンパレータ４０１および第２のコンパレータ４０２を実装するために使用することができる。
様々な実施形態では、コンパレータ４０１／４０２への電源ＶｃｃＲｅｆは、図５を参照して説明した低ドロップアウト（ＬＤＯ）レギュレータ回路によって提供される。図４に戻って参照すると、ここでは、第１のコンパレータ４０１は、電源ＶｃｃＸの分割されたバージョンＶｐを、高または最大しきい値Ｖｍａｘ＿ｔｈｒｅｓｈと比較する。第２のコンパレータ４０２は、電源ＶｃｃＸの分割されたバージョンＶｐを、低いまたは最小のしきい値Ｖｍｉｎ＿ｔｈｒｅｓｈと比較する。従って、第１のコンパレータ４０１は、高いしきい値を参照してＶｃｃＸを監視し、第２のコンパレータ４０２は、低いしきい値を参照してＶｃｃＸを監視する。いくつかの実施形態では、電源ＶｃｃＸの分割されたバージョンＶｐは、抵抗装置ＲＣＭ１およびＲＣＭ２を有する抵抗ラダー（resistive ladder）または分圧器によって生成される。いくつかの実施形態では、抵抗装置ＲＣＭ１およびＲＣＭ２は、調整可能な抵抗を有する。
いくつかの実施形態では、最大しきい値Ｖｍａｘ＿ｔｈｒｅｓｈおよび最小しきい値Ｖｍｉｎ＿ｔｈｒｅｓｈは、抵抗分割器によって生成される。この例では、最大しきい値Ｖｍａｘ＿ｔｈｒｅｓｈと最小しきい値Ｖｍｉｎ＿ｔｈｒｅｓｈを提供するために、ＲＴＨ１からＲＴＨ３までの３つの調整可能な抵抗装置のスタックが使用される。抵抗装置は、任意の適切な方法で実装することができる。例えば、抵抗装置は、ディスクリート抵抗器、直線領域で動作するトランジスタなどを用いて実装することができる。これらの抵抗装置は、調整可能な抵抗を有することができる。いつＶｃｃＸが予想したしきい値を上回ったか下回ったかを示すことによって、プロセッサは機能的な安全問題を検出し、それを軽減するための措置を講じることができる。
図５は、いくつかの実施形態による、ＦＵＳＡのための基準発生器アーキテクチャ５００を示す。いくつかの実施形態では、第１のコンパレータ４０１及び第２のコンパレータ４０２のための基準電圧供給ＶｃｃＶｒｅｆは、有限状態機械（ＦＳＭ）５０１、ＢＧ基準発生器５０２及び低電圧レギュレータ（ＶＲ）５０３を有するアーキテクチャ５００によって提供されることができる。いくつかの実施形態では、ＢＧｒｅｆの電圧値に応じて、ＦＳＭ５０１は、ＢＧ基準発生器５０２の１つまたは複数のデバイスをトリムすることによって（例えば、デバイスの電流／電圧駆動強度を調整することによって）、ＢＧ基準発生器５０２を較正し、ＢＧｒｅｆのレベルを期待されるレベルにする。いくつかの実施形態では、ＶＲ５０３は、ＶＣＣＩＮによって電力供給される低ドロップアウト（ＬＤＯ）レギュレータである。任意の適切なＬＤＯレギュレータ設計が、ＶＲ５０３を実装するために使用されることができる。いくアッセイつかの実施形態では、ＶＲ５０３は、単一利得バッファであり得る。任意の適切な単一利得バッファ設計が、ＶＲ５０３を実装するために使用されることができる。
図６は、いくつかの実施形態による、ＦＵＳＡを監視するための１つまたは複数の性能監視回路に結合されたクロックアーキテクチャ６００を示す。アーキテクチャ６００は、位相周波数検出器（ＰＦＤ）６０１、チャージポンプ（ＣＰ）６０２、ループフィルタまたはローパスフィルタ（ＬＰＦ）６０３、電圧制御オシレータ（ＶＣＯ）６０４、ポストＶＣＯバッファ（ＰＶＢ）６０５、マルチプレクサ６０６、分周器６０７、デューティサイクル調整（ＤＣＡ）回路６０８、クロック分配バッファ６０９、デューティサイクル状態機械６１０、およびデルタシグマ変調器（ＤＳＭ）６１１を含む。いくつかの実施形態では、クロックアーキテクチャ６００の様々な回路は、ドメイン６１３、６１４、および６１５によって示される異なる電源で動作する。いくつかの実施形態では、ＶＣＯは、ＬＤＯ６１２から別個の電力供給を受ける。いくつかの実施形態では、１つまたは複数のＣＰ６０２、ループフィルタ６０３、ＶＣＯ６０４、ＰＶＢ６０５、フィードバック分周器６０７およびクロック伝搬経路に沿った他のデバイス／回路は、ＬＤＯ６１２から別個の電力供給を受ける。クロックアーキテクチャは、ＸＴＡＬまたはその派生物などの基準クロック（ＲｅｆＣｌｋ）を受信し、このクロックは、ＦＢＣｌｋ（例えば、ＰＬＬ＿ＦＢ１からＰＬＬ＿ＦＢｎのうちの１つ）を含むＰＦＤ６０１によって受信される。ＰＦＤ６０１の出力は、ＣＰ６０２に制御ノード上に電荷を沈めるまたは供給するように指示する上下（Ｄｎ）信号である。制御ノード上の電圧は、次に、ＬＰＦ６０３によってフィルタリングされ、ＶＣＯ６０４の発振周波数を制御するＶｃｎｔｌを生成する。ＶＣＯの出力Ｖｃｌｋは、６０５によってバッファリングされ、ＤＣＡ回路６０８に供給される。いくつかの実施形態では、ＣｌｋＧｒｉｄ又はＰＬＬＣｌｋの１つは、Ｍｕｘ６０６によって分周器６０７への入力のためにクロックとして選択される。いくつかの実施形態では、分周器６０７は、ＤＳＭ６１１から整数比又は分数分周比を受信する。様々な実施形態では、クロックアーキテクチャ６００の機能安全の性能は、Ｕｐ、Ｄｎ、ＣｌｋＧｒｉｄのデューティサイクルなどの信号をチェックすることによって監視される。Ｕｐ、Ｄｎ、ＣｌｋＧｒｉｄのデューティサイクルの特性のそれらの期待特性からの変化が、クロックアーキテクチャ６００に対する機能安全ハザードへの洞察を提供する。ここで、クロックアーキテクチャ６００は、位相ロックループであり、ＦＵＳＡモニタリングのための例示のアーキテクチャとして示される。しかし、ＦＵＳＡモニタリングのための技術は、どのクロックアーキテクチャにも適用可能である。
図７は、いくつかの実施形態による、ＦＵＳＡを提供するための並列プレフィックスツリーアーキテクチャ７００に基づくスケーラブルコンパレータを示す。いくつかの実施形態では、第１及び第２のコンパレータ４０１／４０２は、アーキテクチャ７００を使用して実装される。いくつかの実施形態では、コンパレータアーキテクチャ７００は、入力ａ［ｉ］及びｂ［ｉ］を比較するためのＮＡＮＤゲート７０１及びＮＯＲゲート７０４、それに続く複合ロジック７０２及びＡＮＤゲート７０５、複合ロジック７０３及びＡＮＤゲート７０６等を含むステージを有する、マルチビットコンパレータツリーである。ここでは、マルチビット比較ツリーの最初の数ステージが示され、その最初のステージは、バイナリワード「ａ」の単一ビットが「ｂ」の対応するビットより大きい（Ｇ［ｉ］）か、または等しい（Ｅ［ｉ］）かを計算する。残りのステージは、有意性（significance）［ｉ，ｉ－ｊ］のＧビットとＥビットを［ｉ－ｊ－１，ｉ－ｋ］のビットと対数的に結合し、有意性［ｉ，ｉ－ｋ］を生成する。このファンイン（fanin）－２の描写は例であり、ファンイン－３＋のツリーが可能であり、代替の比較符号化も可能である（例えば、等しいかわりにより小さい）。
図８は、いくつかの実施形態による、ＦＵＳＡのためのデューティサイクルモニタ８００を示す。いくつかの実施形態では、デューティサイクルモニタは、ＤＣＣ（デューティサイクル補正器）６１０からのデューティサイクルコードを所定のコード８０１と比較するコンパレータ８０２（例えば、アーキテクチャ７００に基づく）を有する。ＤＣＣは、いくつかの実施形態に従って、クロックグリッドのデューティサイクルを感知する。いくつかの実施形態では、ＤＣＤを最小化するためにＤＣＣによってＤＣＡコードが更新される。次いで、コンパレータ８０２の出力は、ＦＵＳＡコントローラに供給される。ＦＵＳＡコントローラは、デューティサイクルの健全性に関するレポートまたはインジケータを提供し、どんなときにＰＬＬＣｌｋのデューティサイクルがその予想範囲外であるかを示すことができる。例えば、デューティサイクルモニタ８００は、ｐ型対ｎ型デバイスの非対称エイジングによるデューティサイクルひずみ（ＤＣＤ）についての洞察を与えることができる。ＤＣＤは、位相経路タイミング違反を引き起こす可能性があり、パルス幅蒸発さえ引き起こす可能性がある。
図９Ａ～９Ｂは、いくつかの実施形態による、ＦＵＳＡのための周波数劣化モニタ９００、およびエイジングの影響を示すプロット９２０をそれぞれ示す。いくつかの実施形態では、周波数劣化モニタ９００は、ＶＣＯ入力制御電圧Ｖｃｔｒｌをデジタル表現Ｖ１（例えば、１０ビットデジタルコードＶ１［９：０］）に変換するアナログ－デジタル変換器（ＡＤＣ）を含む。いくつかの実施形態では、デジタルコードにおけるＶｃｔｒｌの元の値（Ｖｃｆｒｅｓｈ）は、メモリ９０２に記憶される。この元の値は、製品／ダイが製造され最初に使用された時点での、与えられた分周比に対するＶｃｔｒｌの値である。次いで、Ｖｃｆｒｅｓｈに対応する元の値Ｖ２をＶ１（Ｖｃａｇｅｄに対応）と比較して、エイジングがＰＬＬ６１３の性能に、したがってＦＵＳＡにどのように影響したかを決定する。同じ目標周波数Ｆｔｇｔに対する制御電圧Ｖｃｔｒｌのシフトを決定することを可能にするために、いくつかの実施形態では、Ｖｃｆｒｅｓｈが発生されたときに使用され、コンパレータ９０２の出力前の目標周波数分周比と比較される分周比が、ＦＵＳＡコントローラに提供される。例えば、コンパレータ９０２の出力は、ＦＵＳＡコントローラが経時的なＶｃｎｔｌの劣化について知らされる前のＸＮＯＲゲート９０５の出力とのＡＮＤを取られる（AND-ed）。
図１０Ａは、いくつかの実施形態による、基準クロックをフィードバッククロックと比較し、位相ロックのインジケータを生成するための回路１０００を示す。いくつかの実施形態では、回路１０００は、ＸＯＲゲート１００１と、それに続く一連の遅延バッファ１００２、マルチプレクサ１００３および１００４、ならびに図示のように一緒に結合されたＡＮＤゲート１００５および１００６を有する。ＸＯＲゲート１００１への入力は、基準クロック（ｃｌｋｒｅｆ）及びフィードバッククロック（ｃｌｋｆｂ）である。これらのクロックは、比較され、比較の出力（例えば、ＸＯＲゲート１００１）は、パルスＲａｗＵｎｌｏｃｋおよびＦＵＳＡＵｎｌｏｃｋに変換される。ここでは、ＲａｗＵｎｌｏｃｋおよびＦＵＳＡＵｎｌｏｃｋは、ｃｌｋｒｅｆおよびｃｌｋｆｂの位相における分離の初期の表示を提供する。いくつかの実施形態では、マルチプレクサ１００３は、ｃｌｋｆｂおよびｃｌｋｒｅｆの位相がいつＲａｗＵｎｌｏｃｋ表示を呼び出すのに十分に分離されているかを示すためのしきい値を修正するために使用される。このしきい値は、ＲａｗＴｈｒｅｓｈによって変更されることができる。いくつかの実施形態では、マルチプレクサ１００４を使用して、ｃｌｋｆｂおよびｃｌｋｒｅｆの位相がいつＦＵＳＡＵｎｌｏｃｋ表示を呼び出すのに十分に分離されているかを示すためのしきい値を修正する。このしきい値は、ＦＵＳＡＴｈｒｅｓｈによって変更されることができる。
図１０Ｂは、いくつかの実施形態による、ＦＵＳＡ目的のための位相誤差劣化を決定するためのロジック１０２０を示す。クロックソース（例えば、ＰＬＬ）のデバイスが経年変化すると、新しく製造されたときよりも、デバイスは遅くなり、クロックソースは、より早く位相または周波数ロックを失う可能性がある。いくつかの実施形態では、ロジック１０２０は、クロックソースの位相または周波数ロックの初期ロック障害を示すことによって、ロック劣化を監視および警報するために提供される。この初期表示（例えば、ＦＵＳＡロック）は、クロックソースがそれらのシステムのロック解除を宣言しないように、クロックソースに関連付けられるロック検出器のロックウィンドウを修正することができるＦＵＳＡコントローラに提供される。ＦＵＳＡコントローラは、プロセッサ内のロジックがタイミングマージンを緩和することができるように、電力又は周波数管理システムにクロック周波数要件を低減することをさらに要求することができる。
いくつかの実施形態では、ロジック１０２０は、ダウンカウンタ１０２１、ロック検出器１０２２、およびＦＵＳＡロック検出器１０２３を有する。ここで、ロック検出器１０２２およびＦＵＳＡロック検出器１０２３は、クロックソースの実ロック検出器のレプリカである。ダウンカウンタ１０２１は、ロックがデアサートされる（de-asserted）（例えば、ロックがない）まで、最大ロックしきい値（イニシャル（Ｉｎｉｔ）ロックしきい値とも呼ばれる）からカウントダウンする。いくつかの実施形態では、ダウンカウンタ１０２１はまた、ＯＳＣ＿Ｃｌｋ上で動作する（例えば、カウンタクロックＣｎｔｒＣｌｋは、ＯＳＣ＿Ｃｌｋまたはその分割バージョンと同じである）。ロックがデアサートされた場合、時点０における真のＰＬＬ位相誤差が決定される。ここで、ロック検出器１０２１は、位相周波数検出器（基準クロックＲｅｆＣｌｋおよびフィードバックＦＢＣｌｋを比較する）から生成されたアップ（Ｕｐ）およびダウン（Ｄｏｗｎ）パルスを監視する、任意の適切なロック検出器回路である。アップおよびダウンパルスの差が所定時間の間ＰＬＬ＿ＬｏｃｋＴｈｒｓｈｏｌｄ（ロックしきい値）内である限り、Ｌｏｃｋ信号がアサートされる。アップおよびダウンパルスのパルス差がＰＬＬ＿ＬｏｃｋＴｈｒｅｓｈｏｌｄより大きくなると、ロック信号はデアサートされ、クロックソースのロックの喪失を示す。
ダウンカウンタ１０２１がカウントダウンし、ＰＬＬ＿ＬｏｃｋＴｈｒｅｓｈｏｌｄ値を低減すると、ロックを正当化するためのロック検出器１０２２ウィンドウは、ロック検出器がロックの喪失を宣言するまで、絞られる。ロックがデアサートするとき（例えば、ロック信号がロックの喪失を示すとき）、時間ゼロにおける基準または真のＰＬＬ位相誤差が決定される。いくつかの実施形態では、特定のプロセス、電圧、温度条件に対してロックをデアサートされる結果となるＰＬＬ＿ＬｏｃｋＴｈｒｅｓｈｏｌｄの値は、不揮発性メモリに記録される。基準ＰＬＬ＿ＬｏｃｋＴｈｒｅｓｈｏｌｄが決定されたので、エイジングによる劣化を考慮するために、エイジングガードバンド（ＧＢ）が真のＰＬＬ＿ＬｏｃｋＴｈｒｅｓｈｏｌｄ値に加算される。このようにして、ＦＵＳＡ_Ｌｏｃｋ信号を通してＦＵＳＡコントローラに初期ロック故障を提供する修正ロックしきい値ＦＵＳＡ＿ＬｏｃｋＴｈｒｅｓｈが計算される。次いで、ＦＵＳＡコントローラは、位相誤差劣化（例えば、ＣｌｋｒｅｆとＣｌｋｆｂとの間の位相誤差）を緩和するために適切なステップをとることができる。適切なステップの例は、電源電圧レベルを低減すること、位相ロックループの分周比の変更によって動作周波数を低減することなどを含む。
図１１は、いくつかの実施形態による、図１のために使用されるパワーオン検出器（ＰＯＤ）１１００を示す。いくつかの実施形態では、ＰＯＤ１１００は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、およびＲ５、ダイオード１１０１および１１０２、シュミットトリガバッファ１１０４、ならびに図示のように一緒に結合されたデジタルフィルタ１１０５を含むバンドギャップ基準回路を有する。ここで、ＶＣＣＩＮは、使用上「良好」であるかどうかを確認するために監視されている入力電源である。アサートされたときのインジケータＰｏｗｅｒＵｐ（パワーアップ）は、ＶＣＣＩＮが他のロジックおよび回路によって使用されるのに十分高いことを示す。例えば、ＰｏｗｅｒＵｐは、機能安全またはセキュリティテスト操作を有効または無効にするために使用される。
ダイオード１１０２は、ダイオード１１０１よりＮ倍大きいので、Ｒ２を通る電流は、Ｒ１を通る電流よりＮ倍大きい（Ｒ５の電流を差し引く）。２つの抵抗Ｒ１およびＲ２に関連する電圧Ｖ１およびＶ２は、コンパレータ１１０３によって比較される。コンパレータ１１０３の出力は、ＶＣＣＩＮ／２上で動作する信号（例えば、ＶＣＣＩＮの半分）に変換され、シュミットトリガ１１０４に提供される。電源ＶＣＣＩＮがしきい値を超えると、シュミットトリガ１１０４の出力が切り替わり、これは可能な電力が良好であることを示す。シュミットトリガ１１０４の出力は、正しいＰｏｗｅｒＵｐ表示を確実にするために、デジタルフィルタ１１０５によってフィルタリングされる。次に、ＰｏｗｅｒＵｐインジケータは、ＦＵＳＡコントローラを使用して、他のＦＵＳＡ回路が種々の特性（例えば、クロック周波数、電圧、デューティサイクル、位相誤差など）をモニタすることを可能にする。
種々の実施形態の種々のクロック及び電圧モニタは、ハードウェアの安全及び安全な製品の基本的な成分である。種々のセキュリティモニタは、ほぼリアルタイムまたはリアルタイムの自律応答を提供する。ＦＵＳＡは、時計と電圧の変化を時間的に追跡する。
図１２は、本開示のいくつかの実施形態による、ＦＵＳＡを改良するための装置を有するスマートデバイスまたはコンピュータシステムまたはＳｏＣ（システムオンチップ）を示す。図１２は、平面インターフェースコネクタを使用することができるモバイルデバイスの一実施形態のブロック図を示す。いくつかの実施形態では、コンピューティングデバイス１６００は、コンピューティングタブレット、携帯電話またはスマートフォン、ワイヤレス対応ｅリーダ、または他のワイヤレスモバイルデバイスなどのモバイルコンピューティングデバイスを表す。特定の構成要素が概して示されており、そのようなデバイスのすべての構成要素がコンピューティングデバイス１６００に示されているわけではないことが理解されよう。
いくつかの実施形態では、コンピューティングデバイス１６００は、議論されるいくつかの実施形態によれば、ＦＵＳＡを改良する装置を有する第１のプロセッサ１６１０を含む。いくつかの実施形態によれば、コンピューティングデバイス１６００の他のブロックもまた、ＦＵＳＡを改良する装置を含み得る。本開示の様々な実施形態はまた、システム実施形態が無線デバイス、例えば、携帯電話または携帯情報端末に組み込まれ得るように、無線インターフェースなどの１６７０内のネットワークインターフェースを有し得る。
いくつかの実施形態では、プロセッサ１６１０（および／またはプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、または他の処理手段などの１つまたは複数の物理デバイスを含むことができる。プロセッサ１６１０によって実行される処理動作は、アプリケーションおよび／またはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザまたは他のデバイスとのＩ／Ｏ（入力／出力）に関連する動作、電力管理に関連する動作、および／またはコンピューティングデバイス１６００を別のデバイスに接続することに関連する動作を含む。処理動作はまた、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する動作を含み得る。
いくつかの実施形態では、コンピューティングデバイス１６００は、オーディオ機能をコンピューティングデバイスに提供することに関連するハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）およびソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表すオーディオサブシステム１６２０を含む。オーディオ機能は、スピーカおよび／またはヘッドホン出力、ならびにマイクロホン入力を含むことができる。このような機能のための装置は、コンピューティングデバイス１６００に統合されることができるまたはコンピューティングデバイス１６００に接続されることができる。一実施形態では、ユーザは、プロセッサ１６１０によって受信され、処理されるオーディオコマンドを提供することによって、コンピューティングデバイス１６００と対話する。
いくつかの実施形態では、コンピューティングデバイス１６００は、ディスプレイサブシステム１６３０を有する。ディスプレイサブシステム１６３０は、ユーザがコンピューティングデバイス１６００と対話するための視覚および／または触覚ディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）およびソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイサブシステム１６３０は、ユーザに表示を提供するために使用される特定の画面またはハードウェアデバイスを含むディスプレイインターフェース１６３２を含む。一実施形態では、ディスプレイインターフェース１６３２は、ディスプレイに関連する少なくともいくつかの処理を実行するために、プロセッサ１６１０とは別個のロジックを含む。一実施形態では、ディスプレイサブシステム１６３０は、ユーザに出力および入力の両方を提供するタッチスクリーン（またはタッチパッド）デバイスを含む。
いくつかの実施形態では、コンピューティングデバイス１６００は、Ｉ／Ｏコントローラ１６４０を備える。Ｉ／Ｏコントローラ１６４０は、ユーザとの対話に関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０および／またはディスプレイサブシステム１６３０の一部であるハードウェアを管理するように動作可能である。加えて、Ｉ／Ｏコントローラ１６４０は、それを通してユーザがシステムと対話することができるコンピューティングデバイス１６００に接続する追加のデバイスのための接続ポイントを示す。例えば、コンピューティングデバイス１６００に取り付けることができるデバイスは、マイクロホンデバイス、スピーカまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、あるいはカードリーダまたは他のデバイスなどの特定のアプリケーションと共に使用するための他のＩ／Ｏデバイスを含むことができる。
上述のように、Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０および／またはディスプレイサブシステム１６３０と対話することができる。例えば、マイクロホンまたは他のオーディオデバイスを介した入力は、コンピューティングデバイス１６００の１つもしくは複数のアプリケーションまたは機能のための入力またはコマンドを提供することができる。さらに、ディスプレイ出力の代わりに、またはそれに加えて、オーディオ出力を提供することができる。別の例では、ディスプレイサブシステム１６３０がタッチスクリーンを含む場合、ディスプレイデバイスは、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理することができる入力デバイスとしても働く。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するために、コンピューティングデバイス１６００上の追加のボタンまたはスイッチがあることもできる。
いくつかの実施形態では、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ、または他の環境センサ、あるいはコンピューティングデバイス１６００に含めることができる他のハードウェアなどのデバイスを管理する。入力は、直接的なユーザ対話の一部とすることができ、システムに環境入力を提供して、システムの動作に影響を及ぼすことができる（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのためのフラッシュの適用、または他の特徴）。
いくつかの実施形態では、コンピューティングデバイス１６００は、バッテリ電力使用量、バッテリの充電、および省電力動作に関連する機能を管理する電力管理１６５０を含む。メモリサブシステム１６６０は、コンピューティングデバイス１６００に情報を記憶するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）および／または揮発性（メモリデバイスへの電力が中断された場合に状態が不確定である）メモリデバイスを含むことができる。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、または他のデータ、ならびにコンピューティングデバイス１６００のアプリケーションおよび機能の実行に関連するシステムデータ（長期または一時）を格納することができる。
実施形態の要素はまた、コンピュータ実行可能命令（例えば、本明細書で説明される任意の他のプロセスを実装するための命令）を格納するための機械可読媒体（例えば、メモリ１６６０）として提供される。機械可読媒体（例えば、メモリ１６６０）は、フラッシュメモリ、光ディスク、ＣＤ‐ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光カード、相変化メモリ（ＰＣＭ）、または電子命令またはコンピュータ実行可能命令を記憶するのに適した他のタイプの機械可読媒体を含むことができるが、これらに限定されない。例えば、本開示の実施形態は、通信リンク（例えば、モデムまたはネットワーク接続）を介してデータ信号によってリモートコンピュータ（例えば、サーバー）から要求元コンピュータ（例えば、クライアント）に転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされ得る。
いくつかの実施形態では、コンピューティングデバイス１６００は、接続性１６７０を有する。接続性１６７０は、コンピューティングデバイス１６００が外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線および／または有線コネクタおよび通信ハードウェア）ならびにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピューティングデバイス１６００は、他のコンピューティングデバイス、無線アクセスポイントまたは基地局などの別個のデバイス、ならびにヘッドセット、プリンタ、または他のデバイスなどの周辺機器であることができる。
接続性１６７０は、複数の異なるタイプの接続性を含むことができる。一般化するために、コンピューティングデバイス１６００は、セルラー接続性１６７２および無線接続性１６７４とともに示されている。セルラー接続性１６７２は、概して、ＧＳＭ（移動体通信のためのグローバルシステム）または変形もしくは派生物、ＣＤＭＡ（符号分割多重アクセス）または変形もしくは派生物、ＴＤＭ（時分割多重化）または変形もしくは派生物、または他のセルラーサービス規格によって提供されるなど、無線キャリアによって提供されるセルラーネットワーク接続性を指す。無線接続性（または無線インターフェース）１６７４は、セルラーではなく、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ、Ｎｅａｒ Ｆｉｅｌｄなど）、ローカルエリア・ネットワーク（Ｗｉ－Ｆｉなど）、および／またはワイドエリアネットワーク（ＷｉＭａｘなど）、またはその他の無線通信を含むことができる無線接続性を指す。
いくつかの実施形態では、コンピューティングデバイス１６００は、周辺接続（peripheral connections）１６８０を備える。周辺接続１６８０は、ハードウェアインターフェースおよびコネクタ、ならびに周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピューティングデバイス１６００は、他のコンピューティングデバイスへの周辺装置（「ｔｏ」１６８２）である、ならびに、それに接続される周辺装置（「ｆｒｏｍ」１６８４）を有する事の両方であることができることが理解されよう。コンピューティングデバイス１６００は、一般に、コンピューティングデバイス１６００上のコンテンツを管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）することなどの目的のために、他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。さらに、ドッキングコネクタは、コンピューティングデバイス１６００が、例えば、オーディオビジュアルまたは他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器にコンピューティングデバイス１６００が接続することを可能にすることができる。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、コンピューティングデバイス１６００は、共通または標準ベースのコネクタを介して周辺接続１６８０を行うことができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（これは、いくつかの異なるハードウェアインターフェースのいずれかを含むことができる）、ミニディスプレイポート（ＭＤＰ）を含むディスプレイポート、高解像度マルチメディアインターフェイス（ＨＤＭＩ）、Ｆｉｒｅｗｉｒｅ、または他のタイプを含むことができる。
明細書において、「実施形態」、「一実施形態」、「ある実施形態」または「他の実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造または特性が少なくともいくつかの実施形態に含まれているが、必ずしもすべての実施形態に含まれているわけではないことを意味する。「実施形態」、「一実施形態」または「ある実施形態」の様々な外観は、必ずしも同一の実施形態に言及しているわけではない。明細書が、構成要素、特徴、構造または特性が、含み「得る」、含む「かもしれない」または「含ん「でもよい」と記載している場合、その特定の構成要素、特徴、構造または特性は含まれる必要はない。明細書または請求項が「１つの（「a」または「an」）」要素に言及している場合、それは要素のうちの１つのみがあることを意味しているのではない。明細書または請求項が「追加の」要素に言及している場合、それは、追加の要素のうちの１つより多くがあることを妨げない。
さらに、特定の特徴、構造、機能、または特性は、１つまたは複数の実施形態において任意の適切な方法で組み合わされることができる。例えば、第１の実施形態は、２つの実施形態に関連する特定の特徴、構造、機能、または特性が相互に排他的でない場合には、第２の実施形態と組み合わせることができる。
本開示は、その特定の実施形態に関連して説明されてきたが、そのような実施形態の多くの代替形態、修正形態、および変形形態は、前述の説明に照らして当業者には明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広い範囲内に入るように、すべてのそのような代替形態、修正形態、および変形形態を包含することが意図される。
さらに、集積回路（ＩＣ）チップおよび他のコンポーネントへのよく知られた電力／接地接続は、例示および議論の簡潔さのために、また開示を不明瞭にしないために、提示された図面内に示されても示されなくてもよい。さらに、構成は、開示を曖昧にすることを避けるために、また、そのようなブロック図構成の実装に関する詳細が、本開示が実装されるプラットフォームに大きく依存するという事実を考慮して、ブロック図形式で示され得る（すなわち、そのような詳細は、十分に当業者の範囲内であるべきである）。本開示の例示的な実施形態を説明するために特定の詳細（例えば、回路）が記載される場合、本開示は、これらの特定の詳細を伴わずに、またはそれらの変形を伴って実施されることができることが、当業者には明らかであるはずである。本願の記載は、したがって、限定するものでなく例証するものとしてみなされることとする。
読者が技術開示の性質および要旨を確認することを可能にする要約が提供される。要約は、特許請求の範囲または意味を限定するために使用されないという理解の下に提出される。以下の特許請求の範囲は、詳細な説明に組み込まれ、各特許請求の範囲は、それ自体が別個の実施形態として存在する。
次の付記を記す。
（付記１）ダイの外部の第１のクロックを受信するためにピンに通信可能に結合される第１の入力、および分周器の出力に結合される第２の入力を有する、マルチプレクサと；
第２のクロックを提供するオシレータと；
前記マルチプレクサの出力および前記オシレータに結合されるカウンタであって、前記カウンタは、前記第２のクロックで動作するとともに、前記第１のクロックの周波数を決定する、カウントと；
を有する、
装置。
（付記２） 前記カウンタの出力を基準と比較するコンパレータを有する、
付記１に記載の装置。
（付記３） 前記オシレータは、インダクタ－キャパシタタンクを有する、
付記１に記載の装置。
（付記４） 電源レールに結合されるパワーアップ検出器を有し、前記パワーアップ検出器は、前記電源レール上の電源がしきい値を越えることを検出し、前記パワーアップ検出器の出力は、機能安全又はセキュリティテストを有効または無効にする、
付記１乃至３のいずれか１項に記載の装置。
（付記５） 前記インダクタ－キャパシタタンクのための基準電圧を発生するバンドギャップ基準回路を有する、
付記３に記載の装置。
（付記６） 基準電圧を受け、調整された電力供給を発生させる低ドロップアウトレギュレータを有する、
付記５に記載の装置。
（付記７） 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視し、次に前記カウンタがカウントを開始することを可能にする回路を有する、
付記１乃至３のいずれか１項に記載の装置。
（付記８） 前記カウンタは第１のカウンタであり、前記マルチプレクサは第１のマルチプレクサであり、前記装置は：
前記第２のクロックで動作する第２のカウンタと；
複数のクロックソースからの複数のクロックを受信する第２のマルチプレクサであって、前記マルチプレクサは、前記複数のクロックのうちのクロックの１つである出力を提供し、前記マルチプレクサの前記出力は、前記第２のカウンタに直接的または間接的に提供される、マルチプレクサと；
を有する、
付記１乃至３のいずれか１項に記載の装置。
（付記９） 複数の個々の位相ロックループの出力のデューティサイクルを監視するデューティサイクルモニタを有する、
付記８に記載の装置。
（付記１０） 前記個々の位相ロックループの前記出力の周波数をモニタする周波数劣化モニタを有する、
付記９に記載の装置。
（付記１１） 基準位相誤差に対する前記個々の位相ロックループの位相誤差を検出する位相誤差検出器を有する、
付記９に記載の装置。
（付記１２） 電源の電圧レベルを監視する電圧モニタを有する、
付記９に記載の装置。
（付記１３） ダイの外部の第１のクロックを受信するためにピンに通信可能に結合される分周器と；
前記ピンに通信可能に結合される第１の入力、および前記分周器の出力に結合される第２の入力を有する、マルチプレクサと；
第２のクロックを提供するインダクタ－キャパシタタンクと；
前記マルチプレクサの出力および前記インダクタ－キャパシタタンクに結合されるカウンタであって、前記カウンタは、前記第２のクロックで動作するとともに、前記第１のクロックの周波数を決定する、カウントと；
を有する、
装置。
（付記１４） 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視し、次に前記カウンタがカウントを開始することを可能にする回路を有する、
付記１３に記載の装置。
（付記１５） 前記カウンタの出力を第１の基準と比較する第１のコンパレータと；
前記カウンタの前記出力を第２の基準と比較する第２のコンパレータと；
を有する、
付記１３に記載の装置。
（付記１６） メモリと；
第１のクロックを発生するクロック発生器と；
前記メモリおよび前記クロック発生器に結合されるプロセッサであって、付記１乃至１２のいずれか１項に記載の装置を含む、プロセッサと；
前記プロセッサが、他のデバイスと通信することを可能にするアンテナと；
を有する、
システム。
（付記１７） メモリと；
第１のクロックを発生するクロック発生器と；
前記メモリおよび前記クロック発生器に結合されるプロセッサであって、付記１３乃至１５のいずれか１項に記載の装置を含む、プロセッサと；
前記プロセッサが、他のデバイスと通信することを可能にするアンテナと；
を有する、
システム。
（付記１８） ダイの外部の第１のクロックをピンで受信するステップであって、分周器が前記ピンに通信可能に結合されるステップと；
マルチプレクサの第１の入力で前記第１のクロックを受信するステップと；
前記マルチプレクサの第２の入力で前記分周器の出力を受信するステップと；
第２のクロックを提供するステップと；
前記第２のクロックを使用して前記第１のクロックの周波数を決定するステップと；
を含む、
方法。
（付記１９） 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視するステップと；
前記第１のクロックの前記周波数を決定するようにカウンタがカウントを開始することを可能にするステップと；
を含む、
付記１８に記載の方法。
（付記２０） 前記カウンタの出力を第１の基準と比較するステップと；
前記カウンタの前記出力を第２の基準と比較するステップと；
を含む、
付記１９に記載の方法。

Claims (20)

  1. ダイの外部の第１のクロックを受信するためにピンに通信可能に結合される第１の入力、および分周器の出力に結合される第２の入力を有する、マルチプレクサであって、前記マルチプレクサは、前記第１のクロックと前記分周器の前記出力の両方を受信するように構成される、マルチプレクサと；
    第２のクロックを提供するオシレータと；
    前記マルチプレクサの出力および前記オシレータに結合されるカウンタであって、前記カウンタは、前記第２のクロックで動作するとともに、前記第１のクロックの周波数を決定する、カウンタと；
    を有する、
    装置。
  2. 前記カウンタの出力を基準と比較するコンパレータを有する、
    請求項１に記載の装置。
  3. 前記オシレータは、インダクタ－キャパシタタンクを有する、
    請求項１に記載の装置。
  4. 電源レールに結合されるパワーアップ検出器を有し、前記パワーアップ検出器は、前記電源レール上の電源がしきい値を越えることを検出し、前記パワーアップ検出器の出力は、機能安全又はセキュリティテストを有効または無効にする、
    請求項１乃至３のいずれか１項に記載の装置。
  5. 前記インダクタ－キャパシタタンクのための基準電圧を発生するバンドギャップ基準回路を有する、
    請求項３に記載の装置。
  6. 基準電圧を受け、調整された電力供給を発生させる低ドロップアウトレギュレータを有する、
    請求項５に記載の装置。
  7. 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視し、次に前記カウンタがカウントを開始することを可能にする回路を有する、
    請求項１乃至３のいずれか１項に記載の装置。
  8. 前記カウンタは第１のカウンタであり、前記マルチプレクサは第１のマルチプレクサであり、前記装置は：
    前記第２のクロックで動作する第２のカウンタと；
    複数のクロックソースからの複数のクロックを受信する第２のマルチプレクサであって、前記マルチプレクサは、前記複数のクロックのうちのクロックの１つである出力を提供し、前記マルチプレクサの前記出力は、前記第２のカウンタに直接的または間接的に提供される、第２のマルチプレクサと；
    を有する、
    請求項１乃至３のいずれか１項に記載の装置。
  9. 複数の個々の位相ロックループの出力のデューティサイクルを監視するデューティサイクルモニタを有する、
    請求項８に記載の装置。
  10. 前記個々の位相ロックループの前記出力の周波数をモニタする周波数劣化モニタを有する、
    請求項９に記載の装置。
  11. 基準位相誤差に対する前記個々の位相ロックループの位相誤差を検出する位相誤差検出器を有する、
    請求項９に記載の装置。
  12. 電源の電圧レベルを監視する電圧モニタを有する、
    請求項９に記載の装置。
  13. ダイの外部の第１のクロックを受信するためにピンに通信可能に結合される分周器と；
    前記ピンに通信可能に結合される第１の入力、および前記分周器の出力に結合される第２の入力を有する、マルチプレクサであって、前記マルチプレクサは、前記第１のクロックと前記分周器の前記出力の両方を受信するように構成される、マルチプレクサと；
    第２のクロックを提供するインダクタ－キャパシタタンクと；
    前記マルチプレクサの出力および前記インダクタ－キャパシタタンクに結合されるカウンタであって、前記カウンタは、前記第２のクロックで動作するとともに、前記第１のクロックの周波数を決定する、カウンタと；
    を有する、
    装置。
  14. 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視し、次に前記カウンタがカウントを開始することを可能にする回路を有する、
    請求項１３に記載の装置。
  15. 前記カウンタの出力を第１の基準と比較する第１のコンパレータと；
    前記カウンタの前記出力を第２の基準と比較する第２のコンパレータと；
    を有する、
    請求項１３に記載の装置。
  16. メモリと；
    第１のクロックを発生するクロック発生器と；
    前記メモリおよび前記クロック発生器に結合されるプロセッサであって、請求項１乃至１２のいずれか１項に記載の装置を含む、プロセッサと；
    前記プロセッサが、他のデバイスと通信することを可能にするアンテナと；
    を有する、
    システム。
  17. メモリと；
    第１のクロックを発生するクロック発生器と；
    前記メモリおよび前記クロック発生器に結合されるプロセッサであって、請求項１３乃至１５のいずれか１項に記載の装置を含む、プロセッサと；
    前記プロセッサが、他のデバイスと通信することを可能にするアンテナと；
    を有する、
    システム。
  18. ダイの外部の第１のクロックをピンで受信するステップであって、分周器が前記ピンに通信可能に結合されるステップと；
    マルチプレクサの第１の入力で前記第１のクロックを受信するステップと；
    前記マルチプレクサの第２の入力で前記分周器の出力を受信するステップであって、前記マルチプレクサは、前記第１のクロックと前記分周器の前記出力の両方を受信するように構成される、ステップと；
    第２のクロックを提供するステップと；
    前記第２のクロックを使用して前記第１のクロックの周波数を決定するステップと；
    を含む、
    方法。
  19. 前記第１のクロックの立ち上がりまたは立ち下りエッジを監視するステップと；
    前記第１のクロックの前記周波数を決定するようにカウンタがカウントを開始することを可能にするステップと；
    を含む、
    請求項１８に記載の方法。
  20. 前記カウンタの出力を第１の基準と比較するステップと；
    前記カウンタの前記出力を第２の基準と比較するステップと；
    を含む、
    請求項１９に記載の方法。
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