JP2024052417A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2024052417A
JP2024052417A JP2022159118A JP2022159118A JP2024052417A JP 2024052417 A JP2024052417 A JP 2024052417A JP 2022159118 A JP2022159118 A JP 2022159118A JP 2022159118 A JP2022159118 A JP 2022159118A JP 2024052417 A JP2024052417 A JP 2024052417A
Authority
JP
Japan
Prior art keywords
conductor
insulating film
semiconductor device
support surface
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022159118A
Other languages
English (en)
Inventor
愛美 木名瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2022159118A priority Critical patent/JP2024052417A/ja
Priority to CN202311215509.3A priority patent/CN117810198A/zh
Priority to US18/371,554 priority patent/US20240113016A1/en
Publication of JP2024052417A publication Critical patent/JP2024052417A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】ヒューズを備えた半導体装置を小型化する。【解決手段】半導体装置１２は、支持面１４Ｕを備える絶縁性の支持体１４と、支持面１４Ｕに設けられている第一導体１６Ａと、支持面１４Ｕに第一導体１６Ａから離隔して設けられている第二導体１６Ｂと、支持面１４Ｕに設けられ第一導体１６Ａ及び第二導体１６Ｂを覆っている絶縁膜１８と、絶縁膜１８における支持面１４Ｕの反対側の面に設けられており、絶縁膜１８を貫通して第二導体１６Ｂに接触している第三導体２０と、を有し、絶縁膜１８は、第三導体２０側と第一導体１６Ａ側との厚みが第三導体２０と第一導体１６Ａの間における絶縁膜１８への電圧印加によって絶縁膜１８が局所的に破壊されるように薄くされた薄肉部２４を含む。【選択図】図１

Description

本開示は、半導体装置に関する。
絶縁性の支持体上にヒューズを設けた半導体装置がある。
例えば、特許文献１には、テスト電極領域と、ヒューズ領域と、バンプ形成領域と、を備えた半導体装置が記載されている。そして、めっきバンプの形成工程において、ヒューズ領域のヒューズ素子部にエッチング保護膜を形成し、エッチング液からヒューズ素子部を保護することが記載されている。
特開２００７－６７０８７号公報
特許文献１に記載の技術では、ヒューズを設けるために、半導体装置がバンプ形成領域とは別のヒューズ領域を備えていることから、半導体装置の大型化を招く。
本開示は、ヒューズを備えた半導体装置を小型化することを目的とする。
本開示は、支持面を備える絶縁性の支持体と、前記支持面に設けられている第一導体と、前記支持面に前記第一導体から離隔して設けられている第二導体と、前記支持面に設けられ前記第一導体及び前記第二導体を覆っている絶縁膜と、前記絶縁膜における前記支持面の反対側の面に設けられており、前記絶縁膜を貫通して前記第二導体に接触している第三導体と、を有し、前記絶縁膜は、前記第三導体側と前記第一導体側との厚みが前記第三導体と前記第一導体の間における前記絶縁膜への電圧印加によって前記絶縁膜が局所的に破壊されるように薄くされた薄肉部を含む、半導体装置である。
本開示によれば、ヒューズを備えた半導体装置を小型化することができる。
図１は第一実施形態の半導体装置を示す断面図である。 図２は第一実施形態の半導体装置を示す平面図である。 図３は第一実施形態の半導体装置を破断が生じた状態で示す断面図である。 図４は第二実施形態の半導体装置を示す断面図である。 図５は第三実施形態の半導体装置を示す断面図である。 図６は第四実施形態の半導体装置を示す断面図である。 図７は第五実施形態の半導体装置を示す断面図である。 図８は第一実施形態の第一変形例の半導体装置を示す断面図である。 図９は第一実施形態の第二変形例の半導体装置を示す断面図である。
以下、図面を参照して本開示の半導体装置について説明する。なお、説明の便宜上、各図面において、半導体装置の幅方向を矢印Ｗで、上下方向を矢印Ｕで示す。ただしこれらの方向は、半導体装置の実際の使用状況を制限するものではない。
図１には、第一実施形態の半導体装置１２が示されている。半導体装置１２は、支持体１４、第一導体１６Ａ、第二導体１６Ｂ、絶縁膜１８及び第三導体２０を有している。
支持体１４は、絶縁性を有する材料によって形成されている。支持体１４において、上側の面は平坦な支持面１４Ｕである。
支持面１４Ｕには、第一導体１６Ａ及び第二導体１６Ｂが設けられている。第一導体１６Ａ及び第二導体１６Ｂはいずれも、銅等の導体によって形成されている。第一導体１６Ａと第二導体１６Ｂとは支持面１４Ｕの面内方向で離隔されている。これにより、第一導体１６Ａと第二導体１６Ｂとの間には所定の間隙ＧＰが構成されている。第一導体１６Ａ及び第二導体１６Ｂは、支持面１４Ｕ上で同一の層を構成している。例えば、半導体装置１２が複数の導体層を有する構造の場合、第一導体１６Ａ及び第二導体１６Ｂは最上層を構成している層である。
支持面１４Ｕには、絶縁膜１８が設けられている。絶縁膜１８は、支持面１４Ｕにおいて第一導体１６Ａ及び第二導体１６Ｂが設けられていない部分（間隙ＧＰが構成されている部分）と、第一導体１６Ａの上面及び第二導体１６Ｂの上面と、に連続するように膜状に形成されている。
絶縁膜１８は、絶縁性を有する材料により形成されている。絶縁膜１８は、第一導体１６Ａ及び第二導体１６Ｂを、支持面１４Ｕの反対側で覆っており、第一導体１６Ａ及び第二導体１６Ｂに対する保護膜として作用する。
絶縁膜１８には、厚み方向に絶縁膜１８を貫通する貫通孔１８Ｈが形成されている。図２に示すように、貫通孔１８Ｈの位置は、支持面１４Ｕの法線方向で第二導体１６Ｂに部分的に重なる位置である。
第三導体２０は、絶縁膜１８の上面１８Ｕ（支持面１４Ｕの反対側の面）に設けられている。第三導体２０の一部は、絶縁膜１８の貫通孔１８Ｈ内に入り込むように設けられている。このように、第三導体２０は、その一部が絶縁膜１８に入り込んで絶縁膜１８を貫通することで、第二導体１６Ｂに接触している。第三導体２０は、導体によって形成されている。第三導体２０は図１に示す例ではバンプである。
絶縁膜１８には、上面１８Ｕに凹部２２が形成されている。凹部２２は、絶縁膜１８の上面１８Ｕの一部が支持面１４Ｕ側へ凹む形状である。凹部２２が形成されることによって、絶縁膜１８には、第三導体２０側と第一導体１６Ａ側との間で部分的に厚みが薄くなっている部分（最薄部において厚みＴ１）が生じている。そして、このように絶縁膜１８において厚みＴ１になっている部分の近傍は、薄肉部２４である。薄肉部２４は、後述するように第三導体２０側と第一導体１６Ａ側との間で絶縁膜１８に所定の電圧が印加された場合に、絶縁膜１８が局所的に破壊されるように厚みが薄くされた部分である。換言すれば、薄肉部２４は、半導体装置１２においてヒューズを形成する部分であり、この薄肉部２４が、支持面１４Ｕの法線方向に見て第三導体２０と重なる位置にある。
本開示の技術において、ヒューズは、一定の条件（上記の例では電圧印加）により破壊されることで、絶縁状態から導通状態に変化する部材又は部位である。
第一実施形態では、図１の断面で見て、凹部２２の形状は下に向かう三角形状である。凹部２２の側面２２Ｓは、支持面１４Ｕに対し傾斜している。そして、凹部２２の一部は、支持面１４Ｕの法線方向で見て第一導体１６Ａと重なっている。
このため、第一実施形態では、絶縁膜１８において部分的に最も薄い部分（厚みＴ１の部分）は、より具体的には凹部２２の側面２２Ｓと第一導体１６Ａの角部１６ＡＣとの間に構成されている。そして、この最薄の部分の近傍が薄肉部２４である。薄肉部２４の一部は、支持面１４Ｕの法線方向で見て第一導体１６Ａと重なっている。第一実施形態では、絶縁膜１８の最薄部の厚みＴ１は、支持面１４Ｕに対し斜め方向に現れる。
次に、第一実施形態の作用を説明する。
半導体装置１２では、第三導体２０と第二導体１６Ｂとは導通しているが、第三導体２０と第一導体１６Ａとは絶縁膜１８によって絶縁されている。また、第一導体１６Ａと第二導体１６Ｂとの間にも絶縁膜１８の一部が存在しているので絶縁されている。したがって、第一導体１６Ａと第二導体１６Ｂとを異電位にすることが可能である。しかし、例えば半導体装置１２の製造工程において、第一導体１６Ａと第二導体１６Ｂとを導通させるべき場合が生じることがある。
第一実施形態の半導体装置１２では、絶縁膜１８に薄肉部２４が形成されている。薄肉部２４では、第三導体２０側と第一導体１６Ａ側との間における絶縁膜１８への所定の電圧印加により、絶縁膜１８が局所的に破壊されるように薄くされている。すなわち、薄肉部２４がヒューズとして機能する。具体的には、第三導体２０と第一導体１６Ａとの間の絶縁膜１８に、薄肉部２４において絶縁膜１８が破断される以上の電圧を印加する。これにより、図３に示すように、絶縁膜１８の薄肉部２４に破断２６が生じる。この破断２６によって、第三導体２０と第一導体１６Ａとが導通される。
そして、第一実施形態の半導体装置１２では、絶縁膜１８の薄肉部２４の一部が、支持面１４Ｕの法線方向で第一導体１６Ａと重なる位置にある。すなわち、半導体装置１２の幅方向では薄肉部２４が第一導体１６Ａ又は間隙ＧＰの位置にある。半導体装置１２の幅方向で、第一導体１６Ａ、第二導体１６Ｂ及び間隙ＧＰのいずれかと異なる位置にヒューズとなる領域を設けていないので、半導体装置１２が幅方向に大型化しない。半導体装置１２を支持面１４Ｕの法線方向に見た面積も小さくできる。
しかも、例えばレーザを用いて絶縁膜１８の一部を破断する場合は、破断箇所を絞り込むことが難しいため、レーザの照射範囲（ヒューズ間ピッチ）としてある程度広いレーザ照射領域（例えば１０μｍ程度の幅）を設定しておく必要がある。本実施形態では、凹部２２の形成にレーザを用いないので、このような広いレーザ照射範囲を設定する必要がなく、この点においても半導体装置１２の小型化に寄与できる。
また、第一実施形態の半導体装置１２では、ヒューズを形成する領域を第三導体２０（上記の例ではバンプ）と異なる位置に設ける必要がない。すなわち、半導体装置１２を構成する層構造としては、支持体１４、第一導体１６Ａ、第二導体１６Ｂ、絶縁膜１８及び第三導体２０を有している構造である。このように、薄肉部２４を設けていない半導体装置の層構造を踏襲できるため、半導体装置１２の製造プロセスの増大を抑制できる。
次に、本開示の半導体装置について、上記した第一実施形態とは異なる各実施形態について説明する。以下の各実施形態において、同一の要素、部材等については第一実施形態と同一の符号を付して、詳細な説明を省略する。
図４には、第二実施形態の半導体装置３２が示されている。第二実施形態では、凹部２２の形状が、図４の断面で見て、下に向かう長方形である。凹部２２の側面２２Ｓは支持面１４Ｕに対し垂直である。そして、支持面１４Ｕの法線方向で見て凹部２２の全部が第一導体１６Ａと重なっている。第二実施形態では、凹部２２の底面２２Ｄと第一導体１６Ａの上面１６ＡＵとの間に薄肉部２４が構成されている。薄肉部２４も、全部が第一導体１６Ａと重なる位置にある。第二実施形態では、絶縁膜１８の最薄部の厚みＴ１は、支持面１４Ｕに対し垂直な方向（支持面１４Ｕの法線方向）に現れる。
図５には、第三実施形態の半導体装置３４が示されている。第三実施形態では、凹部２２の側面が支持面１４Ｕに対し垂直であるが、底面部分が、相対的に高い位置（支持面１４Ｕから遠い位置）にある第一底面２２ＤＡと、低い位置（支持面１４Ｕに近い位置）にある第二底面２２ＤＢと、を含んでいる。支持面１４Ｕの法線方向で見て薄肉部２４の全部が第一導体１６Ａと第二導体１６Ｂの間の位置にある。第三実施形態では、第一底面２２ＤＡは第二底面２２ＤＢよりも第一導体１６Ａに近い位置にあり、第一底面２２ＤＡと第一導体１６Ａの上面１６ＡＵ又は角部１６ＡＣとの間に薄肉部２４が構成されている。第三実施形態では、絶縁膜１８の最薄部の厚みＴ１は、支持面１４Ｕに対し斜め方向に現れる。
図６には第四実施形態の半導体装置３６が示されている。第四実施形態では、凹部２２の形状が、図６の断面で見て、下に向かう長方形である。凹部２２の側面２２Ｓは支持面１４Ｕに対し垂直である。そして、支持面１４Ｕの法線方向（上下方向）で見て薄肉部２４の全部が第一導体１６Ａと第二導体１６Ｂの間にある。第四実施形態では、凹部２２の側面２２Ｓと第一導体１６Ａの側面１６ＡＳとの間（間隙ＧＰ）まで凹部２２が形成されており、薄肉部２４も間隙ＧＰの位置にある。第四実施形態では、絶縁膜１８の最薄部の厚みＴ１は、支持面１４Ｕに対し平行な方向に現れる。
図７には、第五実施形態の半導体装置３８が示されている。上記した第一～第四の各実施形態では、第三導体２０がバンプであるが、第五実施形態では、第三導体２０の形状が、第一～第四実施形態の第三導体２０と異なり、層構造である。したがって、第五実施形態では、第三導体２０が、半導体装置１２の導体層のうちで最上層を構成している。そして、絶縁膜１８は、第一導体１６Ａ及び第二導体１６Ｂによる導体層と、第三導体２０による導体層との間に設けられた層間膜でもある。そして、貫通孔１８Ｈは、層間膜に形成された、いわゆるビアホールである。
なお、図７に示す例では、第五実施形態の凹部２２の形状として第二実施形態と同様に下に向かう長方形の例を挙げているが、凹部２２の形状は、例えば第一、第三、第四のいずれかの実施形態と同様の形状であってもよい。
また、第五実施形態において、第三導体２０の上にさらに絶縁膜及びバンプが積層された構造としてもよい。
第二～第五のいずれの実施形態においても、第三導体２０と第一導体１６Ａとの間の絶縁膜１８に電圧を印加することで、薄肉部２４に破断２６（第一実施形態で示した図３参照）が生じ、第三導体２０と第一導体１６Ａとが導通される。半導体装置の幅方向で、第一導体１６Ａ、第二導体１６Ｂ及び間隙ＧＰのいずれとも異なる位置にヒューズとなる領域を設けていないので、半導体装置１２が幅方向に大型化しない。また、半導体装置１２を支持面１４Ｕの法線方向に見た面積も小さくできる。
また、第二～第五のいずれの実施形態第においても、半導体装置１２を構成する層構造としては、薄肉部２４を設けていない半導体装置の層構造を踏襲できるため、半導体装置１２の製造プロセスの増大を抑制できる。
本開示の技術では、絶縁膜１８における薄肉部２４の部分での厚みは、第一導体１６Ａと第三導体２０との間に印加する電圧との関係において、所定の電圧で絶縁膜１８が破断される厚みに設定できる。例えば、絶縁膜１８が窒化膜である場合、薄肉部２４の厚みと絶縁耐圧とは概ね比例する関係がある。具体例を挙げると、絶縁膜１８の最薄部の厚みＴ１が０．０５μｍであれば絶縁耐圧は概ね５０Ｖである。この場合、例えば、厚みＴ１を０．０８μｍ以下とすれば、印加する電圧を過度に高くすることなく、薄肉部２４を破断することができる。また、厚みＴ１を０．０２μｍ以上とすることで、薄肉部２４が過度に薄くなることを抑制できる。
本開示の技術において、絶縁膜１８を形成する方法は特に限定されないが、例えば、化学気相成長法（ＣＶＤ法）を用いることができる。化学気相成長法では、図８に示す第一変形例の半導体装置４０のように、第一導体１６Ａと第二導体１６Ｂとの間隙ＧＰが広い（例えば３μｍ程度）場合には、薄肉部２４での絶縁膜１８の厚み、特に最薄部での厚みＴ１が厚くなる。また、図９に示す第二変形例の半導体装置４２のように、第一導体１６Ａと第二導体１６Ｂとの間隙ＧＰが狭い（例えば０．４μｍ程度）の場合でも、凹部２２が深く形成されず、薄肉部２４での絶縁膜１８の厚み（最薄部の厚みＴ１）が厚くなる。このように、薄肉部２４での絶縁膜１８の厚みが第一導体１６Ａと第二導体１６Ｂとの間隙ＧＰと関係している点も考慮し、所望の厚みが得られるように絶縁膜１８を形成する条件を調整すればよい。
また、絶縁膜１８を一定の膜厚で成膜した後、エッチングによって凹部２２を形成してもよい。例えば、第二～第五の各実施形態では、凹部２２の側面２２Ｓが支持面１４Ｕに対し垂直であり、エッチングによる凹部２２の形成が容易である。また、エッチングにより凹部２２を形成することで、凹部２２の位置の調整が容易である。例えば、図６に示した第四実施形態では、絶縁膜１８における最薄部の厚みＴ１が支持面１４Ｕに対し平行な方向に現れるので、凹部２２を支持面１４Ｕに対し平行な方向で適切な位置に形成することが望まれる。そして、エッチングによれば、所望の位置に凹部２２を形成することにより、薄肉部２４の厚みを適切にすることが容易である。
さらに、以下の付記を開示する。
（付記１）
支持面を備える絶縁性の支持体と、
前記支持面に設けられている第一導体と、
前記支持面に前記第一導体から離隔して設けられている第二導体と、
前記支持面に設けられ前記第一導体及び前記第二導体を覆っている絶縁膜と、
前記絶縁膜における前記支持面の反対側の面に設けられており、前記絶縁膜を貫通して前記第二導体に接触している第三導体と、
を有し、
前記絶縁膜は、前記第三導体側と前記第一導体側との厚みが前記第三導体と前記第一導体の間における前記絶縁膜への電圧印加によって前記絶縁膜が局所的に破壊されるように薄くされた薄肉部を含む、
半導体装置。
（付記２）
前記絶縁膜における前記第三導体側の面の一部に前記支持面側へ凹む形状の凹部が形成され、
前記薄肉部が前記凹部によって前記絶縁膜に形成されている付記１に記載の半導体装置。
（付記３）
前記凹部の側面は前記支持面に対し傾斜している付記２に記載の半導体装置。
（付記４）
前記凹部の側面は前記支持面に対し垂直である付記２に記載の半導体装置。
（付記５）
前記支持面の法線方向に見て前記凹部の一部又は全部が前記第一導体と重なる位置にある付記２～付記４のいずれか一項に記載の半導体装置。
（付記６）
前記支持面の法線方向に見て前記凹部が前記第一導体と前記第二導体の間の位置にある付記２～付記４のいずれか一項に記載の半導体装置。
１２ 半導体装置
１４ 支持体
１４Ｕ 支持面
１６Ａ 第一導体
１６ＡＣ 角部
１６ＡＳ 側面
１６ＡＵ 上面
１６Ｂ 第二導体
１８ 絶縁膜
１８Ｈ 貫通孔
１８Ｕ 上面
２０ 第三導体
２２ 凹部
２２Ｄ 底面
２２ＤＡ 第一底面
２２ＤＢ 第二底面
２２Ｓ 側面
２４ 薄肉部
２６ 破断
３２ 半導体装置
３４ 半導体装置
３６ 半導体装置
３８ 半導体装置
４０ 半導体装置
４２ 半導体装置
ＧＰ 間隙
Ｔ１ 絶縁膜の最薄部の厚み

Claims (6)

  1. 支持面を備える絶縁性の支持体と、
    前記支持面に設けられている第一導体と、
    前記支持面に前記第一導体から離隔して設けられている第二導体と、
    前記支持面に設けられ前記第一導体及び前記第二導体を覆っている絶縁膜と、
    前記絶縁膜における前記支持面の反対側の面に設けられており、前記絶縁膜を貫通して前記第二導体に接触している第三導体と、
    を有し、
    前記絶縁膜は、前記第三導体側と前記第一導体側との厚みが前記第三導体と前記第一導体の間における前記絶縁膜への電圧印加によって前記絶縁膜が局所的に破壊されるように薄くされた薄肉部を含む、
    半導体装置。
  2. 前記絶縁膜における前記第三導体側の面の一部に前記支持面側へ凹む形状の凹部が形成され、
    前記薄肉部が前記凹部によって前記絶縁膜に形成されている請求項１に記載の半導体装置。
  3. 前記凹部の側面は前記支持面に対し傾斜している請求項２に記載の半導体装置。
  4. 前記凹部の側面は前記支持面に対し垂直である請求項２に記載の半導体装置。
  5. 前記支持面の法線方向に見て前記凹部の一部又は全部が前記第一導体と重なる位置にある請求項２に記載の半導体装置。
  6. 前記支持面の法線方向に見て前記凹部が前記第一導体と前記第二導体の間の位置にある請求項２に記載の半導体装置。
JP2022159118A 2022-09-30 2022-09-30 半導体装置 Pending JP2024052417A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022159118A JP2024052417A (ja) 2022-09-30 2022-09-30 半導体装置
CN202311215509.3A CN117810198A (zh) 2022-09-30 2023-09-20 半导体装置
US18/371,554 US20240113016A1 (en) 2022-09-30 2023-09-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022159118A JP2024052417A (ja) 2022-09-30 2022-09-30 半導体装置

Publications (1)

Publication Number Publication Date
JP2024052417A true JP2024052417A (ja) 2024-04-11

Family

ID=90424171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022159118A Pending JP2024052417A (ja) 2022-09-30 2022-09-30 半導体装置

Country Status (3)

Country Link
US (1) US20240113016A1 (ja)
JP (1) JP2024052417A (ja)
CN (1) CN117810198A (ja)

Also Published As

Publication number Publication date
CN117810198A (zh) 2024-04-02
US20240113016A1 (en) 2024-04-04

Similar Documents

Publication Publication Date Title
US10879347B2 (en) Capacitor
JP3987847B2 (ja) Ｍｉｍ構造抵抗体を搭載した半導体装置
KR100213606B1 (ko) 반도체장치 및 그 본딩패드구조
US4263606A (en) Low stress semiconductor device lead connection
KR100859385B1 (ko) 반도체 장치
JP3967199B2 (ja) 半導体装置及びその製造方法
CN110914973B (zh) 电容器
JP6731777B2 (ja) チップコンデンサ
US20060091537A1 (en) Semiconductor device and method of fabricating the same
JP2017195322A (ja) チップコンデンサ
JP2024052417A (ja) 半導体装置
JP7178187B2 (ja) トレンチキャパシタ
KR20070011130A (ko) 반도체 장치
JP4633574B2 (ja) 薄膜構造体およびその製造方法
JP4675147B2 (ja) 半導体装置
US20200286913A1 (en) Semiconductor device
US20220005748A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP7042967B2 (ja) 半導体装置
US9293555B2 (en) Semiconductor device and manufacturing method of same
US20100289152A1 (en) Strip conductor structure for minimizing thermomechanocal loads
CN113224174A (zh) 半导体装置
JPH11330232A (ja) 半導体集積回路装置及びその製造方法
JPH062695U (ja) 半導体装置
JP2000236027A (ja) 半導体装置の製造方法
KR100290790B1 (ko) 반도체 소자의 정전기 방지 구조 및 그 제조방법